JPH0993232A - クロック乗換回路 - Google Patents
クロック乗換回路Info
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- JPH0993232A JPH0993232A JP7246098A JP24609895A JPH0993232A JP H0993232 A JPH0993232 A JP H0993232A JP 7246098 A JP7246098 A JP 7246098A JP 24609895 A JP24609895 A JP 24609895A JP H0993232 A JPH0993232 A JP H0993232A
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- unit
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Abstract
(57)【要約】 （修正有）
【課題】入力データに対して最適なラッチするクロック
を得る。 【解決手段】内部クロックを分周して、１ビットずつシ
フトした複数のクロックを出力する分周部４３と、分周
部からの複数のクロックのうち外部からの選択指示によ
り第１のクロックを出力する選択部４４と、外部クロッ
クと、分周部からの複数のクロックのうち予め決められ
た第２のクロックとの位相を比較して、位相比較結果を
出力する位相比較部１と、位相比較部からの位相比較結
果が互いのクロックの位相が合った状態になるように内
部クロックの周波数を変化させる周波数制御部３と、入
力データを入力する第１のクロックのタイミングでラッ
チするデータラッチ部５とを有する。
を得る。 【解決手段】内部クロックを分周して、１ビットずつシ
フトした複数のクロックを出力する分周部４３と、分周
部からの複数のクロックのうち外部からの選択指示によ
り第１のクロックを出力する選択部４４と、外部クロッ
クと、分周部からの複数のクロックのうち予め決められ
た第２のクロックとの位相を比較して、位相比較結果を
出力する位相比較部１と、位相比較部からの位相比較結
果が互いのクロックの位相が合った状態になるように内
部クロックの周波数を変化させる周波数制御部３と、入
力データを入力する第１のクロックのタイミングでラッ
チするデータラッチ部５とを有する。
Description
【０００１】
【発明の詳細な技術分野】本発明は、ディジタル伝送装
置等において外部クロックに同期して入力するデータを
位相同期回路ＰＬＬ（Phase-locked Loop)を用いて内部
クロックに同期させて出力するクロック乗換回路に関す
る。
置等において外部クロックに同期して入力するデータを
位相同期回路ＰＬＬ（Phase-locked Loop)を用いて内部
クロックに同期させて出力するクロック乗換回路に関す
る。
【０００２】
【従来の技術】図１３は、従来のＰＬＬ回路の構成図を
示し、図１４は、従来のクロック乗換回路構成図を示
し、図１５は、従来のクロック乗換回路の動作タイムチ
ャートその１を示し、図１６は、従来のクロック乗換回
路の動作タイムチャートその２を示す。
示し、図１４は、従来のクロック乗換回路構成図を示
し、図１５は、従来のクロック乗換回路の動作タイムチ
ャートその１を示し、図１６は、従来のクロック乗換回
路の動作タイムチャートその２を示す。
【０００３】図１３のＰＬＬ回路の構成図の簡単な動作
を説明する。位相比較回路１は、入力周波数と電圧制御
発振器（ＶＣＯ）３の発振周波数を位相比較して、位相
比較結果を電圧に変換する。低域通過フィルタ（ＬＰ
Ｆ）２は、位相比較回路１で得られた電圧を平滑化す
る。電圧制御発振器（ＶＣＯ）３は、ＬＰＦ２からの平
滑された電圧で出力周波数を制御する。
を説明する。位相比較回路１は、入力周波数と電圧制御
発振器（ＶＣＯ）３の発振周波数を位相比較して、位相
比較結果を電圧に変換する。低域通過フィルタ（ＬＰ
Ｆ）２は、位相比較回路１で得られた電圧を平滑化す
る。電圧制御発振器（ＶＣＯ）３は、ＬＰＦ２からの平
滑された電圧で出力周波数を制御する。
【０００４】図１４の従来のクロック乗換回路の動作に
ついて、図１５、図１６のタイムチャートを使って説明
する。外部クロックであるクロックＡが変動しない通常
の場合について説明する。クロック乗換回路１００は、
入力データＢ自身のクロックと異なるクロックで入力デ
ータＢを打ち直して、出力するものである。フリップフ
ロップ１１は、入力データＢ（図１５の（ｂ）参照）を
６分周回路１２の出力である６分周したクロックＣ’
（図１５の（ｃ）参照）の立ち上がりでデータＢをラッ
チする。６分周回路１２は、入力クロックＣを６分周し
てクロックＣ’（図１５の（ｃ）参照）を生成する。位
相比較器１は、外部クロックである入力クロックＡ（図
１５の（ａ）参照）と内部クロックである入力クロック
Ｃの位相差を得るものである。位相比較回路１は、フリ
ップフロップ１３，１４とＥＸ−ＯＲ１６からなる。フ
リップフロップ１３は、入力クロックＡ（図１５の
（ａ）参照）の立ち上がり毎に出力を反転させるもの
で、出力Ｘ（図１５の（ｄ）参照）を得る。フリップフ
ロップ１４は、６分周回路１２からの出力Ｃ’（図１５
の（ｃ）参照）の立ち上がり毎に出力を反転させるもの
で、出力Ｙ（図１５の（ｅ）参照）を得る。ＥＸ−ＯＲ
１６は、フリップフロップ１３，１４からの出力Ｘ，Ｙ
（図１５の（ｄ）、（ｅ）参照）を入力として、位相比
較結果Ｚ（図１５の（ｆ）参照）を出力する。ＬＰＦ２
は、位相比較器１の位相比較結果Ｚ（図１５の（ｆ）参
照）を平滑化した電圧として出力する。ＶＣＯ３は、Ｌ
ＰＦ２からの電圧を基にクロックを生成し、入力クロッ
クＣを出力する。
ついて、図１５、図１６のタイムチャートを使って説明
する。外部クロックであるクロックＡが変動しない通常
の場合について説明する。クロック乗換回路１００は、
入力データＢ自身のクロックと異なるクロックで入力デ
ータＢを打ち直して、出力するものである。フリップフ
ロップ１１は、入力データＢ（図１５の（ｂ）参照）を
６分周回路１２の出力である６分周したクロックＣ’
（図１５の（ｃ）参照）の立ち上がりでデータＢをラッ
チする。６分周回路１２は、入力クロックＣを６分周し
てクロックＣ’（図１５の（ｃ）参照）を生成する。位
相比較器１は、外部クロックである入力クロックＡ（図
１５の（ａ）参照）と内部クロックである入力クロック
Ｃの位相差を得るものである。位相比較回路１は、フリ
ップフロップ１３，１４とＥＸ−ＯＲ１６からなる。フ
リップフロップ１３は、入力クロックＡ（図１５の
（ａ）参照）の立ち上がり毎に出力を反転させるもの
で、出力Ｘ（図１５の（ｄ）参照）を得る。フリップフ
ロップ１４は、６分周回路１２からの出力Ｃ’（図１５
の（ｃ）参照）の立ち上がり毎に出力を反転させるもの
で、出力Ｙ（図１５の（ｅ）参照）を得る。ＥＸ−ＯＲ
１６は、フリップフロップ１３，１４からの出力Ｘ，Ｙ
（図１５の（ｄ）、（ｅ）参照）を入力として、位相比
較結果Ｚ（図１５の（ｆ）参照）を出力する。ＬＰＦ２
は、位相比較器１の位相比較結果Ｚ（図１５の（ｆ）参
照）を平滑化した電圧として出力する。ＶＣＯ３は、Ｌ
ＰＦ２からの電圧を基にクロックを生成し、入力クロッ
クＣを出力する。
【０００５】外部クロックであるクロックＡが変動する
場合について説明する。図１６を見てもわかるように、
外部クロックであるクロックＡが点線の状態から実線の
状態に移る、つまりクロックＡが変動したことを示して
いる（図１６の（ａ）参照）。位相比較回路１内のフリ
ップフロップ１３に入力するクロックＡ（図１６の
（ａ）の実線部分参照）が出力Ｘ（図１６の（ｄ）の実
線部分参照）を得るが、点線の状態から実線の状態に移
った出力Ｘが得られる。クロックＣについては変動して
いないので、フリップフロップ１４から得られる出力Ｙ
（図１６の（ｅ）参照）は前記の説明同様かわらない。
ＥＸ−ＯＲ１６は、フリップフロップ１３，１４からの
出力Ｘ，Ｙ（図１６の（ｄ）、（ｅ）参照）を入力とし
て、位相比較結果Ｚを出力するが、点線の状態から実線
の状態になった出力Ｚ（図１６の（ｆ）参照）を得る。
位相比較結果Ｚは、デューティ５０％の出力でないの
で、位相比較器１、ＬＰＦ２、ＶＣＯ３のＰＬＬ回路系
で位相比較結果出力がデューティ５０％になるように制
御される。そうすると、クロックＣ’（図１６の（ｇ）
参照）は、当初のクロックＣ’（図１６の（ｃ）参照）
より位相がずれる。
場合について説明する。図１６を見てもわかるように、
外部クロックであるクロックＡが点線の状態から実線の
状態に移る、つまりクロックＡが変動したことを示して
いる（図１６の（ａ）参照）。位相比較回路１内のフリ
ップフロップ１３に入力するクロックＡ（図１６の
（ａ）の実線部分参照）が出力Ｘ（図１６の（ｄ）の実
線部分参照）を得るが、点線の状態から実線の状態に移
った出力Ｘが得られる。クロックＣについては変動して
いないので、フリップフロップ１４から得られる出力Ｙ
（図１６の（ｅ）参照）は前記の説明同様かわらない。
ＥＸ−ＯＲ１６は、フリップフロップ１３，１４からの
出力Ｘ，Ｙ（図１６の（ｄ）、（ｅ）参照）を入力とし
て、位相比較結果Ｚを出力するが、点線の状態から実線
の状態になった出力Ｚ（図１６の（ｆ）参照）を得る。
位相比較結果Ｚは、デューティ５０％の出力でないの
で、位相比較器１、ＬＰＦ２、ＶＣＯ３のＰＬＬ回路系
で位相比較結果出力がデューティ５０％になるように制
御される。そうすると、クロックＣ’（図１６の（ｇ）
参照）は、当初のクロックＣ’（図１６の（ｃ）参照）
より位相がずれる。
【０００６】
【発明が解決しようとする課題】内部クロックと外部ク
ロックとの位相比較結果がデューティが５０％になる時
に、入力データの真ん中でラッチできる外部クロックと
入力データは同一位相としてように外部クロックと内部
クロックとの位相を予め設定している。しかし、外部ク
ロックと入力データ間に位相差がある場合、入力データ
をラッチする内部クロックを分周したクロックの立ち上
がりがデータの真ん中に位置せずラッチ出来なくなり、
データの高速化に伴い精度のよいデータが得られなくな
るという問題がある。
ロックとの位相比較結果がデューティが５０％になる時
に、入力データの真ん中でラッチできる外部クロックと
入力データは同一位相としてように外部クロックと内部
クロックとの位相を予め設定している。しかし、外部ク
ロックと入力データ間に位相差がある場合、入力データ
をラッチする内部クロックを分周したクロックの立ち上
がりがデータの真ん中に位置せずラッチ出来なくなり、
データの高速化に伴い精度のよいデータが得られなくな
るという問題がある。
【０００７】本発明は、上記問題点にかんがみ外部クロ
ックと入力データに位相差があってもデータラッチ用ク
ロックと、位相比較用クロックを各々選択することで、
位相比較結果が５０％の時、入力データをラッチする内
部クロックを分周したクロックの位相がずれないように
行うことで、入力データに対して最適なラッチするクロ
ックが得られるようなクロック乗換回路を提供すること
を目的とする。
ックと入力データに位相差があってもデータラッチ用ク
ロックと、位相比較用クロックを各々選択することで、
位相比較結果が５０％の時、入力データをラッチする内
部クロックを分周したクロックの位相がずれないように
行うことで、入力データに対して最適なラッチするクロ
ックが得られるようなクロック乗換回路を提供すること
を目的とする。
【０００８】
【課題を解決するための手段】本発明の第１の解決する
ための手段は、外部クロックに同期して入力するデータ
信号を外部クロックと周波数同期した内部クロックに同
期させて出力するクロック乗換回路において、該内部ク
ロックを分周して、１ビットずつシフトした複数のクロ
ックを出力する分周部と、分周部からの複数のクロック
のうち外部からの選択指示により第１のクロックを出力
する選択部と、外部クロックと、分周部からの複数のク
ロックのうち予め決められた第２のクロックとの位相を
比較して、位相比較結果を出力する位相比較部と、位相
比較部からの位相比較結果が互いのクロックの位相が合
った状態になるように内部クロックの周波数を変化させ
る周波数制御部と、入力データを入力する該第１のクロ
ックのタイミングでラッチするデータラッチ部とを有す
ることである。
ための手段は、外部クロックに同期して入力するデータ
信号を外部クロックと周波数同期した内部クロックに同
期させて出力するクロック乗換回路において、該内部ク
ロックを分周して、１ビットずつシフトした複数のクロ
ックを出力する分周部と、分周部からの複数のクロック
のうち外部からの選択指示により第１のクロックを出力
する選択部と、外部クロックと、分周部からの複数のク
ロックのうち予め決められた第２のクロックとの位相を
比較して、位相比較結果を出力する位相比較部と、位相
比較部からの位相比較結果が互いのクロックの位相が合
った状態になるように内部クロックの周波数を変化させ
る周波数制御部と、入力データを入力する該第１のクロ
ックのタイミングでラッチするデータラッチ部とを有す
ることである。
【０００９】本発明の第２の解決するための手段は、外
部クロックに同期して入力するデータ信号を外部クロッ
クと周波数同期した内部クロックに同期させて出力する
クロック乗換回路において、内部クロックを分周して、
１ビットずつシフトした複数のクロックを出力する分周
部と、分周部からの複数のクロックのうち外部からの選
択指示により第１のクロックを出力する選択部と、外部
クロックと、選択部からの第１クロックとの位相を比較
して、位相比較結果を出力する位相比較部と、位相比較
部からの位相比較結果が互いのクロックの位相が合った
状態になるように内部クロックの周波数を変化させる周
波数制御部と、入力データを入力する分周部からの複数
のクロックのうち予め決められた第２のクロックのタイ
ミングでラッチするデータラッチ部とを有することであ
る。
部クロックに同期して入力するデータ信号を外部クロッ
クと周波数同期した内部クロックに同期させて出力する
クロック乗換回路において、内部クロックを分周して、
１ビットずつシフトした複数のクロックを出力する分周
部と、分周部からの複数のクロックのうち外部からの選
択指示により第１のクロックを出力する選択部と、外部
クロックと、選択部からの第１クロックとの位相を比較
して、位相比較結果を出力する位相比較部と、位相比較
部からの位相比較結果が互いのクロックの位相が合った
状態になるように内部クロックの周波数を変化させる周
波数制御部と、入力データを入力する分周部からの複数
のクロックのうち予め決められた第２のクロックのタイ
ミングでラッチするデータラッチ部とを有することであ
る。
【００１０】本発明の第３の解決するための手段は、外
部クロックに同期して入力するデータ信号を外部クロッ
クと周波数同期した内部クロックに同期させて出力する
クロック乗換回路において、内部クロックを分周して、
１ビットずつシフトした複数のクロックを出力する分周
部と、分周部からの複数のクロックのうち外部からの第
１の選択指示により第１のクロックを出力する第１の選
択部と、分周部からの複数のクロックのうち外部からの
第２の選択指示により第２のクロックを出力する第２の
選択部と、外部クロックと、第２の選択部からの第２ク
ロックとの位相を比較して、位相比較結果を出力する位
相比較部と、位相比較部からの位相比較結果が互いのク
ロックの位相が合った状態になるように内部クロックの
周波数を変化させる周波数制御部と、入力データを第１
の選択部からの第１のクロックのタイミングでラッチす
るデータラッチ部とを有することである。
部クロックに同期して入力するデータ信号を外部クロッ
クと周波数同期した内部クロックに同期させて出力する
クロック乗換回路において、内部クロックを分周して、
１ビットずつシフトした複数のクロックを出力する分周
部と、分周部からの複数のクロックのうち外部からの第
１の選択指示により第１のクロックを出力する第１の選
択部と、分周部からの複数のクロックのうち外部からの
第２の選択指示により第２のクロックを出力する第２の
選択部と、外部クロックと、第２の選択部からの第２ク
ロックとの位相を比較して、位相比較結果を出力する位
相比較部と、位相比較部からの位相比較結果が互いのク
ロックの位相が合った状態になるように内部クロックの
周波数を変化させる周波数制御部と、入力データを第１
の選択部からの第１のクロックのタイミングでラッチす
るデータラッチ部とを有することである。
【００１１】本発明の第４の解決するための手段は、外
部クロックに同期して入力するデータ信号を外部クロッ
クと周波数同期した内部クロックに同期させて出力する
クロック乗換回路において、内部クロックを分周して、
１ビットずつシフトした複数のクロックのうち、入力デ
ータと外部クロックの位相差を考慮して予め決められた
第１のクロックと第２のクロックを出力する分周部と、
外部クロックと、分周部からの第１の選択部からの第１
クロックとの位相を比較して位相比較結果を出力する位
相比較部と、位相比較部からの位相比較結果が互いのク
ロックの位相が合った状態になるように内部クロックの
周波数を変化させる周波数制御部と、入力データを分周
部からの第２のクロックのタイミングでラッチするデー
タラッチ部とを有することである。
部クロックに同期して入力するデータ信号を外部クロッ
クと周波数同期した内部クロックに同期させて出力する
クロック乗換回路において、内部クロックを分周して、
１ビットずつシフトした複数のクロックのうち、入力デ
ータと外部クロックの位相差を考慮して予め決められた
第１のクロックと第２のクロックを出力する分周部と、
外部クロックと、分周部からの第１の選択部からの第１
クロックとの位相を比較して位相比較結果を出力する位
相比較部と、位相比較部からの位相比較結果が互いのク
ロックの位相が合った状態になるように内部クロックの
周波数を変化させる周波数制御部と、入力データを分周
部からの第２のクロックのタイミングでラッチするデー
タラッチ部とを有することである。
【００１２】以上の構成により、本発明は、入力データ
と外部クロックの位相差があっても、ＰＬＬ系の制御が
かかって入力データの真ん中でラッチできるクロックを
得られ、確実なクロック乗換えを行うことができる。
と外部クロックの位相差があっても、ＰＬＬ系の制御が
かかって入力データの真ん中でラッチできるクロックを
得られ、確実なクロック乗換えを行うことができる。
【００１３】
【発明の実施形態】図１は、第１の実施形態のクロック
乗換回路構成図を示す。図２は、第１の実施形態の動作
タイムチャートその１を示す。図３は、第１の実施形態
の動作タイムチャートその２を示す。以下に本発明のク
ロック乗換回路の第１の実施形態の動作について図１〜
図３を用いて説明する。
乗換回路構成図を示す。図２は、第１の実施形態の動作
タイムチャートその１を示す。図３は、第１の実施形態
の動作タイムチャートその２を示す。以下に本発明のク
ロック乗換回路の第１の実施形態の動作について図１〜
図３を用いて説明する。
【００１４】図１において、位相比較器１はフリップフ
ロップ１１、１２及びＥＸ−ＯＲ１３からなる。２はＬ
ＰＦ（ローパスフィルタ）、３はＶＣＯ（電圧制御発振
器）である。クロック生成部４は、３ｂｉｔカウンタ４
１、デコーダ４２、６ｂｉｔシフトレジスタ及び６：１
セレクタ４４からなる。５はフリップフロップ５であ
る。
ロップ１１、１２及びＥＸ−ＯＲ１３からなる。２はＬ
ＰＦ（ローパスフィルタ）、３はＶＣＯ（電圧制御発振
器）である。クロック生成部４は、３ｂｉｔカウンタ４
１、デコーダ４２、６ｂｉｔシフトレジスタ及び６：１
セレクタ４４からなる。５はフリップフロップ５であ
る。
【００１５】外部クロックである入力クロックＡ（図２
の（ｋ）参照）がフリップフロップ１２に入力される。
フリップフロップ１２は入力される入力クロックＡの立
ち上がり毎に出力を反転させて出力Ｘ（図２の（ｍ）参
照）を得る。３ｂｉｔカウンタ４１は高速クロックＣ
（図２の（ａ）参照）に基づいてカウントして、カウン
ト値を出力する。デコーダ４２は３ｂｉｔカウンタ４１
のカウント値が５（図２の（ｂ）参照）であることを検
出すると、３ｂｉｔカウンタ４１のＬ端子にパルス
“１”（図２の（ｃ）参照）を出力する。３ｂｉｔカウ
ンタ４１は、デコーダ４２からのパルス“１”を受け
て、クロックＣの立ち上がりでカウンタ値を“０”にし
て、デコーダ４２に出力する。６ｂｉｔシフトレジスタ
４３は、デコーダ４２のパルス“１”の出力を受けて、
順次１ビットずつずらして、６ｂｉｔシフトさせた分周
クロック〜（図２の（ｄ）〜（ｉ）参照）まで生成
する。６：１セレクタ４４は６ｂｉｔシフトレジスタ４
３からの分周クロック〜を受けて、信号選択信号に
より分周クロックを選択して、出力する。フリップフ
ロップ５は、６：１セレクタ４４の出力Ｃ’（図２の
（ｇ）参照）の立ち上がりで６パラの入力データＢ（図
２の（ｌ）参照）をラッチする。フリップフロップ１１
は６ｂｉｔシフトレジスタ４３のＱ３出力である分周ク
ロック（図２の（ｆ）参照）の立ち上がり毎に出力を
反転して、出力Ｙ（図２の（ｊ）参照）を得る。ＥＸ−
ＯＲ１６はフリップフロップ１１、１２からの出力Ｘ，
Ｙ（図２の（ｍ）、（ｊ）参照）を入力として、位相比
較結果Ｚ（図２の（ｎ）参照）を出力する。ＬＰＦ２
は、位相比較器１２からの電圧を基にクロックを生成
し、入力クロックＣ（図２の（ａ）参照）を出力する。
の（ｋ）参照）がフリップフロップ１２に入力される。
フリップフロップ１２は入力される入力クロックＡの立
ち上がり毎に出力を反転させて出力Ｘ（図２の（ｍ）参
照）を得る。３ｂｉｔカウンタ４１は高速クロックＣ
（図２の（ａ）参照）に基づいてカウントして、カウン
ト値を出力する。デコーダ４２は３ｂｉｔカウンタ４１
のカウント値が５（図２の（ｂ）参照）であることを検
出すると、３ｂｉｔカウンタ４１のＬ端子にパルス
“１”（図２の（ｃ）参照）を出力する。３ｂｉｔカウ
ンタ４１は、デコーダ４２からのパルス“１”を受け
て、クロックＣの立ち上がりでカウンタ値を“０”にし
て、デコーダ４２に出力する。６ｂｉｔシフトレジスタ
４３は、デコーダ４２のパルス“１”の出力を受けて、
順次１ビットずつずらして、６ｂｉｔシフトさせた分周
クロック〜（図２の（ｄ）〜（ｉ）参照）まで生成
する。６：１セレクタ４４は６ｂｉｔシフトレジスタ４
３からの分周クロック〜を受けて、信号選択信号に
より分周クロックを選択して、出力する。フリップフ
ロップ５は、６：１セレクタ４４の出力Ｃ’（図２の
（ｇ）参照）の立ち上がりで６パラの入力データＢ（図
２の（ｌ）参照）をラッチする。フリップフロップ１１
は６ｂｉｔシフトレジスタ４３のＱ３出力である分周ク
ロック（図２の（ｆ）参照）の立ち上がり毎に出力を
反転して、出力Ｙ（図２の（ｊ）参照）を得る。ＥＸ−
ＯＲ１６はフリップフロップ１１、１２からの出力Ｘ，
Ｙ（図２の（ｍ）、（ｊ）参照）を入力として、位相比
較結果Ｚ（図２の（ｎ）参照）を出力する。ＬＰＦ２
は、位相比較器１２からの電圧を基にクロックを生成
し、入力クロックＣ（図２の（ａ）参照）を出力する。
【００１６】上記第１の実施形態で、６ｂｉｔシフトレ
ジスタ４３の分周クロック〜のうちフリップフロッ
プ５のクロックＣ’を分周クロックで、フリップフロ
ップ１４のクロックＣ”を分周クロックとした場合に
ついて以下のように説明する。図３の第１の実施形態の
動作タイムチャートその２は、図２の第１の実施形態の
動作タイムチャートその１とデコーダ４２までの動作タ
イムチャートと同じである。但し、前記で説明したもの
と重複するものについての動作説明は省略する。
ジスタ４３の分周クロック〜のうちフリップフロッ
プ５のクロックＣ’を分周クロックで、フリップフロ
ップ１４のクロックＣ”を分周クロックとした場合に
ついて以下のように説明する。図３の第１の実施形態の
動作タイムチャートその２は、図２の第１の実施形態の
動作タイムチャートその１とデコーダ４２までの動作タ
イムチャートと同じである。但し、前記で説明したもの
と重複するものについての動作説明は省略する。
【００１７】フリップフロップ５は、６ｂｉｔシフトレ
ジスタ４３から分周クロック（図３の（ｄ）参照）を
入力として、分周クロックの立ち上がり毎に出力を反
転させるもので、出力Ｙ（図３の（ｆ）参照）を得る。
６：１セレクタは、信号選択入力からの選択指示により
分周クロックを出力する。フリップフロップ５は、入
力データＢ（図３の（ｈ）参照）を６：１セレクタ４４
からの分周クロック（図３の（ｅ）参照）の立ち上が
りでラッチする。フリップフロップ１２は外部クロック
である入力クロックＡ（図３の（ｇ）参照）の立ち上が
り毎に出力を反転させて、出力Ｘを得る。ＥＸ−ＯＲ１
３は、フリップフロップ１１、１２からの出力Ｘ、Ｙ
（図３の（ｉ）、（ｊ）参照）を入力として、位相比較
結果Ｚ（図３の（ｊ）参照）を得る。しかし、ＥＸ−Ｏ
Ｒ１３からの位相比較結果Ｚは、デューティが５０％で
ない。その為、ＬＰＦ２、ＶＣＯ３からなるＰＬＬ制御
系は、位相比較結果Ｚがデューティ５０％になるよう高
速クロックＣの周波数を制御する。そうすると、図３の
第１の実施形態の動作タイムチャートその２にも示され
ているように、出力Ｃ’、Ｃ”は、それぞれ分周クロッ
ク’、分周クロック’（図３の（ｌ）、（ｍ）参
照）となる。フリップフロップ５のタイミングクロック
となる分周クロック’は、入力データＢの真ん中のタ
イミングとなる。
ジスタ４３から分周クロック（図３の（ｄ）参照）を
入力として、分周クロックの立ち上がり毎に出力を反
転させるもので、出力Ｙ（図３の（ｆ）参照）を得る。
６：１セレクタは、信号選択入力からの選択指示により
分周クロックを出力する。フリップフロップ５は、入
力データＢ（図３の（ｈ）参照）を６：１セレクタ４４
からの分周クロック（図３の（ｅ）参照）の立ち上が
りでラッチする。フリップフロップ１２は外部クロック
である入力クロックＡ（図３の（ｇ）参照）の立ち上が
り毎に出力を反転させて、出力Ｘを得る。ＥＸ−ＯＲ１
３は、フリップフロップ１１、１２からの出力Ｘ、Ｙ
（図３の（ｉ）、（ｊ）参照）を入力として、位相比較
結果Ｚ（図３の（ｊ）参照）を得る。しかし、ＥＸ−Ｏ
Ｒ１３からの位相比較結果Ｚは、デューティが５０％で
ない。その為、ＬＰＦ２、ＶＣＯ３からなるＰＬＬ制御
系は、位相比較結果Ｚがデューティ５０％になるよう高
速クロックＣの周波数を制御する。そうすると、図３の
第１の実施形態の動作タイムチャートその２にも示され
ているように、出力Ｃ’、Ｃ”は、それぞれ分周クロッ
ク’、分周クロック’（図３の（ｌ）、（ｍ）参
照）となる。フリップフロップ５のタイミングクロック
となる分周クロック’は、入力データＢの真ん中のタ
イミングとなる。
【００１８】図４は、第２の実施形態のクロック乗換回
路構成図を示す。第２の実施形態は、第１の実施形態と
６：１セレクタ４４からの出力をフリップフロップ１４
に入力し、６ｂｉｔシフトレジスタ４３の出力端子Ｑ３
からの出力を入力データＢをラッチするフリップフロッ
プ５のタイミングクロックとして入力する点が異なるだ
けで他の部分について同様である。
路構成図を示す。第２の実施形態は、第１の実施形態と
６：１セレクタ４４からの出力をフリップフロップ１４
に入力し、６ｂｉｔシフトレジスタ４３の出力端子Ｑ３
からの出力を入力データＢをラッチするフリップフロッ
プ５のタイミングクロックとして入力する点が異なるだ
けで他の部分について同様である。
【００１９】第２の実施形態のクロック乗換回路の動作
について、図４と図５の第２の実施形態の動作タイムチ
ャートを用いて説明する。高速クロックＣ（図５の
（ａ）参照）が３ｂｉｔカウンタ４１と６ｂｉｔシフト
レジスタ４３に入力される。３ｂｉｔカウンタ４１は、
入力される高速クロックＣの立ち上がりに基づいてカウ
ンタ値を０から順次１ずつ増やしていく。（図５の
（ｂ）参照）デコーダ４２は、３ｂｉｔカウンタからの
カウンタ値が５になると、図５の（ｃ）を出力する。３
ｂｉｔカウンタ４１はデコーダ４２の出力を受けて、Ｄ
端子に０を入力して、カウンタ値を０にする。それと同
時に６ｂｉｔシフトレジスタ４３は、デコーダ４２から
の図５の（ｃ）の出力を得て、出力端子Ｑ１〜Ｑ６から
分周クロック〜（図５の（ｄ）〜（ｉ）参照）を出
力する。６：１セレクタ４４は、６ｂｉｔシフトレジス
タ４３からの分周クロック〜のうち信号選択により
分周クロック（図５の（ｅ）参照）を出力する。位相
比較器１のフリップフロップ１２は、外部クロックであ
る入力クロックＡ（図５の（ｋ）参照）の立ち上がり毎
に出力を反転させて、出力Ｘ（図３の（ｍ）参照）を得
る。位相比較器１内のフリップフロップ１４は、クロッ
ク生成部４内の６：１セレクタ４４の出力Ｃ”の立ち上
がり毎に出力を反転させて、出力Ｙ（図５の（ｊ）参
照）を得る。ＥＸ−ＯＲ１３は、フリップフロップ１
３、１４からの出力Ｘ、Ｙ（図５の（ｍ）、（ｊ）参
照）を入力として、位相比較結果Ｚ（図５の（ｎ）参
照）を得る。ＥＸ−ＯＲ１３からの位相比較結果Ｚは、
デューティが５０％でない。その為、ＬＰＦ２、ＶＣＯ
３からなるＰＬＬ制御系は、位相比較結果Ｚがデューテ
ィ５０％になるよう高速クロックＣの周波数を制御す
る。そうすると、図５の第２の実施形態の動作タイムチ
ャートにも示されているように、出力Ｃ’、Ｃ”は、そ
れぞれ分周クロック’、分周クロック’（図５の
（ｐ）、（ｑ）参照）となる。フリップフロップ５のタ
イミングクロックとなる分周クロック’は、入力デー
タＢの真ん中のタイミングで入力データＢをラッチす
る。
について、図４と図５の第２の実施形態の動作タイムチ
ャートを用いて説明する。高速クロックＣ（図５の
（ａ）参照）が３ｂｉｔカウンタ４１と６ｂｉｔシフト
レジスタ４３に入力される。３ｂｉｔカウンタ４１は、
入力される高速クロックＣの立ち上がりに基づいてカウ
ンタ値を０から順次１ずつ増やしていく。（図５の
（ｂ）参照）デコーダ４２は、３ｂｉｔカウンタからの
カウンタ値が５になると、図５の（ｃ）を出力する。３
ｂｉｔカウンタ４１はデコーダ４２の出力を受けて、Ｄ
端子に０を入力して、カウンタ値を０にする。それと同
時に６ｂｉｔシフトレジスタ４３は、デコーダ４２から
の図５の（ｃ）の出力を得て、出力端子Ｑ１〜Ｑ６から
分周クロック〜（図５の（ｄ）〜（ｉ）参照）を出
力する。６：１セレクタ４４は、６ｂｉｔシフトレジス
タ４３からの分周クロック〜のうち信号選択により
分周クロック（図５の（ｅ）参照）を出力する。位相
比較器１のフリップフロップ１２は、外部クロックであ
る入力クロックＡ（図５の（ｋ）参照）の立ち上がり毎
に出力を反転させて、出力Ｘ（図３の（ｍ）参照）を得
る。位相比較器１内のフリップフロップ１４は、クロッ
ク生成部４内の６：１セレクタ４４の出力Ｃ”の立ち上
がり毎に出力を反転させて、出力Ｙ（図５の（ｊ）参
照）を得る。ＥＸ−ＯＲ１３は、フリップフロップ１
３、１４からの出力Ｘ、Ｙ（図５の（ｍ）、（ｊ）参
照）を入力として、位相比較結果Ｚ（図５の（ｎ）参
照）を得る。ＥＸ−ＯＲ１３からの位相比較結果Ｚは、
デューティが５０％でない。その為、ＬＰＦ２、ＶＣＯ
３からなるＰＬＬ制御系は、位相比較結果Ｚがデューテ
ィ５０％になるよう高速クロックＣの周波数を制御す
る。そうすると、図５の第２の実施形態の動作タイムチ
ャートにも示されているように、出力Ｃ’、Ｃ”は、そ
れぞれ分周クロック’、分周クロック’（図５の
（ｐ）、（ｑ）参照）となる。フリップフロップ５のタ
イミングクロックとなる分周クロック’は、入力デー
タＢの真ん中のタイミングで入力データＢをラッチす
る。
【００２０】図６は、第３の実施形態のクロック乗換回
路構成図を示す。第３の実施形態は、第１の実施形態と
違い６ｂｉｔシフトレジスタの出力をそのまま入力とす
る６：１セレクタをもう１つ並行に設けている。第３の
実施形態のクロック乗換回路の動作について、図６のク
ロック乗換回路構成図と図７の第３の実施形態の動作タ
イムチャートを用いて説明する。尚、第２の実施形態と
重複する部分についての説明は省略する。
路構成図を示す。第３の実施形態は、第１の実施形態と
違い６ｂｉｔシフトレジスタの出力をそのまま入力とす
る６：１セレクタをもう１つ並行に設けている。第３の
実施形態のクロック乗換回路の動作について、図６のク
ロック乗換回路構成図と図７の第３の実施形態の動作タ
イムチャートを用いて説明する。尚、第２の実施形態と
重複する部分についての説明は省略する。
【００２１】６ｂｉｔシフトレジスタ４３は、入力され
た高速クロックに基づいて、１ｂｉｔずつシフトした６
つの出力Ｑ１〜Ｑ６つまり分周クロック〜を６：１
セレクタ４４、４５へ出力する。６：１セレクタ４４
は、入力された分周クロック〜のうちデータラッチ
信号選択より分周クロックを出力する。６：１セレク
タ４５は、入力された分周クロック〜のうち位相比
較信号選択より分周クロックを出力する。フリップフ
ロップ１２は入力クロックＡ（図７の（ｋ）参照）の立
ち上がり毎に出力を反転して、出力Ｘ（図７の（ｍ）参
照）をＥＸ−ＯＲ１３に出力する。フリップフロップ１
１は、６：１セレクタ４５の出力Ｃ”の立ち上がり毎に
出力を反転して、出力Ｙ（図７の（ｊ）参照）をＥＸ−
ＯＲ１３へ出力する。ＬＰＦ２、ＶＣＯ３のＰＬＬ制御
系は、３ｂｉｔカウンタ４１及び６ｂｉｔシフトレジス
タ４３のクロックとして与えられる高速クロックＣの周
波数（ある期間内にクロックの立ち上がりの数）を変化
させながら、ＥＸ−ＯＲ１３の位相比較結果Ｚのデュー
ティが５０％となるクロックＣの位相に合うクロックと
なる周波数に制御する。位相比較器１の出力である位相
結果Ｚがデューティ５０％となった時、フリップフロッ
プ５は６：１セレクタ４４からの分周クロック（図７の
（ｑ）参照）で入力データＢ（図７の（ｋ）参照）をラ
ッチする。６：１セレクタ４５の分周クロックは、図７
の（ｑ）のようになる。
た高速クロックに基づいて、１ｂｉｔずつシフトした６
つの出力Ｑ１〜Ｑ６つまり分周クロック〜を６：１
セレクタ４４、４５へ出力する。６：１セレクタ４４
は、入力された分周クロック〜のうちデータラッチ
信号選択より分周クロックを出力する。６：１セレク
タ４５は、入力された分周クロック〜のうち位相比
較信号選択より分周クロックを出力する。フリップフ
ロップ１２は入力クロックＡ（図７の（ｋ）参照）の立
ち上がり毎に出力を反転して、出力Ｘ（図７の（ｍ）参
照）をＥＸ−ＯＲ１３に出力する。フリップフロップ１
１は、６：１セレクタ４５の出力Ｃ”の立ち上がり毎に
出力を反転して、出力Ｙ（図７の（ｊ）参照）をＥＸ−
ＯＲ１３へ出力する。ＬＰＦ２、ＶＣＯ３のＰＬＬ制御
系は、３ｂｉｔカウンタ４１及び６ｂｉｔシフトレジス
タ４３のクロックとして与えられる高速クロックＣの周
波数（ある期間内にクロックの立ち上がりの数）を変化
させながら、ＥＸ−ＯＲ１３の位相比較結果Ｚのデュー
ティが５０％となるクロックＣの位相に合うクロックと
なる周波数に制御する。位相比較器１の出力である位相
結果Ｚがデューティ５０％となった時、フリップフロッ
プ５は６：１セレクタ４４からの分周クロック（図７の
（ｑ）参照）で入力データＢ（図７の（ｋ）参照）をラ
ッチする。６：１セレクタ４５の分周クロックは、図７
の（ｑ）のようになる。
【００２２】図８は第４の実施形態のクロック乗換回路
構成図を示す。図８の第４の実施形態は、第１の実施形
態の６ｂｉｔシフトレジスタ４３と６：１セレクタ４４
を２ｂｉｔシフトレジスタ４６に置き換えて同等の機能
を実現したものである。図８の第４の実施形態の動作を
図９の動作タイムチャートを用いて説明する。フリップ
フロップ１２は、外部クロックである入力クロックＡ
（図９の（ｆ）参照）の立ち上がり毎に出力を反転し
て、出力Ｘ（図９の（ｈ）参照）を得る。３ｂｉｔカウ
ンタ４１は高速クロックＣ（図９の（ａ）参照）のタイ
ミングにより順次カウントしていき、逐次カウント値を
出力する。デコーダ４２は、３ｂｉｔカウンタ４１のカ
ウント値の入力を受けて、カウント値が“５”になると
図９の（ｃ）のクロックを３ｂｉｔカウンタ４１のロー
ドＬに出力する。３ｂｉｔカウンタ４１はロードＬに図
９の（ｃ）のクロックが入力されると、カウンタ値を
“０”にリセットする。２ｂｉｔシフトレジスタ４６は
デコーダ４２のパルス“１”の入力を受けて、順次１ビ
ットシフトしたパルス（図９の（ｄ）参照）をＱ１、Ｑ
２から出力する。フリップフロップ１１は２ｂｉｔシフ
トレジスタ４６の出力Ｃ”（図９の（ｄ）の分周クロッ
ク）の立ち上がり毎に出力を反転させて、パルスＹ
（図９の（ｅ）参照）を出力する。ＥＸ−ＯＲ１３は、
入力Ｘ，Ｙにより位相比較結果Ｚ（図９の（ｉ））を出
力する。ＬＰＦ２は、ＥＸ−ＯＲ１３からの位相比較結
果Ｚを平滑化した電圧として出力する。ＶＣＯ３は、Ｌ
ＰＦ２からの電圧を基に高速クロックＣを生成して、出
力する。２ｂｉｔシフトレジスタ４６の出力Ｑ１、Ｑ２
は、図９の（ｋ）、（ｌ）となり、位相比較器１の位相
比較結果が図９の（ｊ）となる。その時点で、フリップ
フロップ５は入力データＢを２ｂｉｔシフトレジスタ４
６の出力Ｑ１の立ち上がりでラッチする。（図９の
（ｇ）、（ｌ）参照） 図１０は第５の実施形態のクロック乗換回路構成図を示
す。図１０は、第２の実施形態と６ｂｉｔシフトレジス
タの出力を６：１セレクタで選択する前に、６ｂｉｔシ
フトレジスタの個々の出力をフリップフロップを介して
６：１セレクタへ出力する点が異なる。
構成図を示す。図８の第４の実施形態は、第１の実施形
態の６ｂｉｔシフトレジスタ４３と６：１セレクタ４４
を２ｂｉｔシフトレジスタ４６に置き換えて同等の機能
を実現したものである。図８の第４の実施形態の動作を
図９の動作タイムチャートを用いて説明する。フリップ
フロップ１２は、外部クロックである入力クロックＡ
（図９の（ｆ）参照）の立ち上がり毎に出力を反転し
て、出力Ｘ（図９の（ｈ）参照）を得る。３ｂｉｔカウ
ンタ４１は高速クロックＣ（図９の（ａ）参照）のタイ
ミングにより順次カウントしていき、逐次カウント値を
出力する。デコーダ４２は、３ｂｉｔカウンタ４１のカ
ウント値の入力を受けて、カウント値が“５”になると
図９の（ｃ）のクロックを３ｂｉｔカウンタ４１のロー
ドＬに出力する。３ｂｉｔカウンタ４１はロードＬに図
９の（ｃ）のクロックが入力されると、カウンタ値を
“０”にリセットする。２ｂｉｔシフトレジスタ４６は
デコーダ４２のパルス“１”の入力を受けて、順次１ビ
ットシフトしたパルス（図９の（ｄ）参照）をＱ１、Ｑ
２から出力する。フリップフロップ１１は２ｂｉｔシフ
トレジスタ４６の出力Ｃ”（図９の（ｄ）の分周クロッ
ク）の立ち上がり毎に出力を反転させて、パルスＹ
（図９の（ｅ）参照）を出力する。ＥＸ−ＯＲ１３は、
入力Ｘ，Ｙにより位相比較結果Ｚ（図９の（ｉ））を出
力する。ＬＰＦ２は、ＥＸ−ＯＲ１３からの位相比較結
果Ｚを平滑化した電圧として出力する。ＶＣＯ３は、Ｌ
ＰＦ２からの電圧を基に高速クロックＣを生成して、出
力する。２ｂｉｔシフトレジスタ４６の出力Ｑ１、Ｑ２
は、図９の（ｋ）、（ｌ）となり、位相比較器１の位相
比較結果が図９の（ｊ）となる。その時点で、フリップ
フロップ５は入力データＢを２ｂｉｔシフトレジスタ４
６の出力Ｑ１の立ち上がりでラッチする。（図９の
（ｇ）、（ｌ）参照） 図１０は第５の実施形態のクロック乗換回路構成図を示
す。図１０は、第２の実施形態と６ｂｉｔシフトレジス
タの出力を６：１セレクタで選択する前に、６ｂｉｔシ
フトレジスタの個々の出力をフリップフロップを介して
６：１セレクタへ出力する点が異なる。
【００２３】図１０の第５の実施形態の動作を図１１の
第５の実施形態の動作タイムチャートを用いて説明す
る。フリップフロップ１２は入力クロックＡ（図１１の
（ｊ）参照）の立ち上がり毎に出力を反転して、パルス
Ｘ（図１１の（ｌ）参照）を得る。３ｂｉｔカウンタ４
１はＤ端子にパルス‘０’を入力して、高速クロックの
立ち上がり毎にカウンタ値を順次１ずつ増やして、出力
する。デコーダ４２は３ｂｉｔカウンタ４１のカウンタ
値“５”が入力されると、図１１の（ｃ）のクロックを
出力する。３ｂｉｔカウンタ４１は、Ｌ端子にデコーダ
４２から図１１の（ｃ）のクロックが入力されると、カ
ウント値を０とする。６ｂｉｔシフトレジスタ４３はデ
コーダ４２の図１１の（ｃ）のクロックの入力を基に１
ビットずつ計６ビットシフトした分周クロックを出力端
子Ｑ１〜Ｑ６から図１１の（ｄ）〜（ｉ）を出力する。
フリップフロップ１４は６ｂｉｔシフトレジスタ４３の
出力端子Ｑ１のクロックの立ち上がり毎に出力を反転し
た位相比較信号Ｑ１Ｙ（図１１の（ｌ）参照）を６：１
セレクタ４４へ出力する。フリップフロップ１５は６ｂ
ｉｔシフトレジスタ４３の出力端子Ｑ２のクロックの立
ち上がり毎に出力を反転した位相比較信号Ｑ２Ｙ（図１
１の（ｍ）参照）を６：１セレクタ４４へ出力する。フ
リップフロップ１６は６ｂｉｔシフトレジスタ４３の出
力端子Ｑ３のクロックの立ち上がり毎に出力を反転した
位相比較信号Ｑ３Ｙ（図１１の（ｏ）参照）を６：１セ
レクタ４４へ出力する。フリップフロップ１７は６ｂｉ
ｔシフトレジスタ４３の出力端子Ｑ４のクロックの立ち
上がり毎に出力を反転した位相比較信号Ｑ４Ｙ（図１１
の（ｐ）参照）を６：１セレクタ４４へ出力する。フリ
ップフロップ１８は６ｂｉｔシフトレジスタ４３の出力
端子Ｑ５のクロックの立ち上がり毎に出力を反転した位
相比較信号Ｑ５Ｙ（図１１の（ｑ）参照）を６：１セレ
クタ４４へ出力する。フリップフロップ１９は６ｂｉｔ
シフトレジスタ４３の出力端子Ｑ６のクロックの立ち上
がり毎に出力を反転した位相比較信号Ｑ６Ｙ（図１１の
（ｒ）参照）を６：１セレクタ４４へ出力する。６：１
セレクタ４４はフリップフロップ１４〜１９の位相比較
信号Ｑ１Ｙ〜Ｑ６Ｙのうち位相比較信号選択によりＱ２
Ｙを選択して、ＥＸ−ＯＲ１３の一方の端子へ出力す
る。ＥＸ−ＯＲ１３はフリップフロップ１２からの出力
Ｘ（図１１の（ｌ）参照）と６：１セレクタ４４からの
出力Ｑ２Ｙの入力により位相比較結果Ｚ（図１１の
（ｓ）参照）を出力する。この位相比較結果Ｚはデュー
ティが５０％でないので、デューティが５０％になるよ
うなＬＰＦ２及びＶＣＯ３により制御される。ＶＣＯ３
は位相比較結果Ｚがデューティ５０％になるように徐々
にクロックＣの周波数を変化させながら制御している。
第５の実施形態の動作タイムチャートを用いて説明す
る。フリップフロップ１２は入力クロックＡ（図１１の
（ｊ）参照）の立ち上がり毎に出力を反転して、パルス
Ｘ（図１１の（ｌ）参照）を得る。３ｂｉｔカウンタ４
１はＤ端子にパルス‘０’を入力して、高速クロックの
立ち上がり毎にカウンタ値を順次１ずつ増やして、出力
する。デコーダ４２は３ｂｉｔカウンタ４１のカウンタ
値“５”が入力されると、図１１の（ｃ）のクロックを
出力する。３ｂｉｔカウンタ４１は、Ｌ端子にデコーダ
４２から図１１の（ｃ）のクロックが入力されると、カ
ウント値を０とする。６ｂｉｔシフトレジスタ４３はデ
コーダ４２の図１１の（ｃ）のクロックの入力を基に１
ビットずつ計６ビットシフトした分周クロックを出力端
子Ｑ１〜Ｑ６から図１１の（ｄ）〜（ｉ）を出力する。
フリップフロップ１４は６ｂｉｔシフトレジスタ４３の
出力端子Ｑ１のクロックの立ち上がり毎に出力を反転し
た位相比較信号Ｑ１Ｙ（図１１の（ｌ）参照）を６：１
セレクタ４４へ出力する。フリップフロップ１５は６ｂ
ｉｔシフトレジスタ４３の出力端子Ｑ２のクロックの立
ち上がり毎に出力を反転した位相比較信号Ｑ２Ｙ（図１
１の（ｍ）参照）を６：１セレクタ４４へ出力する。フ
リップフロップ１６は６ｂｉｔシフトレジスタ４３の出
力端子Ｑ３のクロックの立ち上がり毎に出力を反転した
位相比較信号Ｑ３Ｙ（図１１の（ｏ）参照）を６：１セ
レクタ４４へ出力する。フリップフロップ１７は６ｂｉ
ｔシフトレジスタ４３の出力端子Ｑ４のクロックの立ち
上がり毎に出力を反転した位相比較信号Ｑ４Ｙ（図１１
の（ｐ）参照）を６：１セレクタ４４へ出力する。フリ
ップフロップ１８は６ｂｉｔシフトレジスタ４３の出力
端子Ｑ５のクロックの立ち上がり毎に出力を反転した位
相比較信号Ｑ５Ｙ（図１１の（ｑ）参照）を６：１セレ
クタ４４へ出力する。フリップフロップ１９は６ｂｉｔ
シフトレジスタ４３の出力端子Ｑ６のクロックの立ち上
がり毎に出力を反転した位相比較信号Ｑ６Ｙ（図１１の
（ｒ）参照）を６：１セレクタ４４へ出力する。６：１
セレクタ４４はフリップフロップ１４〜１９の位相比較
信号Ｑ１Ｙ〜Ｑ６Ｙのうち位相比較信号選択によりＱ２
Ｙを選択して、ＥＸ−ＯＲ１３の一方の端子へ出力す
る。ＥＸ−ＯＲ１３はフリップフロップ１２からの出力
Ｘ（図１１の（ｌ）参照）と６：１セレクタ４４からの
出力Ｑ２Ｙの入力により位相比較結果Ｚ（図１１の
（ｓ）参照）を出力する。この位相比較結果Ｚはデュー
ティが５０％でないので、デューティが５０％になるよ
うなＬＰＦ２及びＶＣＯ３により制御される。ＶＣＯ３
は位相比較結果Ｚがデューティ５０％になるように徐々
にクロックＣの周波数を変化させながら制御している。
【００２４】３ｂｉｔカウンタ４１はＶＣＯ３から得ら
れる高速クロックＣが所定期間内にクロック数が６から
５に減ることにより位相比較結果Ｚをデューティ５０％
に制御され、１クロック分だけカウントが遅くなる。そ
れによりデコーダ４２は３ｂｉｔカウンタ４１からカウ
ント値“５”が出力されるのが１クロック分遅れてくる
ので、パルス“１”を１クロック分遅れて出力する。６
ｂｉｔシフトレジスタ４３はデコーダ４２からＰＬＬの
制御がかかる前に比べ１クロック分遅れたパルス“１”
が入力され、出力端子Ｑ１〜Ｑ６の出力もそれぞれ１ク
ロック分遅れたパルスが得られる。フリップフロップ５
は６ｂｉｔシフトレジスタ４３の出力端子Ｑ３からの出
力（分周クロック’）により入力データＢの真ん中で
ラッチする。６ｂｉｔシフトレジスタ４３は、出力端子
Ｑ２からＰＬＬの制御がかかる前に比べ１クロック分遅
れた分周クロック’を出力する。６ｂｉｔシフトレジ
スタ４３の出力端子Ｑ３のクロックはフリップフロップ
１１に入力される。フリップフロップ５は６ｂｉｔシフ
トレジスタ４３の出力端子Ｑ３のパルスの立ち上がりで
入力データＢをラッチして、出力する。以上の動作は、
一時的なものでなく、周期的に繰り返されるものであ
る。
れる高速クロックＣが所定期間内にクロック数が６から
５に減ることにより位相比較結果Ｚをデューティ５０％
に制御され、１クロック分だけカウントが遅くなる。そ
れによりデコーダ４２は３ｂｉｔカウンタ４１からカウ
ント値“５”が出力されるのが１クロック分遅れてくる
ので、パルス“１”を１クロック分遅れて出力する。６
ｂｉｔシフトレジスタ４３はデコーダ４２からＰＬＬの
制御がかかる前に比べ１クロック分遅れたパルス“１”
が入力され、出力端子Ｑ１〜Ｑ６の出力もそれぞれ１ク
ロック分遅れたパルスが得られる。フリップフロップ５
は６ｂｉｔシフトレジスタ４３の出力端子Ｑ３からの出
力（分周クロック’）により入力データＢの真ん中で
ラッチする。６ｂｉｔシフトレジスタ４３は、出力端子
Ｑ２からＰＬＬの制御がかかる前に比べ１クロック分遅
れた分周クロック’を出力する。６ｂｉｔシフトレジ
スタ４３の出力端子Ｑ３のクロックはフリップフロップ
１１に入力される。フリップフロップ５は６ｂｉｔシフ
トレジスタ４３の出力端子Ｑ３のパルスの立ち上がりで
入力データＢをラッチして、出力する。以上の動作は、
一時的なものでなく、周期的に繰り返されるものであ
る。
【００２５】図１２は、第６の実施形態のクロック乗換
回路構成図を示す。第６の実施形態は、第１の実施形態
と異なり位相比較結果Ｚのデューティ比により５ｂｉｔ
カウンタ４１２のＤ端子に入力する値つまり初期値を設
定することで位相比較結果Ｚのデューティ比を５０％と
なる分周クロックを生成している。第６の実施形態は、
第１の実施形態と違いデコーダ４１３がカンウタ値“２
４”を検出するものであり、２４ｂｉｔシフトレジスタ
４１４、２４：１セレクタ４１５も２４ｂｉｔ対応に成
っている。第６の実施形態を２４ビットとしているの
は、第１の実施形態は位相比較結果に基づいて高速クロ
ックをＰＬＬ制御系で制御しているのに対して、ＤＰＬ
Ｌ制御で行う上で好ましいからである。
回路構成図を示す。第６の実施形態は、第１の実施形態
と異なり位相比較結果Ｚのデューティ比により５ｂｉｔ
カウンタ４１２のＤ端子に入力する値つまり初期値を設
定することで位相比較結果Ｚのデューティ比を５０％と
なる分周クロックを生成している。第６の実施形態は、
第１の実施形態と違いデコーダ４１３がカンウタ値“２
４”を検出するものであり、２４ｂｉｔシフトレジスタ
４１４、２４：１セレクタ４１５も２４ｂｉｔ対応に成
っている。第６の実施形態を２４ビットとしているの
は、第１の実施形態は位相比較結果に基づいて高速クロ
ックをＰＬＬ制御系で制御しているのに対して、ＤＰＬ
Ｌ制御で行う上で好ましいからである。
【００２６】
【発明の効果】本発明は、入力データをラッチする為の
クロックと位相比較する為のクロックとを別々にしたの
で、入力データと共に入力される外部クロックとの間に
位相差があっても、入力データの真ん中でラッチするク
ロックを容易に選択するのが可能である。それにより、
本発明は、入力データの真ん中でラッチすることが可能
なクロックを選ぶことができるので、外部クロックの変
動に強いクロック乗換えが可能となる。
クロックと位相比較する為のクロックとを別々にしたの
で、入力データと共に入力される外部クロックとの間に
位相差があっても、入力データの真ん中でラッチするク
ロックを容易に選択するのが可能である。それにより、
本発明は、入力データの真ん中でラッチすることが可能
なクロックを選ぶことができるので、外部クロックの変
動に強いクロック乗換えが可能となる。
【図１】 第１の実施形態のクロック乗換回路構成図
【図２】 第１の実施形態の動作タイムチャートその１
【図３】 第１の実施形態の動作タイムチャートその２
【図４】 第２の実施形態のクロック乗換回路構成図
【図５】 第２の実施形態の動作タイムチャート
【図６】 第３の実施形態のクロック乗換回路構成図
【図７】 第３の実施形態の動作タイムチャート
【図８】 第４の実施形態のクロック乗換回路構成図
【図９】 第４の実施形態の動作タイムチャート
【図１０】第５の実施形態のクロック乗換回路構成図
【図１１】第５の実施形態の動作タイムチャート
【図１２】第６の実施形態のクロック乗換回路構成図
【図１３】従来のＰＬＬの構成図
【図１４】従来のクロック乗換回路構成図
【図１５】従来のクロック乗換回路の動作タイムチャー
トその１
トその１
【図１６】従来のクロック乗換回路の動作タイムチャー
トその２
トその２
１・・・位相比較器、２・・・ＬＰＦ（ローパスフィル
タ）、３・・・ＶＣＯ、４・・・クロック生成部、５、
１１、１２・・・フリップフロップ、１３・・・ＥＸ−
ＯＲ、４１・・・３ｂｉｔカウンタ、４２・・・デコー
ダ、４３・・・６ｂｉｔシフトレジスタ、４４・・・
６：１セレクタ
タ）、３・・・ＶＣＯ、４・・・クロック生成部、５、
１１、１２・・・フリップフロップ、１３・・・ＥＸ−
ＯＲ、４１・・・３ｂｉｔカウンタ、４２・・・デコー
ダ、４３・・・６ｂｉｔシフトレジスタ、４４・・・
６：１セレクタ
Claims (5)
- 【請求項１】外部クロックに同期して入力するデータ信
号を該外部クロックと周波数同期した内部クロックに同
期させて出力するクロック乗換回路において、 該内部クロックを分周して、１ビットずつシフトして得
られた複数のクロックのうち２つのクロックを出力する
クロック生成部と、 該外部クロックと、該クロック生成部からの２つのクロ
ックのうち一方のクロックとの位相を比較して、位相比
較結果を出力する位相比較部と、 該位相比較部からの位相比較結果が互いのクロックの位
相が合った状態になるように内部クロックの周波数を変
化させる周波数制御部と、 入力データを入力する該クロック生成部からの２つのク
ロックのうち他方のクロックのタイミングでラッチする
データラッチ部とを有することを特徴とするクロック乗
換回路。 - 【請求項２】外部クロックに同期して入力するデータ信
号を該外部クロックと周波数同期した内部クロックに同
期させて出力するクロック乗換回路において、 該内部クロックを分周して、１ビットずつシフトした複
数のクロックを出力する分周部と、 該分周部からの複数のクロックのうち外部からの選択指
示により第１のクロックを出力する選択部と、 該外部クロックと、該分周部からの複数のクロックのう
ち予め決められた第２のクロックとの位相を比較して、
位相比較結果を出力する位相比較部と、 該位相比較部からの位相比較結果が互いのクロックの位
相が合った状態になるように内部クロックの周波数を変
化させる周波数制御部と、 入力データを入力する該第１のクロックのタイミングで
ラッチするデータラッチ部とを有することを特徴とする
クロック乗換回路。 - 【請求項３】外部クロックに同期して入力するデータ信
号を該外部クロックと周波数同期した内部クロックに同
期させて出力するクロック乗換回路において、 該内部クロックを分周して、１ビットずつシフトした複
数のクロックを出力する分周部と、 該分周部からの複数のクロックのうち外部からの選択指
示により第１のクロックを出力する選択部と、 該外部クロックと、該選択部からの該第１クロックとの
位相を比較して、位相比較結果を出力する位相比較部
と、 該位相比較部からの位相比較結果が互いのクロックの位
相が合った状態になるように内部クロックの周波数を変
化させる周波数制御部と、 入力データを入力する該分周部からの複数のクロックの
うち予め決められた第２のクロックのタイミングでラッ
チするデータラッチ部とを有することを特徴とするクロ
ック乗換回路。 - 【請求項４】外部クロックに同期して入力するデータ信
号を該外部クロックと周波数同期した内部クロックに同
期させて出力するクロック乗換回路において、 該内部クロックを分周して、１ビットずつシフトした複
数のクロックを出力する分周部と、 該分周部からの複数のクロックのうち外部からの第１の
選択指示により該第１のクロックを出力する第１の選択
部と、 該分周部からの複数のクロックのうち外部からの第２の
選択指示により該第２のクロックを出力する第２の選択
部と、 外部クロックと、該第２の選択部からの第２クロックと
の位相を比較して、位相比較結果を出力する位相比較部
と、 該位相比較部からの位相比較結果が互いのクロックの位
相が合った状態になるように内部クロックの周波数を変
化させる周波数制御部と、 入力データを該第１の選択部からの第１のクロックのタ
イミングでラッチするデータラッチ部とを有することを
特徴とするクロック乗換回路。 - 【請求項５】外部クロックに同期して入力するデータ信
号を該外部クロックと周波数同期した内部クロックに同
期させて出力するクロック乗換回路において、 該内部クロックを分周して、１ビットずつシフトした複
数のクロックを出力する分周部と、 該分周部からの複数のクロックから生成した位相比較デ
ータのうち、外部からの第１の選択指示により、該第１
の位相比較データを出力する第１の選択部と、 該外部クロックと該第１の選択部からの位相比較データ
との位相を比較して位相結果を出力する位相比較部と、 該位相比較部からの位相比較結果が互いのクロックの位
相が合った状態になるように内部クロックの周波数を変
化させる周波数制御部と、 入力データを該分周部からの予め決められたクロックの
タイミングでラッチするデータラッチ部とを有すること
を特徴とするクロック乗換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7246098A JPH0993232A (ja) | 1995-09-25 | 1995-09-25 | クロック乗換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7246098A JPH0993232A (ja) | 1995-09-25 | 1995-09-25 | クロック乗換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0993232A true JPH0993232A (ja) | 1997-04-04 |
Family
ID=17143467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7246098A Withdrawn JPH0993232A (ja) | 1995-09-25 | 1995-09-25 | クロック乗換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0993232A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010010603A1 (ja) * | 2008-07-25 | 2010-01-28 | 株式会社アドバンテスト | クロック乗せ換え回路およびそれを用いた試験装置 |
-
1995
- 1995-09-25 JP JP7246098A patent/JPH0993232A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010010603A1 (ja) * | 2008-07-25 | 2010-01-28 | 株式会社アドバンテスト | クロック乗せ換え回路およびそれを用いた試験装置 |
| JP4995325B2 (ja) * | 2008-07-25 | 2012-08-08 | 株式会社アドバンテスト | クロック乗せ換え回路およびそれを用いた試験装置 |
| US8451034B2 (en) | 2008-07-25 | 2013-05-28 | Advantest Corporation | Clock hand-off circuit |
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Legal Events
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|---|---|---|---|
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