JPH09326692A

JPH09326692A - 位相同期ループ回路

Info

Publication number: JPH09326692A
Application number: JP8163785A
Authority: JP
Inventors: Shinji Yonemura; 新司米村
Original assignee: Texas Instruments Japan Ltd
Current assignee: Texas Instruments Japan Ltd
Priority date: 1996-06-04
Filing date: 1996-06-04
Publication date: 1997-12-16

Abstract

(57)【要約】（修正有）【課題】周波数安定度および位相追随性に優れた信頼
性の高い同期クロックを得る。【解決手段】基準クロック発振回路１３、位相周波数
比較器１４、チャージポンプ・フィルタ１６および電圧
制御型リングオッシレータ１８によりアナログＰＬＬ回
路が構成されている。電圧制御型リングオッシレータ１
８は、ｎ段（ｎは２以上の整数）のインバータ回路ＩＶ
0,ＩＶ1,…ＩＶn をリング状にカスケード接続してな
り、各インバータ回路間のタップに一定のピッチで位相
の異なる内部クロックＣＫ0,ＣＫ1,…ＣＫm （ｍは２以
上の整数）を生成する。位相比較器１０およびセレクタ
１２は、基準信号ＳＥi の位相に同期クロックＣＫs の
位相が追随するように、リングオッシレータ１８からの
複数個の内部クロックＣＫ0,ＣＫ1,…ＣＫm の中から基
準信号ＳＥi に最も位相の近い内部クロックＣＫi を随
時選択し、同期クロックＣＫs として出力する。

Description

【発明の詳細な説明】

【００１０】

【発明の属する技術分野】本発明は、位相同期ループ
（ＰＬＬ： Phase−Locked Loop ）回路に関する。

【００２０】

【従来の技術】図１２に、ＰＬＬ回路の応用例の１つと
して、たとえばＣＤプレーヤ等のディジタル記録システ
ムや長距離伝送のデータ通信システムにおいて再生また
は受信信号に含まれるジッタを除去するための時間軸補
正回路の基本構成を示す。図１３に、この時間軸補正回
路における各部の信号の波形を示す。

【００３０】ジッタを含む再生二値化信号たとえばＥＦ
Ｍ信号ＳＥi は、Ｄ型フリップフロップ回路からなるラ
ッチ回路１００のデータ入力端子（Ｄ）に入力されると
ともに、同期クロック生成回路１０２にも入力される。
同期クロック生成回路１０２はＰＬＬ回路からなり、入
力ＥＦＭ信号ＳＥi に同期した所定周波数の同期クロッ
クＣＫs を出力する。この同期クロックＣＫs がラッチ
回路１００のクロック入力端子（ＣＫ）に入力され、同
期クロックＣＫs の各立ち上がりエッジで入力ＥＦＭ信
号ＳＥi の論理値がラッチ回路１００にラッチされる。
これにより、ラッチ回路１００の出力端子（Ｑ）には、
同期クロックＣＫs の整数倍のパルス幅を有する（時間
ずれのない）ＥＦＭ信号ＳＥ0 が得られる。この時間軸
を補正されたＥＦＭ信号ＳＥ0 は同期クロックＣＫs と
共に次段の復調回路（図示せず）に送られ、そこでＥＦ
Ｍ信号ＳＥ0 に含まれる１４ビットのチャンネル・デー
タが同期クロックＣＫs のタイミングで識別され、元の
８ビットのデータ・ビットに変換（復調）される。

【００４０】図１４に、上記のような同期クロック生成
回路１０２に用いられている従来の典型的なディジタル
ＰＬＬ回路の構成を示す。図１５に、このＰＬＬ回路に
おける高周波クロックおよび分周クロックの波形（位相
関係）を示す。

【００５０】このディジタルＰＬＬ回路において、分周
クロック生成回路１０４には、たとえば水晶発振回路
（図示せず）より２００ＭＨｚの高周波基準クロックＨ
ＣＫが入力される。分周クロック生成回路１０４は、こ
の高周波基準クロックＨＣＫを分周比８で分周し、高周
波基準クロックＨＣＫの周期ＴHCK ずつ位相のずれた８
個の５０ＭＨｚの分周クロックＣＫ0,ＣＫ1,…ＣＫ7 を
生成する。

【００６０】セレクタ１０６は、分周クロック生成回路
１０４からの８個の分周クロックＣＫ0,ＣＫ1,…ＣＫ7
の中のいずれか１つ（ＣＫi ）を選択し、その選択した
分周クロックＣＫi を同期クロックＣＫs として出力す
る。位相比較器１０８は、基準信号である入力ＥＦＭ信
号ＳＥi と同期クロックＣＫs の位相を比較し、比較結
果をセレクタ１０６に与える。たとえば、位相比較器１
０８をＤ型フリップフロップで構成し、そのデータ入力
端子に同期クロックＣＫs を入力し、クロック入力端子
に入力ＥＦＭ信号ＳＥi を入力した場合、入力ＥＦＭ信
号ＳＥi の立ち上げエッジで同期クロックＣＫs の論理
値がラッチ（検出）されることになる。

【００７０】いま、同期クロックＣＫs としてたとえば
分周クロックＣＫ0 が選択されており、位相比較器１０
８でラッチされた論理値が“Ｈ”であるとすると、セレ
クタ１０６は同期クロックＣＫs の位相を遅らせるよう
同期クロックＣＫs をＣＫ0からＣＫ1 ，ＣＫ2 …と順
次切り換え、その度毎に位相比較器１０８でラッチされ
る論理値を調べる。そして、ラッチされた論理値が
“Ｌ”に変わったところの分周クロック（たとえばＣＫ
3 ）でいったん同期クロックＣＫ0 の切り換え（位相シ
フト）を止める。その後、たとえば、位相比較器１０８
で“Ｌ”の論理値が続けてラッチされたときは、セレク
タ１０６は同期クロックＣＫs の位相を進めるように逆
方向（たとえばＣＫ3 →ＣＫ2 →…）に切り換える操作
を行う。このようにして、入力ＥＦＭ信号ＳＥi の位相
に同期クロックＣＫs の位相が追随するように、８個の
分周クロックＣＫ0,ＣＫ1,…ＣＫ7 の中から入力ＥＦＭ
信号ＳＥi に最も位相の近い分周クロックＣＫi を随時
選択して、同期クロックＣＫsとして出力する。

【００８０】図１６に、従来のディジタルＰＬＬ回路の
別の構成例を示す。このＰＬＬ回路において、遅延クロ
ック生成回路１１０は、たとえば８個の遅延バッファＤ
Ｂ0〜ＤＢ7 を直列に接続してなり、基準クロック発振
回路（図示せず）からの基準クロックＣＫR に対して、
各バッファＤＢ間のタップより位相がＴCK／８ずつ異な
る８個の遅延クロックＣＫ0,ＣＫ1,…ＣＫ7 を出力する
ようにしている。これらの遅延クロックＣＫ0,ＣＫ1,…
ＣＫ7 は、上記分周クロックＣＫ0,ＣＫ1,…ＣＫ7 に相
当するものである。各遅延バッファＤＢi は、たとえば
インバータを２個直列接続してなるものである。この構
成によれば、基準クロックＣＫR の周波数は同期クロッ
クＣＫs と同じ（上記の例では５０ＭＨｚ）でよい。

【００９０】上記のようなディジタルＰＬＬ回路は、ア
ナログ式のＰＬＬ回路と比較して、調整が不要で経時変
化が少ないという利点を有している。

【０１００】

【発明が解決しようとする課題】しかしながら、上記し
たような従来のディジタルＰＬＬ回路では、分周または
遅延クロックを生成するうえで次のような問題があっ
た。すなわち、図１４のＰＬＬ回路では、同期クロック
ＣＫs よりも周波数が格段に高い（上記の例では８倍
の）高周波基準クロックＨＣＫを用いるため、高価な高
周波基準クロック発振回路が必要であるばかりか、消費
電力が大きいという欠点がある。また、図１６のＰＬＬ
回路では、遅延クロック生成回路１１０における遅延バ
ッファＤＢの１段当たりの遅延時間が電源電圧や温度に
依存して変動しやすいため、各遅延クロックＣＫ0,ＣＫ
1,…ＣＫ7 の位相の精度が低下しやすく、信頼性の高い
同期クロックＣＫs を得るのが難しいという欠点があ
る。

【０１１０】本発明は、かかる問題点に鑑みてなされた
もので、高周波の基本クロックを用いることなく周波数
安定度および位相追随性に優れた信頼性の高い同期クロ
ックが得られる位相同期ループ回路を提供することを目
的とする。

【０１２０】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明のうち請求項１に記載の発明は、所与の基
準信号に対して位相が同期した同期クロックを生成する
ための位相同期ループ回路において、所定の周波数を有
する基準クロックを発生する基準クロック発生手段と、
複数段のインバータをリング状にカスケード接続してな
り、各段のタップに位相が異なる複数の内部クロックを
生成する電圧制御型のリングオッシレータと、前記リン
グオッシレータ内の選択された１つの前記タップより得
られる代表的な前記内部クロックと前記基準クロック発
生手段からの前記基準クロックの位相を比較し、前記代
表的な内部クロックが前記基準クロックに位相をロック
されるように発振周波数を制御するための制御電圧を前
記電圧制御型発振器に与える位相比較手段と、前記リン
グオッシレータ内の複数個の前記タップよりそれぞれ得
られる複数個の前記内部クロックを入力し、それら複数
個の前記内部クロックの中で前記基準信号に位相が同期
しているものをいずれか１つ選択し、選択した前記内部
クロックを前記同期クロックとして出力するセレクタ手
段とを有することを特徴とする。

【０１３０】請求項２に記載の発明は、請求項１に記載
の発明の構成において、前記各段のインバータは第１お
よび第２の入力と第１および第２の出力とを有し、前記
第１の出力の論理値は前記制御電圧に依存する信号伝搬
遅延時間をおいて前記第１の入力の論理値が反転したも
のであり、前記第２の出力の論理値は前記信号伝搬遅延
時間をおいて前記第２の入力の論理値が反転したもので
あり、前記第１の入力と前記第２の入力とは互いに論理
値が常に逆の関係にあり、前記第１の出力と前記第２の
出力とは互いに論理値が常に逆の関係にあることを特徴
とする。

【０１４０】請求項３に記載の発明は、請求項１または
２に記載の発明の構成において、前記基準クロック発生
手段からの前記基準クロックを任意の分周率で分周し、
その分周によって得られる分周基準クロックを前記位相
比較手段に与える第１の分周手段を有することを特徴と
する。

【０１５０】請求項４に記載の発明は、請求項１または
２に記載の発明の構成において、前記リングオッシレー
タからの代表的な前記内部クロックを任意の分周率で分
周して、その分周により得られる分周内部クロックを前
記位相比較手段に与える第２の分周手段を有することを
特徴とする。

【０１６０】

【発明の実施の形態】以下、図１〜図１１を参照して本
発明の実施例を説明する。

【０１７０】図１に、本発明の一実施例によるディジタ
ルＰＬＬ回路の構成を示す。このディジタルＰＬＬ回路
において、位相比較器１０およびセレクタ１２は上記し
た従来のディジタルＰＬＬ回路（図１４および図１６）
における位相比較器１０８およびセレクタ１０６にそれ
ぞれ相当するものでよい。

【０１８０】このデイジタルＰＬＬ回路の主たる特徴
は、基準信号（たとえば上記入力ＥＦＭ信号ＳＥi ）の
位相に追随または同期するような同期クロックＣＫs を
得るために必要な一定の位相ピッチを有する複数個のク
ロックＣＫ0,ＣＫ1,…ＣＫn をアナログＰＬＬ回路によ
り生成する点にある。本実施例において、このアナログ
ＰＬＬ回路は、基準クロック発振回路１３、位相周波数
比較器１４、チャージポンプ・フィルタ１６および電圧
制御型リングオッシレータ１８から構成されている。

【０１９０】位相周波数比較器１４の一方の入力端子に
は、たとえば水晶発振器からなる基準クロック発振回路
１３より一定周波数たとえば５０ＭＨｚの基準クロック
ＣＫR が入力される。電圧制御型リングオッシレータ１
８は、ｎ段（ｎは２以上の整数）のインバータ回路ＩＶ
0,ＩＶ1,…ＩＶn をリング状にカスケード接続してな
り、各インバータ回路間のタップに一定のピッチで位相
の異なる内部クロックＣＫ0,ＣＫ1,…ＣＫm （ｍは２以
上の整数）を生成する。これらの内部クロックＣＫ0,Ｃ
Ｋ1,…ＣＫm はセレクタ１２に並列（同時）に与えられ
るとともに、その中の１つ（たとえばＣＫm ）が代表的
内部クロックとして位相周波数比較器１４の他方の入力
端子にも供給される。

【０２００】後述するように、このリングオッシレータ
１８より、高い精度で一定の位相ピッチを有する複数個
たとえば８個の内部クロックＣＫ0,ＣＫ1,…ＣＫ7 を安
定に得ることができる。その場合、位相比較器１０およ
びセレクタ１２は、基準信号（たとえば上記入力ＥＦＭ
信号ＳＥi ）の位相に同期クロックＣＫs の位相が追随
するように、リングオッシレータ１８からの８個の内部
クロックＣＫ0,ＣＫ1,…ＣＫ7 の中から入力ＥＦＭ信号
ＳＥi に最も位相の近い内部クロックＣＫi を随時選択
し、同期クロックＣＫs として出力することになる。

【０２１０】図２にチャージポンプ・フィルタ１６の回
路構成例を示す。図３に位相周波数比較器１４およびチ
ャージポンプ・フィルタ１６の作用を示す。

【０２２０】この位相周波数比較器１４は、基準クロッ
ク発振回路１３からの基準クロックＣＫR とリングオッ
シレータ１８からの代表的内部クロックＣＫm とを入力
し、ＣＫR に対してＣＫm の位相が遅れているときは相
補的出力信号（Ｇa,Ｇb ）のうちＧa の論理値を
“Ｈ”、Ｇb の論理値を“Ｌ”とし、反対にＣＫR より
もＣＫm の位相が進んでいるときはＧa の論理値を
“Ｌ”、Ｇb の論理値を“Ｈ”とする。また、位相周波
数比較器１４は、基準クロックＣＫR の周波数ｆR と代
表的内部クロックＣＫm の周波数ｆm との比較も行い、
ｆR ＞ｆm のときは相補的出力信号（Ｇa,Ｇb ）を
（“Ｈ”，“Ｌ”）とし、ｆR ＜ｆm のときは（Ｇa,Ｇ
b ）を（“Ｌ”，“Ｈ”）とする。

【０２３０】チャージポンプ・フィルタ１６は、入力部
のインバータ２０と、チャージポンプ部のＰＭＯＳトラ
ンジスタ２２およびＮＭＯＳトランジスタ２４と、フィ
ルタ部の抵抗２６およびコンデンサ２８と、ＰＭＯＳト
ランジスタ２２およびＮＭＯＳトランジスタ２４にそれ
ぞれ電流を供給するための電流源Ｉ1 ，Ｉ2 とから構成
されている。周波数比較器１４からの相補的出力信号
（Ｇa,Ｇb ）のうちＧaはインバータ２０を介してＰＭ
ＯＳトランジスタ２２のゲート端子に与えられ、Ｇb は
ＮＭＯＳトランジスタ２４のゲート端子に直接与えられ
る。

【０２４０】上記のように、基準クロックＣＫR に対し
て代表的内部クロックＣＫm の位相が遅れていて周波数
比較器１４からの相補的出力信号（Ｇa,Ｇb ）が
（“Ｈ”，“Ｌ”）のときは、チャージポンプ・フィル
タ１６においてＰＭＯＳトランジスタ２２がオンになる
と同時にＮＭＯＳトランジスタ２４がオフになり、電源
電圧ＶB の端子、電流源Ｉ1 よりＰＭＯＳトランジスタ
２２を介してコンデンサ２８に充電電流が流れ、出力電
圧Ｖc が上昇する。

【０２５０】逆に、ＣＫR に対してＣＫm の位相が進ん
でいて相補的出力信号（Ｇa,Ｇb ）が（“Ｌ”，
“Ｈ”）のときは、チャージポンプ・フィルタ１６にお
いてＰＭＯＳトランジスタ２２がオフでＮＭＯＳトラン
ジスタ２４がオンになり、ＮＭＯＳトランジスタ２４を
介してコンデンサ２８が放電し、出力電圧Ｖc が下が
る。

【０２６０】チャージポンプ・フィルタ１６の出力電圧
Ｖc は、電圧制御型リングオッシレータ１８の発振周波
数を可変制御するための制御電圧としてリングオッシレ
ータ１８に供給される。

【０２７０】図４に、本実施例による電圧制御型リング
オッシレータ１８の構成例を示す。このリングオッシレ
ータ１８は、リング状に直列またはカスケード接続され
た４段の２入力／２出力型インバータ回路ＩＶ0 ，ＩＶ
1 ，ＩＶ2 ，ＩＶ3 と、チャージポンプ・フィルタ１６
からの制御電圧Ｖc に応じたバイアス電圧ＶP ，ＶNを
各々のインバータ回路ＩＶ0 〜ＩＶ3 に供給するバイア
ス制御回路３０と、位相周波数比較器１４へのフィード
バック用の代表的内部クロックＣＫm を出力するための
差動アンプ３２とから構成されている。

【０２８０】このリングオッシレータ１８では、リング
状に直列またはカスケード接続された４段のインバータ
回路（ＩＶ0 〜ＩＶ3 ）間の４対のタップ（ＦＰ0 ，Ｆ
Ｎ0），（ＦＰ1 ，ＦＮ1 ），（ＦＰ2 ，ＦＮ2 ），
（ＦＰ3 ，ＦＮ3 ）より８個の内部クロック（ＣＫ0 ，
ＣＫ4 ），（ＣＫ5 ，ＣＫ1 ），（ＣＫ2 ，ＣＫ6 ），
（ＣＫ7 ，ＣＫ3 ）が生成される。また、この構成例で
差動アンプ３２より出力される代表的内部クロックＣＫ
m は内部クロックＣＫ7 に相当する。

【０２９０】図５に、リングオッシレータ１８内のバイ
アス制御回路３０の構成例を示す。このバイアス制御回
路３０はバイアス抵抗４０，４２を含むＣＭＯＳ回路か
らなり、ＰＭＯＳトランジスタ４４，４６はカレントミ
ラー回路を構成し、入力部のＮＭＯＳトランジスタ４８
は電流バイアス制御回路を構成し、出力部のＮＭＯＳト
ランジスタ５０は負荷素子を構成する。

【０３００】チャージポンプ・フィルタ１６からの制御
電圧Ｖc はＮＭＯＳトランジスタ４８のゲート端子に与
えられる。この制御電圧Ｖc が高くなると、バイアス抵
抗４０を流れる電流ｉ40が増大するぶんバイアス抵抗４
２を流れる電流ｉ42が減少することにより、ノードＮP
の電位つまり高電位側の第１の出力電圧ＶP は低下す
る。また、ノードＮP の電位が低くなることで、ＰＭＯ
Ｓトランジスタ４６の電圧降下分が低下し、そのぶんノ
ードＮN の電位つまり低電位側の出力電圧ＶN は上昇す
る。制御電圧Ｖc が低くなると、逆の作用により、高電
位側の第１の出力電圧ＶP が上昇すると同時に低電位側
の出力電圧ＶN が低下する。

【０３１０】図６に、リングオッシレータ１８内の各段
のインバータ回路ＩＶi (i=0,1,2,3）の構成例を示す。
図７に、このインバータ回路ＩＶi の等価回路と各部の
信号の波形（位相関係）を示す。

【０３２０】このインバータ回路ＩＶi は、入力部の一
対のＰＭＯＳトランジスタ５２，５４と、電流バイアス
制御用のＰＭＯＳトランジスタ５６およびＮＭＯＳトラ
ンジスタ５８，６０とから構成される。

【０３３０】ＰＭＯＳトランジスタ５２およびＮＭＯＳ
トランジスタ５８からなるＣＭＯＳ回路と、ＰＭＯＳト
ランジスタ５４およびＮＭＯＳトランジスタ６０からな
るＣＭＯＳ回路とは互いに等価（対称）である。

【０３４０】一方のＣＭＯＳ回路（５２，５８）におけ
るＰＭＯＳトランジスタ５２のゲート端子には前段のイ
ンバータ回路ＩＶi-1 （たとえばＩＶ0 ）からの第１の
出力（ＣＫ0 ）がこのインバータ回路ＩＶi （たとえば
ＩＶ1 ）における第１の入力Ｓとして供給され、ＰＭＯ
Ｓトランジスタ５２とＮＭＯＳトランジスタ５８間のノ
ードＮa にはこのインバータ回路ＩＶi （ＩＶ1 ）にお
ける第１の出力Ｓ_-'（ＣＫ5 ）が得られる。ＮＭＯＳト
ランジスタ５８のゲート端子には、バイアス制御回路３
０からの低電位側のバイアス電圧ＶN が供給される。

【０３５０】他方のＣＭＯＳ回路（５４，６０）におけ
るＰＭＯＳトランジスタ５４のゲート端子には前段のイ
ンバータ回路ＩＶi-1 （ＩＶ0 ）からの第２の出力（Ｃ
Ｋ4）がこのインバータ回路ＩＶi （ＩＶ1 ）における
第２の入力Ｓ_- として供給され、ＰＭＯＳトランジスタ
５４とＮＭＯＳトランジスタ６０間のノードＮb よりこ
のインバータ回路ＩＶi （ＩＶ1 ）における第２の出力
Ｓ’（ＣＫ1 ）が取り出される。ＮＭＯＳトランジスタ
６０のゲート端子には、バイアス制御回路３０からの低
電位側の出力電圧（バイアス電圧）ＶN が供給される。

【０３６０】バイアス用のＰＭＯＳトランジスタ５６お
よびＮＭＯＳトランジスタ５８，６０は、ほぼ線形領域
で動作する。したがって、相補的な第１および第２の入
力（Ｓ，Ｓ_- ）が（“Ｈ”，“Ｌ”）のときは、一方の
入力ＰＭＯＳトランジスタ５２がオフで他方の入力ＰＭ
ＯＳトランジスタ５４がオンになり、ノードＮa の電位
（第１の出力Ｓ_-'）は“Ｌ”レベル、ノードＮb の電位
（第２の出力Ｓ’）は“Ｈ”レベルになる。また、第１
および第２の入力（Ｓ，Ｓ_- ）が（“Ｌ”，“Ｈ”）の
ときは、一方の入力ＰＭＯＳトランジスタ５２がオンで
他方の入力ＰＭＯＳトランジスタ５４がオフになり、ノ
ードＮa の電位（第１の出力Ｓ_-'）は“Ｈ”レベル、ノ
ードＮb の電位（第２の出力Ｓ’）は“Ｌ”レベルにな
る。

【０３７０】このように、第１の入力Ｓの論理値が或る
時間遅れをもって反転したものが第１の出力Ｓ_-'の論理
値となる。同様に、第２の入力Ｓ_- の論理値がほぼ同じ
時間遅れをもって反転したものが第２の出力Ｓ’の論理
値となる。また、第１の入力Ｓと第２の入力Ｓ_- とは互
いに論理値が常に逆の関係にあり、第１の出力Ｓ_-'と第
２の出力Ｓ' も互いに論理値が常に逆の関係にある。

【０３８０】各段のインバータ回路ＩＶi における信号
伝搬遅延時間ｔd は、バイアス制御回路３０からのバイ
アス電圧ＶP ，ＶN に依存して変化し、ひいてはチャー
ジポンプ・フィルタ１６からの制御電圧Ｖc に依存して
変化する。

【０３９０】上記のように、位相周波数比較器１４にお
いて基準クロックＣＫR に対して代表的内部クロックＣ
Ｋm の位相が遅れていると、チャージポンプ・フィルタ
１６より出力される制御電圧Ｖc が高くなり、バイアス
制御回路３０より出力される高電位側の第１のバイアス
電圧ＶP が低下すると同時に低電位側のバイアス電圧Ｖ
N が上昇する。そうすると、各段のインバータ回路ＩＶ
i において各ＭＯＳトランジスタのドレイン電流が増大
することにより、論理値反転または遷移のための信号伝
搬速度が速くなるとともに、前段のインバータ回路ＩＶ
i-1 から第１および第２の入力Ｓ，Ｓ_- を受け取るため
の信号伝搬速度および次段のインバータ回路ＩＶi+1 へ
第１および第２の出力Ｓ_-'，Ｓ’を伝えるための信号伝
搬速度がそれぞれ速くなり、結果として内部クロックＣ
Ｋは周波数が高くなり位相が進む方向に変化する。

【０４００】反対に、位相周波数比較器１４において基
準クロックＣＫR に対して代表的内部クロックＣＫm の
位相が進んでいると、チャージポンプ・フィルタ１６よ
り出力される制御電圧Ｖc が低くなり、バイアス制御回
路３０より出力される高電位側の第１のバイアス電圧Ｖ
P が上昇すると同時に低電位側のバイアス電圧ＶN が低
下する。そうすると、格段のインバータ回路ＩＶi にお
いて各ＭＯＳトランジスタのドレイン電流が減少するこ
とにより、論理値反転または遷移のための信号伝搬速度
が遅くなるとともに、前段のインバータ回路ＩＶi-1 か
ら第１および第２の入力Ｓ，Ｓ_- を受け取るまでの信号
伝搬速度および次段のインバータ回路ＩＶi+1 へ第１お
よび第２の出力Ｓ_-'，Ｓ’を伝えるまでの信号伝搬速度
が遅くなり、結果として内部クロックＣＫは周波数が低
くなり位相が遅れる方向に変化する。

【０４１０】再び図４において、第１段のインバータ回
路ＩＶ0 から第４段のインバータ回路ＩＶ3 までの相前
後する２つの段（ＩＶ0 とＩＶ1 ），（ＩＶ1 とＩＶ2
），（ＩＶ2 とＩＶ3 ）の間では、前段のインバータ
回路ＩＶi の第１および第２の出力（Ｓ_-'，Ｓ’）が並
列的に次段のインバータ回路ＩＶi+1 の第１および第２
の入力（Ｓ，Ｓ_- ）となるが、第４段のインバータ回路
ＩＶ3 と第１のインバータ回路ＩＶ0 との間では前段の
インバータ回路ＩＶ3 の第１および第２の出力（Ｓ_-'，
Ｓ’）がクロスして（たすき掛けで）次段のインバータ
回路ＩＶ0 の第２および第１の入力（Ｓ_- ，Ｓ）となっ
ている。これは４段（偶数段）のインバータ回路ＩＶ0
〜ＩＶ3 でリングオッシレータ１８を構成するためであ
る。

【０４２０】かかる構成のリングオッシレータ１８で
は、デューティ比５０％のパルスがリング状にカスケー
ド接続された４段のインバータ回路ＩＶ0 〜ＩＶ3 のル
ープ内を無限に転送されるような動作が行われる。１個
のパルスについて着目すると、任意の位相から１周期経
過後の次の位相に戻るまで、このループを２周すること
（つまり８個分のインバータ回路ＩＶを通ること）にな
る。

【０４３０】たとえば、第１段のインバータ回路ＩＶ0
と第２段のインバータ回路ＩＶ1 間の第１段の第１タッ
プＦＰ0 でパルスが“Ｈ”に立ち上がったとする。そう
すると、このパルスは、第２段のインバータ回路ＩＶ1
を通った時点で（第２段の第１タップＦＰ1 で）“Ｌ”
に反転し、次に第３段のインバータ回路ＩＶ2 を通った
時点で（第３段の第１タップＦＰ2 で）“Ｈ”に戻り、
次に第４段のインバータ回路ＩＶ3 を通った時点で（第
４段の第１タップＦＰ3 で）“Ｌ”に反転し、次に第１
段のインバータ回路ＩＶ0 を通ると第１段の第２タップ
ＦＮ0 に出て“Ｈ”となる。この時、第１段の第１タッ
プＦＰ0 の論理値は“Ｌ”である。つまり、４段のイン
バータ回路ＩＶ0 〜ＩＶ3 を一巡しても位相はまだ元に
は戻らない（１周期は経っていない）。さらに、この第
１段の第２タップＦＮ0 から“Ｈ”のパルスが第２タッ
プ（ＦＮ0 →ＦＮ１→ＦＮ2 →ＦＮ3 ）経由で４段のイ
ンバータ回路ＩＶ0 〜ＩＶ3 を一巡すると、第１段の第
１タップＰＴ0 に戻って論理値“Ｈ”となる。

【０４４０】このように、１個のパルスが８個分のイン
バータ回路ＩＶまたは８個分のタップＰＴ（ＮＴ）を通
るのに要する時間が内部クロックＣＫの１周期となる。
したがって、相前後する２つのタップ間（たとえばＦＰ
0 とＦＰ1 ）の信号伝搬遅延時間ｔd つまりそれらタッ
プ（ＦＰ0 ，ＦＰ1 ）より得られる２つの内部クロック
（ＣＫ0 ，ＣＫ1 ）間の位相差（ピッチ）ｔd は、内部
クロックＣＫの１周期ＴCKをタップ数（８個）で除した
値（ＴCK／８）として規定される。

【０４５０】そして、電源電圧や温度等が変動しても、
上記のようなアナログＰＬＬ機能により代表的内部クロ
ックＣＫm （ＣＫ7 ）が基準クロックＣＫR に位相ない
し周波数をロックされることにより、他の全ての内部ク
ロックＣＫ0 〜ＣＫ6 も基準クロックＣＫR に位相ない
し周波数をロックされ、内部クロック間の位相ピッチｔ
d は正確に一定値（ＴCK／８）に維持される。

【０４６０】上記のように、リングオッシレータ１８よ
り、基準クロックＣＫR に位相ないし周波数がロックさ
れ、かつ高い精度で一定の位相ピッチ（ＴCK／８）を有
する８個の内部クロックＣＫ0,ＣＫ1,…ＣＫ7 が得られ
る。

【０４７０】セレクタ１２は、リングオッシレータ１８
からの８個の内部クロックＣＫ0,ＣＫ1,…ＣＫ7 の中の
いずれか１つ（ＣＫi ）を選択し、その選択した内部ク
ロックＣＫi を同期クロックＣＫs として出力する。位
相比較器１０は、基準信号である入力ＥＦＭ信号ＳＥi
と同期クロックＣＫs の位相を比較し、比較結果をセレ
クタ１２に与える。セレクタ１２は、位相比較器１０８
からの比較結果に基づいて、現時点で入力ＥＦＭ信号Ｓ
Ｅi に最も位相の近い分周クロックＣＫi を内部クロッ
クＣＫ0,ＣＫ1,…ＣＫ7 の中から選択して、同期クロッ
クＣＫs として出力する。

【０４８０】本実施例のディジタルＰＬＬ回路では、リ
ングオッシレータ１８よりセレクタ１２に与えられる内
部クロックＣＫ0,ＣＫ1,…ＣＫ7 の周波数および位相が
電源電圧や温度等の変動に対して安定しているため、セ
レクタ１２より出力される同期クロックＣＫs は周波数
安定度に優れ、かつ基準信号ＥＳi の位相に確実かつ迅
速に追従することができる。

【０４９０】また、本実施例のディジタルＰＬＬ回路で
は、基準クロックＣＫR が所望の同期クロックＣＫs と
同一周波数のものでよいため、高周波クロック（ＨＣ
Ｋ）が不要である。したがって、基準クロック発振回路
１３に高価な高周波発振器を用いる必要がないばかり
か、回路内の消費費力も少なくて済む。

【０５００】上記した実施例におけるリングオッシレー
タ１８は４段の２入力／２出力型インバータ回路ＩＶ0
〜ＩＶ3 をリング状にカスケード接続しているが、この
４段型は一例にすぎないものであり、任意の段数で構成
することが可能である。

【０５１０】図８に、３段の２入力／２出力型インバー
タ回路ＩＶ0 〜ＩＶ3 をリング状にカスケード接続して
なるリングオッシレータの構成例を示す。このような奇
数段構成のリングオッシレータでは、上記偶数段（４
段）構成（図４）のようなクロス接続をとるタップは１
つもなく、各段のインバータ回路ＩＶi の第１および第
２の出力（Ｓ_-'，Ｓ’）はそのまま並列的に次段のイン
バータ回路ＩＶi+1 の第１および第２の入力（Ｓ，Ｓ
_- ）となる。

【０５２０】図９に、図８のリングオッシレータ内の３
対のタップ（ＦＰ0 ，ＦＮ0 ），（ＦＰ1 ，ＦＮ1 ），
（ＦＰ2 ，ＦＮ2 ），（ＦＰ3 ，ＦＮ3 ）に得られる６
個の内部クロック（ＣＫ0 ，ＣＫ3 ），（ＣＫ4 ，ＣＫ
1 ），（ＣＫ2 ，ＣＫ5 ）の波形（位相関係）を示す。

【０５３０】図１０に、上記実施例のディジタルＰＬＬ
回路のアナログＰＬＬ部にプログラマブルカウンタ６
２，６４を設けてなるＰＬＬシンセサイザの構成例を示
す。このＰＬＬシンセサイザにおいて、たとえばプログ
ラムカウンタ６２，６４の分周比Ｍ，Ｎをそれぞれ２，
４と設定すると、基準クロックＣＫR に対して２倍の周
波数で位相をロックされた複数個の内部クロックＣＫ0
，ＣＫ1 …ＣＫm がリングオッシレータ１８より得ら
れる。これにより、たとえば基準信号ＥＳi のデータレ
ートが変化しても、プログラムカウンタ６２，６４の分
周比Ｍ，Ｎを変えるだけで、基準信号ＥＳi に適応する
ことができる。

【０５４０】図１１に、上記実施例のディジタルＰＬＬ
回路の一変形例としてのプログラマブル位相シフタの構
成を示す。この位相シフタにおいて、位相周波数比較器
１４には、上記実施例の基準クロックＣＫR の代わりに
任意の入力クロックＣＫINが入力される。プログラマブ
ルセレクタ６６は、リングオッシレータ１８内のタップ
をプログラマブルに切り換えることによって、入力クロ
ックＣＫINに対して任意の位相差を有する出力クロック
ＣＫOUT を生成する。

【０５５０】上記実施例におけるディジタルＰＬＬ回路
の構成は本発明の一例にすぎないものであり、本発明の
技術思想の範囲内で種々の変形が可能である。たとえ
ば、位相比較器１０およびセレクタ１２と等価な機能を
奏する種々のセレクタ回路が従来より知られており、そ
れらのセレクタ回路を本発明に用いることはもちろん可
能である。また、上記実施例における位相周波数比較器
１４およびチャージポンプ・フィルタ１６もアナログＰ
ＬＬ回路において周知な他の形式の位相比較器およびル
ーブ・フィルタで置き換えることが可能である。上記実
施例における電圧制御型リングオッシレータ１８の構成
も一例であり、設計上の種々の選択が可能である。

【０５６０】

【発明の効果】以上説明したように、本発明によれば、
ディジタルＰＬＬ回路で用いる位相ピッチの一定な複数
のクロックを電圧制御型リングオッシレータにより生成
するようにし、このリングオッシレータより得られるク
ロックの位相をアナログＰＬＬ部により基準クロックに
ロックさせるようにしたので、高周波の基本クロックを
用いることなく周波数安定度および位相追随性に優れた
信頼性の高い同期クロックを得ることができる。

【図面の簡単な説明】

【図１】本発明の一実施例におけるディジタルＰＬＬ回
路の構成を示すブロック図である。

【図２】実施例におけるチャージポンプ・フィルタの回
路構成例を示す回路図である。

【図３】実施例における位相周波数比較器およびチャー
ジポンプ・フィルタの作用を示す図である。

【図４】実施例における電圧制御型リングオッシレータ
の回路構成例を示すブロック図である。

【図５】実施例におけるリングオッシレータ内のバイア
ス制御回路の構成例を示す回路図である。

【図６】実施例におけるリングオッシレータ内の各段の
インバータ回路の構成例を示す回路図である。

【図７】実施例におけるリングオッシレータ内の各段の
インバータ回路の等価回路図と各部の信号の波形（位相
関係）を示すクロック波形図である。

【図８】実施例の一変形例による３段型リングオッシレ
ータの構成例を示すブロック図である。

【図９】図８のリングオッシレータ内の各タップより得
られる内部クロックの波形（位相関係）を示すクロック
波形図である。

【図１０】実施例のディジタルＰＬＬ回路を用いたＰＬ
Ｌシンセサイザの構成例を示すブロック図である。

【図１１】実施例のディジタルＰＬＬ回路の一変形例と
してのプログラマブル位相シフタの構成を示すブロック
図である。

【図１２】ＰＬＬ回路を含む時間軸補正回路の基本構成
を示すブロック図である。

【図１３】図１２の時間軸補正回路の各部の信号の波形
を示す信号波形図である。

【図１４】従来の典型的なディジタルＰＬＬ回路の構成
を示すブロック図である。

【図１５】図１４のディジタルＰＬＬ回路における高周
波クロックおよび分周クロックの波形（位相関係）を示
すクロック波形図である。

【図１６】従来のディジタルＰＬＬ回路の別の構成例を
示すブロック図である。

【符号の説明】

１０位相比較器１２セレクタ１３基準クロック発振回路１４位相周波数比較器１６チャージポンプ・フィルタ１８電圧制御型リングオッシレータ３０バイアス制御回路ＩＶ0 〜ＩＶ3 ２入力／２出力型インバータ回路６２，６４プログラマブルカウンタ

Claims

【特許請求の範囲】

【請求項１】所与の基準信号に対して位相が同期した
同期クロックを生成するための位相同期ループ回路にお
いて、所定の周波数を有する基準クロックを発生する基準クロ
ック発生手段と、複数段のインバータをリング状にカスケード接続してな
り、各段のタップに位相の異なる複数の内部クロックを
生成する電圧制御型リングオッシレータと、前記リングオッシレータ内の選択された１つの前記タッ
プより得られる代表的な前記内部クロックと前記基準ク
ロック発生手段からの前記基準クロックの位相を比較し
て、前記代表的内部クロックが前記基準クロックに位相
をロックされるように発振周波数を制御するための制御
電圧を前記リングオッシレータに与える位相比較手段
と、前記リングオッシレータ内の複数個の前記タップよりそ
れぞれ得られる複数個の前記内部クロックを入力し、そ
れら複数個の前記内部クロックの中で前記基準信号に位
相が同期しているものをいずれか１つ選択し、選択した
前記内部クロックを前記同期クロックとして出力するセ
レクタ手段とを有する位相同期ループ回路。
【請求項２】前記各段のインバータは第１および第２
の入力と第１および第２の出力とを有し、前記第１の出
力の論理値は前記制御電圧に依存する信号伝搬遅延時間
をおいて前記第１の入力の論理値が反転したものであ
り、前記第２の出力の論理値は前記信号伝搬遅延時間を
おいて前記第２の入力の論理値が反転したものであり、
前記第１の入力と前記第２の入力とは互いに論理値が常
に逆の関係にあり、前記第１の出力と前記第２の出力と
は互いに論理値が常に逆の関係にあることを特徴とする
請求項１に記載の位相同期ループ回路。
【請求項３】前記基準クロック発生手段からの前記基
準クロックを任意の分周率で分周し、その分周によって
得られる分周基準クロックを前記位相比較手段に与える
第１の分周手段を有することを特徴とする請求項１また
は２に記載の位相同期ループ回路。
【請求項４】前記リングオッシレータからの代表的な
前記内部クロックを任意の分周率で分周し、その分周に
よって得られる分周内部クロックを前記位相比較手段に
与える第２の分周手段を有することを特徴とする請求項
１または２に記載の位相同期ループ回路。