JP5423967B2 - クロック・データ再生回路 - Google Patents
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Description
本発明は、シリアルデータ通信システム全般に使用されるクロック・データ再生回路に関する。
高速ディジタル通信システムにおいては、受信したデータ信号からクロック信号成分を抽出し、データを識別・再生するクロック・データ再生回路が広く用いられている。このクロック・データ再生回路として、ＣＭＯＳプロセスと親和性が良く、低消費電力かつ小面積で実現が可能なことから、位相補間器を用いたクロック・データ再生回路がしばしば適用される。
図１に、クロック・データ再生回路を示す。クロック・データ再生回路１５では、まず、受信側で持ち合わせている低周波のリファレンスクロック６を整数逓倍回路３−１で整数逓倍（Ｎ倍）し、再生クロックの基準となる所望の入力信号ビットレート近傍の周波数を持つ逓倍クロック７を生成する。
この逓倍クロック７は、クロック位相可変器２を介して位相比較器１へと導かれる。一般的に、クロック位相可変器２は、例えば図３に示すような位相が互いに９０度ずれた２つのクロック信号（ＩＣＬＫ／ＱＣＬＫ）からクロック信号を生成する回路が用いられる。図３Ａにはクロック位相可変器の回路図、図３Ｂにはその波形図を示す。クロック位相可変器２は、２つのＩＣＬＫ／ＱＣＬＫ信号を任意の比で足し合わせることにより、ＩＣＬＫ／ＱＣＬＫ信号間の任意の中間位相をもったクロック（ＣＬＫ）信号を生成する回路である。そのためクロック位相可変器２は、位相補間器とも呼ばれる。また、この位相切換えは外部からディジタル的に制御でき、ある分解能（位相ステップ）を有した位相切換えが可能である。
図３Ｂにおいては、生成されるクロック（ＣＬＫ）のタイミング（ｔ３）は電流源の重みｍ：ｎに応じてＩＣＬＫ（ｔ１）とＱＣＬＫ（ｔ２）を補間するような位置となる。すなわち電流源の重みｍ：ｎを可変とすればｔ３の位相をコントロールできる。図では電流源の重みｍ：ｎ＝１：１の場合であり、ｔ３はｔ１とｔ２の中間位相となる。
位相比較器１は、クロック位相可変器２から出力される再生クロック８と入力信号５の位相を比較し、再生クロック８が入力信号５に対して遅れているか進んでいるかを示す位相比較出力（ＵＰ／ＤＯＷＮ信号）１０を生成する。そして、位相比較器１の位相比較出力１０をディジタルフィルタ４にて信号処理し、その位相制御信号１１に応じてクロック位相可変器２の位相を制御する。入力信号５の位相変動に応じて再生クロック８の位相が最適な位置となるようフィードバックを掛けることにより入力信号の再生を可能とするものである。
図２に図１に示す回路のタイミングチャートを示す。入力信号５のデータレート（周波数）をｆｄａｔａ、リファレンスクロック６の周波数をｆｒｅｆとすると、整数逓倍回路３−１によってＮ（Ｎは整数）逓倍された逓倍クロック７の周波数はＮ×ｆｒｅｆとなる。入力信号と逓倍クロックの位相差をＴｍ＃（＃＝１、２、３、‥‥）、入力信号と再生クロックの位相差をＴｒ＃（＃＝１、２、３、‥‥）とする。最初の時点（＃＝１）では、入力信号、逓倍クロック及び再生クロックは全て同期し、全てが最適な位相位置にあるとする。ここで入力信号、逓倍クロック、再生クロックの位相を識別する識別位相位置は、入力信号の位相方向のアイ開口が中点となったときを基準とする。図２の点線で示すように入力信号の中点において、逓倍クロック及び再生クロックの立ち上がりエッジ位相を識別する。従って最適な位相位置は、入力信号の中点において、逓倍クロック及び再生クロックの立ち上がりエッジの位相が同期した状態である。
このとき、入力信号５の周波数と逓倍クロック７の周波数は正確には一致していない。そのため、図２に示すように、入力信号と逓倍クロックの位相はデータ周期ごとに徐々にずれていく。すなわち、入力信号と逓倍クロックの位相差Ｔｍ＃及び入力信号と再生クロックの位相差Ｔｒ＃は、両信号の周期差ΔＴがデータ周期ごとに積算され増大する。この位相ずれを吸収するために、図２に示すようにクロック位相可変器２を制御して周期的に適切なクロック位相となるよう位相切換えを行うことで、入力信号と逓倍クロックとの周波数差を吸収している。入力信号と再生クロックとの位相差は、Ｔｒ１＝０、Ｔｒ２＝ΔＴ、Ｔｒ３＝２ΔＴ、Ｔｒ４＝３ΔＴとなる。ここ５周期目で、再び位相を一致させＴｒ５＝０とする。しかし、入力信号と逓倍クロック間で周波数差があることから、再びＴｒ６＝ΔＴ、Ｔｒ７＝２ΔＴ、Ｔｒ８＝３ΔＴと位相がずれる。そのため周期的に適切なクロック位相となるよう位相切換えを行うことが必要になる。
さらに、特開２００７−２７８０９号公報（特許文献１）には、信号間に周波数差がある場合の位相を同期させるディジタルＰＬＬが開示されている。特許文献１には、位相比較器に入力される基準クロック周波数と内部発生のクロック周波数間の位相を同期させる場合のディジタルＰＬＬが示されている。このディジタルＰＬＬにおけるディジタルフィルタ演算部には、２つの位相差を積算する位相差積算器を備えている。最初に２つの信号の位相を合わせ、ここからの位相差を積算する。この積算された位相差に基づいて位相を切換え、仮の位相収束として設定することで、高速に位相を取り込む。その仮の位相収束点のもとでの周波数同期完了を確認した後、位相収束点変更部によって収束点の補正値を更新し、位相差をあらかじめ設定された目的とする最終位相収束点に徐々に近づける。仮の位相収束点を設定し、位相同期を確定させる動作を繰り返すことで、徐々に最終位相収束点に近づける。ディジタル処理により高速に位相を取り込むことができるディジタルＰＬＬが示されている。
図１に、クロック・データ再生回路を示す。クロック・データ再生回路１５では、まず、受信側で持ち合わせている低周波のリファレンスクロック６を整数逓倍回路３−１で整数逓倍（Ｎ倍）し、再生クロックの基準となる所望の入力信号ビットレート近傍の周波数を持つ逓倍クロック７を生成する。
この逓倍クロック７は、クロック位相可変器２を介して位相比較器１へと導かれる。一般的に、クロック位相可変器２は、例えば図３に示すような位相が互いに９０度ずれた２つのクロック信号（ＩＣＬＫ／ＱＣＬＫ）からクロック信号を生成する回路が用いられる。図３Ａにはクロック位相可変器の回路図、図３Ｂにはその波形図を示す。クロック位相可変器２は、２つのＩＣＬＫ／ＱＣＬＫ信号を任意の比で足し合わせることにより、ＩＣＬＫ／ＱＣＬＫ信号間の任意の中間位相をもったクロック（ＣＬＫ）信号を生成する回路である。そのためクロック位相可変器２は、位相補間器とも呼ばれる。また、この位相切換えは外部からディジタル的に制御でき、ある分解能（位相ステップ）を有した位相切換えが可能である。
図３Ｂにおいては、生成されるクロック（ＣＬＫ）のタイミング（ｔ３）は電流源の重みｍ：ｎに応じてＩＣＬＫ（ｔ１）とＱＣＬＫ（ｔ２）を補間するような位置となる。すなわち電流源の重みｍ：ｎを可変とすればｔ３の位相をコントロールできる。図では電流源の重みｍ：ｎ＝１：１の場合であり、ｔ３はｔ１とｔ２の中間位相となる。
位相比較器１は、クロック位相可変器２から出力される再生クロック８と入力信号５の位相を比較し、再生クロック８が入力信号５に対して遅れているか進んでいるかを示す位相比較出力（ＵＰ／ＤＯＷＮ信号）１０を生成する。そして、位相比較器１の位相比較出力１０をディジタルフィルタ４にて信号処理し、その位相制御信号１１に応じてクロック位相可変器２の位相を制御する。入力信号５の位相変動に応じて再生クロック８の位相が最適な位置となるようフィードバックを掛けることにより入力信号の再生を可能とするものである。
図２に図１に示す回路のタイミングチャートを示す。入力信号５のデータレート（周波数）をｆｄａｔａ、リファレンスクロック６の周波数をｆｒｅｆとすると、整数逓倍回路３−１によってＮ（Ｎは整数）逓倍された逓倍クロック７の周波数はＮ×ｆｒｅｆとなる。入力信号と逓倍クロックの位相差をＴｍ＃（＃＝１、２、３、‥‥）、入力信号と再生クロックの位相差をＴｒ＃（＃＝１、２、３、‥‥）とする。最初の時点（＃＝１）では、入力信号、逓倍クロック及び再生クロックは全て同期し、全てが最適な位相位置にあるとする。ここで入力信号、逓倍クロック、再生クロックの位相を識別する識別位相位置は、入力信号の位相方向のアイ開口が中点となったときを基準とする。図２の点線で示すように入力信号の中点において、逓倍クロック及び再生クロックの立ち上がりエッジ位相を識別する。従って最適な位相位置は、入力信号の中点において、逓倍クロック及び再生クロックの立ち上がりエッジの位相が同期した状態である。
このとき、入力信号５の周波数と逓倍クロック７の周波数は正確には一致していない。そのため、図２に示すように、入力信号と逓倍クロックの位相はデータ周期ごとに徐々にずれていく。すなわち、入力信号と逓倍クロックの位相差Ｔｍ＃及び入力信号と再生クロックの位相差Ｔｒ＃は、両信号の周期差ΔＴがデータ周期ごとに積算され増大する。この位相ずれを吸収するために、図２に示すようにクロック位相可変器２を制御して周期的に適切なクロック位相となるよう位相切換えを行うことで、入力信号と逓倍クロックとの周波数差を吸収している。入力信号と再生クロックとの位相差は、Ｔｒ１＝０、Ｔｒ２＝ΔＴ、Ｔｒ３＝２ΔＴ、Ｔｒ４＝３ΔＴとなる。ここ５周期目で、再び位相を一致させＴｒ５＝０とする。しかし、入力信号と逓倍クロック間で周波数差があることから、再びＴｒ６＝ΔＴ、Ｔｒ７＝２ΔＴ、Ｔｒ８＝３ΔＴと位相がずれる。そのため周期的に適切なクロック位相となるよう位相切換えを行うことが必要になる。
さらに、特開２００７−２７８０９号公報（特許文献１）には、信号間に周波数差がある場合の位相を同期させるディジタルＰＬＬが開示されている。特許文献１には、位相比較器に入力される基準クロック周波数と内部発生のクロック周波数間の位相を同期させる場合のディジタルＰＬＬが示されている。このディジタルＰＬＬにおけるディジタルフィルタ演算部には、２つの位相差を積算する位相差積算器を備えている。最初に２つの信号の位相を合わせ、ここからの位相差を積算する。この積算された位相差に基づいて位相を切換え、仮の位相収束として設定することで、高速に位相を取り込む。その仮の位相収束点のもとでの周波数同期完了を確認した後、位相収束点変更部によって収束点の補正値を更新し、位相差をあらかじめ設定された目的とする最終位相収束点に徐々に近づける。仮の位相収束点を設定し、位相同期を確定させる動作を繰り返すことで、徐々に最終位相収束点に近づける。ディジタル処理により高速に位相を取り込むことができるディジタルＰＬＬが示されている。
しかしながら、上記した位相切換えは有限の分解能を持つディジタル的な位相切換え制御であるため、切換え動作に伴うジッタが生じる。またディジタル処理の場合には入力信号と逓倍クロックとの間に周波数偏差がある場合がある。そのため、入力信号と逓倍クロックとの間の周波数偏差により、周期的に位相を切り換える必要がある。従って、たとえ入力信号にジッタが無かったとしても、この位相切換え制御によって再生クロックジッタの増加を招くという問題点がある。またクロック位相可変器の位相切換えの線形性や分解能も再生クロックのジッタ増大に大きく影響するため、クロック・データ再生回路の設計が困難であるという問題もある。
本発明の目的は、上述した課題であるジッタの発生を抑えることができるクロック・データ再生回路及びクロック・データ再生方法を提供することにある。
本発明の目的は、上述した課題であるジッタの発生を抑えることができるクロック・データ再生回路及びクロック・データ再生方法を提供することにある。
本発明の１つの視点によれば、リファレンスクロックを逓倍し、逓倍クロックを出力する非整数逓倍回路と、前記逓倍クロックを入力とし、その逓倍クロックの位相を可変した再生クロックを出力するクロック位相可変器と、前記再生クロックと入力信号との位相差を検出する位相比較器と、該位相比較器からの位相比較出力を信号処理するディジタルフィルタと、を備え、前記非整数逓倍回路は、前記入力信号のデータレートと前記逓倍クロックの周波数が一致するように、前記非整数逓倍回路の逓倍比を調整することで、入力信号に同期するように再生クロックの位相を可変して最適な識別位相とするクロック・データ再生回路が得られる。
さらに、本発明の他の視点によれば、入力信号と内部生成したクロックの位相とを比較することで得られた周波数偏差情報に基づいて、非整数逓倍回路が逓倍クロックを出力する第１の位相調整ステップと、前記入力信号と再生クロックの位相とを比較することで得られた位相差情報に基づいて、前記入力信号と再生クロックの位相とを一致させるように前記再生クロックの位相を可変する第２の位相調整ステップと、を有することで入力信号に同期するように再生クロックの位相を可変して最適な識別位相とするクロック・データ再生方法が得られる。
さらに、本発明の他の視点によれば、入力信号と内部生成したクロックの位相とを比較することで得られた周波数偏差情報に基づいて、非整数逓倍回路が逓倍クロックを出力する第１の位相調整ステップと、前記入力信号と再生クロックの位相とを比較することで得られた位相差情報に基づいて、前記入力信号と再生クロックの位相とを一致させるように前記再生クロックの位相を可変する第２の位相調整ステップと、を有することで入力信号に同期するように再生クロックの位相を可変して最適な識別位相とするクロック・データ再生方法が得られる。
以上説明したように本発明によれば、リファレンスクロックの逓倍回路として、整数逓倍回路ではなく、非整数逓倍回路を用いることを特徴とする。非整数逓倍回路を用いることで、入力信号と逓倍クロックとの周波数偏差が小さくなり、周波数偏差を吸収するための再生クロックの周期的な位相切換え頻度を低減することができる。そのため再生クロックのジッタを小さく抑える効果が得られる。また、再生クロックの周期的な位相切換え頻度を低減できることから、クロック・データ再生回路を構成するクロック位相可変器の分解能や線形性に対する要求を大幅に緩和することが可能となる。そのため、クロック・データ再生回路の設計を容易にするだけでなく、プロセスバラツキなどの影響に対しても耐力が向上するという効果が得られる。
本発明によれば、再生クロックのジッタを小さく抑えることができるクロック・データ再生回路及びクロック・データ再生方法が得られる。
本発明によれば、再生クロックのジッタを小さく抑えることができるクロック・データ再生回路及びクロック・データ再生方法が得られる。
図１は、関連技術としてのクロック・データ再生回路の構成ブロック図である。
図２は、図１におけるクロック・データ再生回路のタイミングチャートである。
図３Ａは、クロック位相可変器（位相補間器）の回路図である。
図３Ｂは、クロック位相可変器（位相補間器）の波形図である。
図４は、本発明の第１の実施形態のクロック・データ再生回路の構成ブロック図である。
図５は、本発明のクロック・データ再生回路のタイミングチャートである。
図６は、本発明の第２の実施形態のクロック・データ再生回路の構成ブロック図である。
図７は、本発明の第３の実施形態のクロック・データ再生回路の構成ブロック図である。
図２は、図１におけるクロック・データ再生回路のタイミングチャートである。
図３Ａは、クロック位相可変器（位相補間器）の回路図である。
図３Ｂは、クロック位相可変器（位相補間器）の波形図である。
図４は、本発明の第１の実施形態のクロック・データ再生回路の構成ブロック図である。
図５は、本発明のクロック・データ再生回路のタイミングチャートである。
図６は、本発明の第２の実施形態のクロック・データ再生回路の構成ブロック図である。
図７は、本発明の第３の実施形態のクロック・データ再生回路の構成ブロック図である。
次に、本発明の実施形態について図面を参照しながら詳細に説明する。
（第１の実施の形態）
本発明の第１の実施形態として、図４、５を参照して詳細に説明する。図４に、本発明の第１の実施形態に係るクロック・データ再生回路１５−１の構成ブロック図を示す。図５に、そのタイミングチャートを示す。
図４に示すクロック・データ再生回路１５−１は、位相比較器１と、クロック位相可変器２と、非整数逓倍回路３及びディジタルフィルタ４とを備える。クロック・データ再生回路１５−１は、入力信号５と、リファレンスクロック６とが入力され、同期した再生データ９と再生クロック８とを出力する。
非整数逓倍回路３は、逓倍比制御信号１２に基づいて、リファレンスクロック６から非整数倍の逓倍比（Ｍ倍）で所望のデータレート近傍の周波数の逓倍クロック７を生成する。このとき、外部から逓倍比の制御が可能な非整数逓倍回路を使用する。非整数逓倍回路３からの逓倍クロック７は、次段のクロック位相可変器２によって、位相制御信号１１に基づいてクロックの位相を有限分解能で可変とされる。位相が可変されたクロックは入力信号を識別する再生クロック８として位相比較器１へと導かれる。このクロック位相可変器２には、図３の位相補間器を用いることができる。位相補間器では、位相が互いに９０度ずれた２つクロック信号（ＩＣＬＫ／ＱＣＬＫ）が使用される。２つのＩＣＬＫ／ＱＣＬＫ信号を任意の比で足し合わせることにより、ＩＣＬＫ／ＱＣＬＫ間の任意の中間位相をもったクロック信号を生成することが可能となる。
また、位相比較器１は、クロック位相可変器２から出力される再生クロック８を用いて入力信号５を識別し、再生データ９を出力する。入力信号５の識別と同時に両者の位相比較を行い、位相の遅れ／進みに対して位相比較出力（ＵＰ／ＤＯＷＮ信号とも言う）１０を生成し、次段のディジタルフィルタ４へと送る。ディジタルフィルタ４は、位相比較器１からのＵＰ／ＤＯＷＮ信号１０を受け、再生クロックの位相が入力信号を識別するための最適な位相位置となるよう適切な信号処理を施す。ディジタルフィルタ４は、ＵＰ／ＤＯＷＮ信号１０を信号処理し、クロック位相可変器２に対し位相制御信号１１、非整数逓倍回路３に対し逓倍比制御信号１２を送る。クロック位相可変器２は、位相制御信号１１に基づいて逓倍クロック７の位相を調整する。非整数逓倍回路３は、逓倍比制御信号１２に基づいて逓倍クロック７の逓倍比を調整する。
このとき位相比較器１からは、入力信号５のデータレートに対し再生クロック８の周波数が低ければ、位相を進めるべくＵＰ信号が多く出力される。逆に周波数が高ければ位相を遅らせるべくＤＯＷＮ信号が多く出力される。よって位相比較器の出力のＵＰ／ＤＯＷＮ信号の平均値は入力信号のデータレートと逓倍クロックとの周波数偏差に比例する。従って、この周波数偏差情報を用いて非整数逓倍回路の逓倍比を制御し周波数偏差が小さくなるようフィードバックをかけることにより、入力信号に応じて最適な非整数逓倍比（Ｍ’倍）となるよう自動制御され、周波数偏差を小さく抑えることが可能となる。
例えば、入力信号のデータレートと逓倍クロックの周波数偏差がゼロになれば、クロック位相可変器は周波数偏差を吸収するための周期的な位相切換えを行う必要が無く、単に入力信号と再生クロックの一定遅延分を調整するのみとなる。よって、いったん位相調整が終了すれば、その後は位相の切換えは不必要であるためディジタル的な位相制御に伴うジッタをなくすことができる。実際には、非整数逓倍回路を用いても周波数偏差を完全にゼロにすることは出来ない。しかし、周波数偏差を十分に小さくすることで、周波数偏差を吸収するための周期的なクロック位相切換え制御の周期を、十分に低周波側に持って行くことが可能となる。クロック位相切換え制御の周期を低周波側とし、ジッタ規格の帯域外に持って行けば事実上無視することが可能となる。
第１のクロック・データ再生回路１５の動作を図５に示すタイミングチャートを使って具体的に説明する。図５では入力信号５のデータレートに対して逓倍クロック７の周波数が低い場合のタイミングチャートを示している。このとき入力信号、逓倍クロック、再生クロックの位相を識別する識別位相位置は、入力信号の位相方向のアイ開口の中点となったときを基準とする。従って逓倍クロック及び再生クロックの立ち上がりエッジが入力信号の位相方向のアイ開口の中点となったときが最適な位相位置となる。
電源投入時などの初期状態においては、非整数逓倍回路３の逓倍比Ｍは最適ではない。そのため、入力信号のデータレートと、リファレンスクロックから非整数逓倍回路によって逓倍された逓倍クロックの周波数とは、ずれがある。ここで、入力信号と逓倍クロックの一周期差をΔＴ、入力信号と逓倍クロックの位相差Ｔｍ＃（＃＝１、２、３・・・）、入力信号と再生クロックの位相差Ｔｒ＃（＃＝１、２、３・・・）とする。
最初に、位相比較器からの位相比較出力からの情報に基づいて、入力信号と逓倍クロックと再生クロックの位相を合わせた時点を、入力信号の１周期目として図５に示している。この時は、入力信号と逓倍クロックの位相差Ｔｍ１＝０、入力信号と再生クロックの位相差Ｔｒ１＝０となる。しかし入力信号と逓倍クロックでは周波数がずれているため（周波数偏差があるため）、その位相差はデータ周期ごとにΔＴが積算され、増大していく。入力信号と逓倍クロックの位相差Ｔｍ＃は、Ｔｍ１＝０、Ｔｍ２＝ΔＴ、Ｔｍ３＝２ΔＴ、Ｔｍ４＝３ΔＴとなる。また入力信号と再生クロックの位相差Ｔｒ＃は、Ｔｒ１＝０、Ｔｒ２＝ΔＴ、Ｔｒ３＝２ΔＴ、Ｔｒ４＝３ΔＴとなる。
この入力信号と逓倍クロックの遅れの平均値はΔＴである。この一周期差ΔＴを補正すれば、周波数偏差がなくなることになる。この入力信号と逓倍クロックの一周期差ΔＴが周波数偏差情報である。ディジタルフィルタ４は、位相比較器からの位相比較出力（ＵＰ／ＤＯＷＮ信号）１０に基づいて、この周波数偏差情報と最適な逓倍比を算出し、逓倍比制御信号１２として非整数逓倍回路３に送る。非整数逓倍回路３は逓倍比制御信号により最適な逓倍比（Ｍ’倍）の逓倍クロックに切り替え出力する。
このように位相比較器１は、入力信号５と再生クロック８との位相差を検出し、位相の遅れ・進みに対応してＵＰ／ＤＯＷＮ信号１０を出力する。このタイミングチャートの例では、再生クロックの周波数が入力信号のデータレートに対して低いため、位相比較器１は位相を進めるべくＵＰ信号を出力する。そしてディジタルフィルタ４を介してクロック位相可変器２を制御し位相を進めるべく位相切換えを行い、周波数偏差による位相のずれを吸収するようフィードバックが掛かっている。このとき、位相比較器１が出力するＵＰ信号の頻度は、入力信号５と逓倍クロック７の周波数偏差に比例する。すなわち、逓倍クロックの周波数が入力信号データレートに対して低ければＵＰ信号を多く出力し、周波数が高ければＤＯＷＮ信号を多く出力する。また、その周波数偏差が大きいほどＵＰ／ＤＯＷＮの出力頻度は多くなる。したがって、位相比較器の出力の平均値を求めることで、周波数偏差情報を得ることができる。非整数逓倍回路は、周波数偏差情報に基づいて、最適な逓倍比（Ｍ’倍）の逓倍クロックに切り替え出力する。
図５では入力信号の５周期目で、非整数逓倍回路３は逓倍比制御信号１２により最適な逓倍比（Ｍ’倍）の逓倍クロックに切り替え出力する。これにより、入力信号５のデータレートと逓倍クロック７の周波数偏差は小さくなる。最適な逓倍比（Ｍ’倍）が設定された後は、周波数はほぼ一致しているため、位相を合わせるのみとなる。しかし、逓倍比が非整数倍とはいえ実際には周波数偏差をゼロにすることはできないため、入力信号と逓倍クロックの周期差ΔＴ’がある。
ここで、最適な逓倍比（Ｍ’倍）の逓倍クロックに切り替えられた入力信号５周目の位相差をＴｓｋｗとする。このとき、入力信号と逓倍クロックの位相差Ｔｍ＃は、Ｔｍ５＝Ｔｓｋｗ、Ｔｍ６＝Ｔｓｋｗ＋ΔＴ’、Ｔｍ７＝Ｔｓｋｗ＋２ΔＴ’となる。また入力信号と再生クロックの位相差Ｔｒ＃は、Ｔｒ５＝Ｔｓｋｗ、Ｔｒ６＝Ｔｓｋｗ＋ΔＴ’、Ｔｍ７＝Ｔｓｋｗ＋２ΔＴ’となる。この位相差Ｔｓｋｗが位相差情報であり、位相制御信号１１としてディジタルフィルタ４からクロック位相可変器２に送られる。クロック位相可変器２は位相制御信号１１に従って位相を調整する。
さらに、位相比較器は入力信号と再生クロックとの位相差を検出し、位相の遅れ・進みに対応してＵＰ／ＤＯＷＮ信号を出力する。図５では入力信号の８周目で再生クロックの位相が制御され、入力信号と再生クロックは同期する。その後入力信号と逓倍クロックの位相差Ｔｍ＃は、Ｔｍ８＝Ｔｓｋｗ＋３ΔＴ’、Ｔｍ９＝Ｔｓｋｗ＋４ΔＴ’、Ｔｍ１０＝Ｔｓｋｗ＋５ΔＴ’となる。また入力信号と再生クロックの位相差Ｔｒ＃は、Ｔｒ８＝０、Ｔｒ９＝ΔＴ’、Ｔｍ１０＝２ΔＴ’となる。
この周波数偏差ΔＴ’を十分に小さく抑えれば（すなわちΔＴ’≒０）、周波数偏差を吸収するための位相切換え制御の周期を長くすることができる。位相切換え制御の頻度を低減できる。したがって、この位相切換え制御に伴うジッタ発生頻度を低減し、十分に低周波側に持っていくことが可能となる。また周波数偏差ΔＴ’が大きい場合には再度逓倍比の調整と位相差の調整が繰り返さすことで、周波数偏差ΔＴ’を十分に小さくできる。本発明においては逓倍回路を非整数逓倍回路とすることで逓倍比を自由に選択できることから、この周波数偏差ΔＴ’≒０に十分に小さく抑えることができる。
通常、ディジタル伝送システムにおいては、ジッタ帯域が規定されており、低周波域のジッタは運用上問題にはならず、無視することができる。そのため、本発明を適用することで再生クロックのジッタを大幅に低減したクロック・データ再生回路を実現することが可能となる。また、クロック位相可変器の線形性や分解能の性能も大きく緩和でき、回路設計が容易になるばかりでなく、回路規模も低減できる。そのため、プロセスバラツキなどの影響に対しても耐力が向上する効果も得られる。
本実施形態例においては、位相比較器１からのＵＰ／ＤＯＷＮ信号１０に基づいてディジタルフィルタ４は位相情報である位相制御信号１１と、周波数偏差情報である逓倍比制御信号１２を生成する。逓倍比制御信号１２に基づいて非整数逓倍器３の逓倍比を制御するとともに、位相制御信号１１に基づいてクロック位相可変器の位相を制御する。逓倍比と位相を制御することで、再生クロックのジッタを大幅に低減したクロック・データ再生回路を実現することが可能となる。
（第２の実施形態）
本発明の第２の実施形態として、図６を参照して説明する。図６に第２の実施形態に係るクロック・データ再生回路１５−２の構成ブロック図を示す。第１の実施例と本実施例との相違点は、位相比較器１の代わりに位相周波数比較器１３を用いている点である。本実施形態例は入力信号のデータレートと逓倍クロックとの周波数偏差が大きい場合に特に有効である実施形態である。
図６に示すクロック・データ再生回路１５−２は、位相周波数比較器１３と、クロック位相可変器２と、非整数逓倍回路３及びディジタルフィルタ４とを備える。クロック・データ再生回路１５−２は、入力信号５と、リファレンスクロック６とが入力され、同期した再生データ９と再生クロック８とを出力する。
位相周波数比較器１３は、入力される信号間に１サイクル以上の位相差の場合には周波数比較器として動作する。一方１サイクル以内の位相差の場合には位相比較器として動作する位相比較器の１つである。従って位相周波数比較器１３は、入力信号５と再生クロック８との周波数偏差（位相差）の大小により周波数比較器、又は位相比較器として動作する比較器である。位相周波数比較器１３からの位相比較出力（ＵＰ／ＤＯＷＮ信号）１０を、ディジタルフィルタ４を介して非整数逓倍回路３及びクロック位相可変器２にフィードバックを掛け、周波数偏差による位相のずれを吸収する。本実施例のその他のクロック位相可変器２と、非整数逓倍回路３及びディジタルフィルタ４の構成及びその動作は第１実施形態と同様であり、その説明は省略する。
従って第２の実施形態においては、入力された入力信号５と再生クロック８との周波数偏差の大きい場合には、位相周波数比較器１３が位相比較器１よりも効果的に動作することになる。入力された入力信号５と再生クロック８との周波数偏差が大きい（１サイクル以上）場合には、位相周波数比較器１３からの位相比較出力１０は、周波数偏差情報を含む。位相比較出力１０は、ディジタルフィルタ４を介して逓倍比制御信号１２に基づいて非整数逓倍回路３を制御して、逓倍比を決定する。非整数逓倍回路３が逓倍比を切り替えることで、周波数入力信号５と再生クロック８との周波数偏差が小さくなりほぼ零となる。周波数偏差が小さくなり、さらに位相制御信号１１がクロック位相可変器２を制御して、位相を調整する。
本実施形態のタイミングチャートは、図５と同じである。最初に、入力信号５と逓倍クロック７及び再生クロック８を同期させる。次に、図５においては入力信号の５周期目に非整数逓倍回路３の逓倍クロック７の逓倍比を変更している。位相周波数比較器１３からの位相比較出力を入力されたディジタルフィルタ４は、逓倍比制御信号１２を非整数逓倍回路３に送る。非整数逓倍回路３は、設定された逓倍比（Ｍ倍）を逓倍比（Ｍ’倍）に切り替え、設定された逓倍比（Ｍ’倍）の逓倍クロック７を出力する。非整数逓倍回路３の逓倍比を切り替えることで、入力信号５と逓倍クロック７の周波数偏差が小さくなる。
入力される入力信号５と再生クロック８との周波数偏差が小さくなった段階では、位相周波数比較器１３は位相比較器として動作する。位相周波数比較器１３からのＵＰ／ＤＯＷＮ信号１０に基づいて、ディジタルフィルタ４は、位相制御信号１１を使用してクロック位相可変器２の位相切換えを制御する。図５においては、入力信号の８周期目にクロックの位相を変更している。
第１の実施例では、電源投入時などの初期状態において、入力信号のデータレートと逓倍クロックとの周波数偏差が大きすぎると、クロック位相可変器の位相切換えが追いつかず、位相比較器がサイクルスリップを引き起こす。このため、安定な周波数偏差情報が得られず、非整数逓倍回路の逓倍比設定が不安定となり安定なロックが出来ない可能性がある。本実施例では、位相周波数比較器を用いることで、サイクルスリップを引き起こさない安定した周波数偏差情報を得ることで、この問題を解決することができる。
本実施形態例においては、位相周波数比較器からの位相比較出力に基づいてディジタルフィルタ４は位相制御信号１１と逓倍比制御信号１２を生成する。逓倍比制御信号１２に基づいて非整数逓倍器３の逓倍比を制御するとともに、位相制御信号１１に基づいてクロック位相可変器の位相を制御する。さらに、位相周波数比較器を用いることで、周波数偏差が大きい場合にも、サイクルスリップを引き起こさない安定した周波数偏差情報を得ることで安定な引き込み動作が可能となる。本実施形態例では、周波数の逓倍比と位相を制御することで、再生クロックのジッタを大幅に低減したクロック・データ再生回路を実現することが可能となる。
（第３の実施形態）
本発明の第３の実施形態として、図７を参照して説明する。図７に第３の実施形態に係るクロック・データ再生回路１５−３の構成ブロック図を示す。第１の実施例と本実施例との相違点は、入力信号と逓倍クロックとの周波数を比較する周波数比較器を別途設け、周波数比較器を使用して非整数逓倍回路の逓倍比を制御している点である。本実施形態例は、第２実施形態と同様に、入力信号のデータレートと逓倍クロックとの周波数偏差が大きい場合に特に有効である。
図７に示すクロック・データ再生回路１５−３は、位相比較器１と、クロック位相可変器２と、非整数逓倍回路３、ディジタルフィルタ４及び周波数比較器１４とを備える。クロック・データ再生回路１５−３は、入力信号５と、リファレンスクロック６とが入力され、同期した再生データ９と再生クロック８とを出力する。
第１実施形態の構成に比較して、非整数逓倍回路の逓倍比を制御するため入力信号と逓倍クロックとの周波数を比較する周波数比較器１４が追加されている。周波数比較器１４は、入力信号５と非整数逓倍回路によって生成された逓倍クロック７とが入力され、その２つの周波数差を検出する周波数比較器である。その比較結果に応じて、周波数比較器１４は非整数逓倍回路の逓倍比を制御する。非整数逓倍回路の逓倍比を制御する逓倍比制御信号１２は、第１実施形態ではディジタルフィルタ４から発行されていたが、本実施形態では周波数比較器１４から発行されることになる。本実施例のその他の位相比較器１と、クロック位相可変器２と、非整数逓倍回路３及びディジタルフィルタ４の構成及びその動作は第１実施形態とほぼ同様であり、その説明は省略する。
本実施例においては、周波数比較器１４は、入力信号５と逓倍クロック７を入力され、その比較出力である逓倍比制御信号１２を非整数逓倍回路３に出力する。非整数逓倍回路３は、逓倍比制御信号１２に基づいて逓倍比を切り替え、指定された逓倍比の逓倍クロック７を出力する。位相比較器１は、入力信号５と再生クロック８とが入力され、その位相比較出力１０をディジタルフィルタ４に出力する。ディジタルフィルタ４は、位相制御信号１１をクロック位相可変器２に出力する。クロック位相可変器２は、位相制御信号１１に基づいて位相を切り替え、再生クロックを出力する。周波数の逓倍比と位相を制御することで、再生クロックのジッタを大幅に低減したクロック・データ再生回路が得られる。
本実施形態例においては、周波数比較器と位相比較器とを備え、それぞれの比較結果に基づいて周波数と位相とを個別に調整することができる。周波数比較器を備えることで、周波数偏差が大きい場合にもサイクルスリップを引き起こさない安定した周波数偏差情報を得ることで安定な引き込み動作が可能となる。本実施例では、周波数の逓倍比と位相を制御することで、再生クロックのジッタを大幅に低減したクロック・データ再生回路を実現することが可能となる。
本願発明によれば、リファレンスクロックを逓倍し、逓倍クロックを出力する非整数逓倍回路と、逓倍クロックを入力とし、その逓倍クロックの位相を可変した再生クロックを出力するクロック位相可変器と、再生クロックと入力信号との位相差を検出する位相比較器と、位相比較器からの位相比較出力を信号処理するディジタルフィルタと、を備え、非整数逓倍回路は、入力信号のデータレートと逓倍クロックの周波数が一致するように、非整数逓倍回路の逓倍比を調整することで、入力信号に同期するように再生クロックの位相を可変して最適な識別位相とするクロック・データ再生回路が提供できる。
本願発明のクロック・データ再生回路のディジタルフィルタは、位相比較器から入力された位相比較出力を信号処理して得られる周波数偏差情報に基づいて、非整数逓倍回路の逓倍比を調整することができる。その周波数偏差情報は、位相比較器からの位相比較出力であるＵＰ／ＤＯＷＮ信号の平均値から得ることができる。また位相比較器は、前記再生クロックと入力信号との位相差を検出する位相比較器、又は前記再生クロックと入力信号との位相差及び周波数差を検出する位相周波数比較器のいずれかとすることができる。さらに、逓倍クロックと入力信号とを入力とし、両者の周波数差を検出する周波数比較器をさらに個別に備え、周波数比較器からの出力を用いて非整数逓倍回路の逓倍比を調整することもできる。
さらに、本願発明によれば、入力信号と内部生成したクロックの位相とを比較することで得られた周波数偏差情報に基づいて、非整数逓倍回路が逓倍クロックを出力する第１の位相調整ステップと、入力信号と再生クロックの位相とを比較することで得られた位相差情報に基づいて、入力信号と再生クロックの位相とを一致させるように再生クロックの位相を可変する第２の位相調整ステップと、を有し、入力信号に同期するように再生クロックの位相を可変して最適な識別位相とするクロック・データ再生方法が提供できる。
本願発明のクロック・データ再生方法の第１の位相調整ステップにおいては、位相比較器が入力信号と再生クロックとの位相差を検出した位相比較出力を出力し、位相比較出力から算出した周波数偏差情報に基づいて非整数逓倍回路の逓倍比を調整することができる。また位相周波数比較器が入力信号と再生クロックとの位相差及び周波数差を検出した位相比較出力を出力し、位相比較出力の周波数差から算出した周波数偏差情報に基づいて非整数逓倍回路の逓倍比を調整することもできる。さらに周波数比較器が入力信号と逓倍クロックとを比較した周波数偏差情報を出力し、周波数偏差情報に基づいて非整数逓倍回路の逓倍比を調整してもよい。
上記したように実施形態を参照して本願発明を説明したが、本願発明は上記の実施形態に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で様々な変更をすることができるものである。
この出願は、２００８年２月１２日に出願された日本出願特願２００８−０３０２８９号を基礎とする優先権を主張し、その開示の全てをここに取り込むものである。
（第１の実施の形態）
本発明の第１の実施形態として、図４、５を参照して詳細に説明する。図４に、本発明の第１の実施形態に係るクロック・データ再生回路１５−１の構成ブロック図を示す。図５に、そのタイミングチャートを示す。
図４に示すクロック・データ再生回路１５−１は、位相比較器１と、クロック位相可変器２と、非整数逓倍回路３及びディジタルフィルタ４とを備える。クロック・データ再生回路１５−１は、入力信号５と、リファレンスクロック６とが入力され、同期した再生データ９と再生クロック８とを出力する。
非整数逓倍回路３は、逓倍比制御信号１２に基づいて、リファレンスクロック６から非整数倍の逓倍比（Ｍ倍）で所望のデータレート近傍の周波数の逓倍クロック７を生成する。このとき、外部から逓倍比の制御が可能な非整数逓倍回路を使用する。非整数逓倍回路３からの逓倍クロック７は、次段のクロック位相可変器２によって、位相制御信号１１に基づいてクロックの位相を有限分解能で可変とされる。位相が可変されたクロックは入力信号を識別する再生クロック８として位相比較器１へと導かれる。このクロック位相可変器２には、図３の位相補間器を用いることができる。位相補間器では、位相が互いに９０度ずれた２つクロック信号（ＩＣＬＫ／ＱＣＬＫ）が使用される。２つのＩＣＬＫ／ＱＣＬＫ信号を任意の比で足し合わせることにより、ＩＣＬＫ／ＱＣＬＫ間の任意の中間位相をもったクロック信号を生成することが可能となる。
また、位相比較器１は、クロック位相可変器２から出力される再生クロック８を用いて入力信号５を識別し、再生データ９を出力する。入力信号５の識別と同時に両者の位相比較を行い、位相の遅れ／進みに対して位相比較出力（ＵＰ／ＤＯＷＮ信号とも言う）１０を生成し、次段のディジタルフィルタ４へと送る。ディジタルフィルタ４は、位相比較器１からのＵＰ／ＤＯＷＮ信号１０を受け、再生クロックの位相が入力信号を識別するための最適な位相位置となるよう適切な信号処理を施す。ディジタルフィルタ４は、ＵＰ／ＤＯＷＮ信号１０を信号処理し、クロック位相可変器２に対し位相制御信号１１、非整数逓倍回路３に対し逓倍比制御信号１２を送る。クロック位相可変器２は、位相制御信号１１に基づいて逓倍クロック７の位相を調整する。非整数逓倍回路３は、逓倍比制御信号１２に基づいて逓倍クロック７の逓倍比を調整する。
このとき位相比較器１からは、入力信号５のデータレートに対し再生クロック８の周波数が低ければ、位相を進めるべくＵＰ信号が多く出力される。逆に周波数が高ければ位相を遅らせるべくＤＯＷＮ信号が多く出力される。よって位相比較器の出力のＵＰ／ＤＯＷＮ信号の平均値は入力信号のデータレートと逓倍クロックとの周波数偏差に比例する。従って、この周波数偏差情報を用いて非整数逓倍回路の逓倍比を制御し周波数偏差が小さくなるようフィードバックをかけることにより、入力信号に応じて最適な非整数逓倍比（Ｍ’倍）となるよう自動制御され、周波数偏差を小さく抑えることが可能となる。
例えば、入力信号のデータレートと逓倍クロックの周波数偏差がゼロになれば、クロック位相可変器は周波数偏差を吸収するための周期的な位相切換えを行う必要が無く、単に入力信号と再生クロックの一定遅延分を調整するのみとなる。よって、いったん位相調整が終了すれば、その後は位相の切換えは不必要であるためディジタル的な位相制御に伴うジッタをなくすことができる。実際には、非整数逓倍回路を用いても周波数偏差を完全にゼロにすることは出来ない。しかし、周波数偏差を十分に小さくすることで、周波数偏差を吸収するための周期的なクロック位相切換え制御の周期を、十分に低周波側に持って行くことが可能となる。クロック位相切換え制御の周期を低周波側とし、ジッタ規格の帯域外に持って行けば事実上無視することが可能となる。
第１のクロック・データ再生回路１５の動作を図５に示すタイミングチャートを使って具体的に説明する。図５では入力信号５のデータレートに対して逓倍クロック７の周波数が低い場合のタイミングチャートを示している。このとき入力信号、逓倍クロック、再生クロックの位相を識別する識別位相位置は、入力信号の位相方向のアイ開口の中点となったときを基準とする。従って逓倍クロック及び再生クロックの立ち上がりエッジが入力信号の位相方向のアイ開口の中点となったときが最適な位相位置となる。
電源投入時などの初期状態においては、非整数逓倍回路３の逓倍比Ｍは最適ではない。そのため、入力信号のデータレートと、リファレンスクロックから非整数逓倍回路によって逓倍された逓倍クロックの周波数とは、ずれがある。ここで、入力信号と逓倍クロックの一周期差をΔＴ、入力信号と逓倍クロックの位相差Ｔｍ＃（＃＝１、２、３・・・）、入力信号と再生クロックの位相差Ｔｒ＃（＃＝１、２、３・・・）とする。
最初に、位相比較器からの位相比較出力からの情報に基づいて、入力信号と逓倍クロックと再生クロックの位相を合わせた時点を、入力信号の１周期目として図５に示している。この時は、入力信号と逓倍クロックの位相差Ｔｍ１＝０、入力信号と再生クロックの位相差Ｔｒ１＝０となる。しかし入力信号と逓倍クロックでは周波数がずれているため（周波数偏差があるため）、その位相差はデータ周期ごとにΔＴが積算され、増大していく。入力信号と逓倍クロックの位相差Ｔｍ＃は、Ｔｍ１＝０、Ｔｍ２＝ΔＴ、Ｔｍ３＝２ΔＴ、Ｔｍ４＝３ΔＴとなる。また入力信号と再生クロックの位相差Ｔｒ＃は、Ｔｒ１＝０、Ｔｒ２＝ΔＴ、Ｔｒ３＝２ΔＴ、Ｔｒ４＝３ΔＴとなる。
この入力信号と逓倍クロックの遅れの平均値はΔＴである。この一周期差ΔＴを補正すれば、周波数偏差がなくなることになる。この入力信号と逓倍クロックの一周期差ΔＴが周波数偏差情報である。ディジタルフィルタ４は、位相比較器からの位相比較出力（ＵＰ／ＤＯＷＮ信号）１０に基づいて、この周波数偏差情報と最適な逓倍比を算出し、逓倍比制御信号１２として非整数逓倍回路３に送る。非整数逓倍回路３は逓倍比制御信号により最適な逓倍比（Ｍ’倍）の逓倍クロックに切り替え出力する。
このように位相比較器１は、入力信号５と再生クロック８との位相差を検出し、位相の遅れ・進みに対応してＵＰ／ＤＯＷＮ信号１０を出力する。このタイミングチャートの例では、再生クロックの周波数が入力信号のデータレートに対して低いため、位相比較器１は位相を進めるべくＵＰ信号を出力する。そしてディジタルフィルタ４を介してクロック位相可変器２を制御し位相を進めるべく位相切換えを行い、周波数偏差による位相のずれを吸収するようフィードバックが掛かっている。このとき、位相比較器１が出力するＵＰ信号の頻度は、入力信号５と逓倍クロック７の周波数偏差に比例する。すなわち、逓倍クロックの周波数が入力信号データレートに対して低ければＵＰ信号を多く出力し、周波数が高ければＤＯＷＮ信号を多く出力する。また、その周波数偏差が大きいほどＵＰ／ＤＯＷＮの出力頻度は多くなる。したがって、位相比較器の出力の平均値を求めることで、周波数偏差情報を得ることができる。非整数逓倍回路は、周波数偏差情報に基づいて、最適な逓倍比（Ｍ’倍）の逓倍クロックに切り替え出力する。
図５では入力信号の５周期目で、非整数逓倍回路３は逓倍比制御信号１２により最適な逓倍比（Ｍ’倍）の逓倍クロックに切り替え出力する。これにより、入力信号５のデータレートと逓倍クロック７の周波数偏差は小さくなる。最適な逓倍比（Ｍ’倍）が設定された後は、周波数はほぼ一致しているため、位相を合わせるのみとなる。しかし、逓倍比が非整数倍とはいえ実際には周波数偏差をゼロにすることはできないため、入力信号と逓倍クロックの周期差ΔＴ’がある。
ここで、最適な逓倍比（Ｍ’倍）の逓倍クロックに切り替えられた入力信号５周目の位相差をＴｓｋｗとする。このとき、入力信号と逓倍クロックの位相差Ｔｍ＃は、Ｔｍ５＝Ｔｓｋｗ、Ｔｍ６＝Ｔｓｋｗ＋ΔＴ’、Ｔｍ７＝Ｔｓｋｗ＋２ΔＴ’となる。また入力信号と再生クロックの位相差Ｔｒ＃は、Ｔｒ５＝Ｔｓｋｗ、Ｔｒ６＝Ｔｓｋｗ＋ΔＴ’、Ｔｍ７＝Ｔｓｋｗ＋２ΔＴ’となる。この位相差Ｔｓｋｗが位相差情報であり、位相制御信号１１としてディジタルフィルタ４からクロック位相可変器２に送られる。クロック位相可変器２は位相制御信号１１に従って位相を調整する。
さらに、位相比較器は入力信号と再生クロックとの位相差を検出し、位相の遅れ・進みに対応してＵＰ／ＤＯＷＮ信号を出力する。図５では入力信号の８周目で再生クロックの位相が制御され、入力信号と再生クロックは同期する。その後入力信号と逓倍クロックの位相差Ｔｍ＃は、Ｔｍ８＝Ｔｓｋｗ＋３ΔＴ’、Ｔｍ９＝Ｔｓｋｗ＋４ΔＴ’、Ｔｍ１０＝Ｔｓｋｗ＋５ΔＴ’となる。また入力信号と再生クロックの位相差Ｔｒ＃は、Ｔｒ８＝０、Ｔｒ９＝ΔＴ’、Ｔｍ１０＝２ΔＴ’となる。
この周波数偏差ΔＴ’を十分に小さく抑えれば（すなわちΔＴ’≒０）、周波数偏差を吸収するための位相切換え制御の周期を長くすることができる。位相切換え制御の頻度を低減できる。したがって、この位相切換え制御に伴うジッタ発生頻度を低減し、十分に低周波側に持っていくことが可能となる。また周波数偏差ΔＴ’が大きい場合には再度逓倍比の調整と位相差の調整が繰り返さすことで、周波数偏差ΔＴ’を十分に小さくできる。本発明においては逓倍回路を非整数逓倍回路とすることで逓倍比を自由に選択できることから、この周波数偏差ΔＴ’≒０に十分に小さく抑えることができる。
通常、ディジタル伝送システムにおいては、ジッタ帯域が規定されており、低周波域のジッタは運用上問題にはならず、無視することができる。そのため、本発明を適用することで再生クロックのジッタを大幅に低減したクロック・データ再生回路を実現することが可能となる。また、クロック位相可変器の線形性や分解能の性能も大きく緩和でき、回路設計が容易になるばかりでなく、回路規模も低減できる。そのため、プロセスバラツキなどの影響に対しても耐力が向上する効果も得られる。
本実施形態例においては、位相比較器１からのＵＰ／ＤＯＷＮ信号１０に基づいてディジタルフィルタ４は位相情報である位相制御信号１１と、周波数偏差情報である逓倍比制御信号１２を生成する。逓倍比制御信号１２に基づいて非整数逓倍器３の逓倍比を制御するとともに、位相制御信号１１に基づいてクロック位相可変器の位相を制御する。逓倍比と位相を制御することで、再生クロックのジッタを大幅に低減したクロック・データ再生回路を実現することが可能となる。
（第２の実施形態）
本発明の第２の実施形態として、図６を参照して説明する。図６に第２の実施形態に係るクロック・データ再生回路１５−２の構成ブロック図を示す。第１の実施例と本実施例との相違点は、位相比較器１の代わりに位相周波数比較器１３を用いている点である。本実施形態例は入力信号のデータレートと逓倍クロックとの周波数偏差が大きい場合に特に有効である実施形態である。
図６に示すクロック・データ再生回路１５−２は、位相周波数比較器１３と、クロック位相可変器２と、非整数逓倍回路３及びディジタルフィルタ４とを備える。クロック・データ再生回路１５−２は、入力信号５と、リファレンスクロック６とが入力され、同期した再生データ９と再生クロック８とを出力する。
位相周波数比較器１３は、入力される信号間に１サイクル以上の位相差の場合には周波数比較器として動作する。一方１サイクル以内の位相差の場合には位相比較器として動作する位相比較器の１つである。従って位相周波数比較器１３は、入力信号５と再生クロック８との周波数偏差（位相差）の大小により周波数比較器、又は位相比較器として動作する比較器である。位相周波数比較器１３からの位相比較出力（ＵＰ／ＤＯＷＮ信号）１０を、ディジタルフィルタ４を介して非整数逓倍回路３及びクロック位相可変器２にフィードバックを掛け、周波数偏差による位相のずれを吸収する。本実施例のその他のクロック位相可変器２と、非整数逓倍回路３及びディジタルフィルタ４の構成及びその動作は第１実施形態と同様であり、その説明は省略する。
従って第２の実施形態においては、入力された入力信号５と再生クロック８との周波数偏差の大きい場合には、位相周波数比較器１３が位相比較器１よりも効果的に動作することになる。入力された入力信号５と再生クロック８との周波数偏差が大きい（１サイクル以上）場合には、位相周波数比較器１３からの位相比較出力１０は、周波数偏差情報を含む。位相比較出力１０は、ディジタルフィルタ４を介して逓倍比制御信号１２に基づいて非整数逓倍回路３を制御して、逓倍比を決定する。非整数逓倍回路３が逓倍比を切り替えることで、周波数入力信号５と再生クロック８との周波数偏差が小さくなりほぼ零となる。周波数偏差が小さくなり、さらに位相制御信号１１がクロック位相可変器２を制御して、位相を調整する。
本実施形態のタイミングチャートは、図５と同じである。最初に、入力信号５と逓倍クロック７及び再生クロック８を同期させる。次に、図５においては入力信号の５周期目に非整数逓倍回路３の逓倍クロック７の逓倍比を変更している。位相周波数比較器１３からの位相比較出力を入力されたディジタルフィルタ４は、逓倍比制御信号１２を非整数逓倍回路３に送る。非整数逓倍回路３は、設定された逓倍比（Ｍ倍）を逓倍比（Ｍ’倍）に切り替え、設定された逓倍比（Ｍ’倍）の逓倍クロック７を出力する。非整数逓倍回路３の逓倍比を切り替えることで、入力信号５と逓倍クロック７の周波数偏差が小さくなる。
入力される入力信号５と再生クロック８との周波数偏差が小さくなった段階では、位相周波数比較器１３は位相比較器として動作する。位相周波数比較器１３からのＵＰ／ＤＯＷＮ信号１０に基づいて、ディジタルフィルタ４は、位相制御信号１１を使用してクロック位相可変器２の位相切換えを制御する。図５においては、入力信号の８周期目にクロックの位相を変更している。
第１の実施例では、電源投入時などの初期状態において、入力信号のデータレートと逓倍クロックとの周波数偏差が大きすぎると、クロック位相可変器の位相切換えが追いつかず、位相比較器がサイクルスリップを引き起こす。このため、安定な周波数偏差情報が得られず、非整数逓倍回路の逓倍比設定が不安定となり安定なロックが出来ない可能性がある。本実施例では、位相周波数比較器を用いることで、サイクルスリップを引き起こさない安定した周波数偏差情報を得ることで、この問題を解決することができる。
本実施形態例においては、位相周波数比較器からの位相比較出力に基づいてディジタルフィルタ４は位相制御信号１１と逓倍比制御信号１２を生成する。逓倍比制御信号１２に基づいて非整数逓倍器３の逓倍比を制御するとともに、位相制御信号１１に基づいてクロック位相可変器の位相を制御する。さらに、位相周波数比較器を用いることで、周波数偏差が大きい場合にも、サイクルスリップを引き起こさない安定した周波数偏差情報を得ることで安定な引き込み動作が可能となる。本実施形態例では、周波数の逓倍比と位相を制御することで、再生クロックのジッタを大幅に低減したクロック・データ再生回路を実現することが可能となる。
（第３の実施形態）
本発明の第３の実施形態として、図７を参照して説明する。図７に第３の実施形態に係るクロック・データ再生回路１５−３の構成ブロック図を示す。第１の実施例と本実施例との相違点は、入力信号と逓倍クロックとの周波数を比較する周波数比較器を別途設け、周波数比較器を使用して非整数逓倍回路の逓倍比を制御している点である。本実施形態例は、第２実施形態と同様に、入力信号のデータレートと逓倍クロックとの周波数偏差が大きい場合に特に有効である。
図７に示すクロック・データ再生回路１５−３は、位相比較器１と、クロック位相可変器２と、非整数逓倍回路３、ディジタルフィルタ４及び周波数比較器１４とを備える。クロック・データ再生回路１５−３は、入力信号５と、リファレンスクロック６とが入力され、同期した再生データ９と再生クロック８とを出力する。
第１実施形態の構成に比較して、非整数逓倍回路の逓倍比を制御するため入力信号と逓倍クロックとの周波数を比較する周波数比較器１４が追加されている。周波数比較器１４は、入力信号５と非整数逓倍回路によって生成された逓倍クロック７とが入力され、その２つの周波数差を検出する周波数比較器である。その比較結果に応じて、周波数比較器１４は非整数逓倍回路の逓倍比を制御する。非整数逓倍回路の逓倍比を制御する逓倍比制御信号１２は、第１実施形態ではディジタルフィルタ４から発行されていたが、本実施形態では周波数比較器１４から発行されることになる。本実施例のその他の位相比較器１と、クロック位相可変器２と、非整数逓倍回路３及びディジタルフィルタ４の構成及びその動作は第１実施形態とほぼ同様であり、その説明は省略する。
本実施例においては、周波数比較器１４は、入力信号５と逓倍クロック７を入力され、その比較出力である逓倍比制御信号１２を非整数逓倍回路３に出力する。非整数逓倍回路３は、逓倍比制御信号１２に基づいて逓倍比を切り替え、指定された逓倍比の逓倍クロック７を出力する。位相比較器１は、入力信号５と再生クロック８とが入力され、その位相比較出力１０をディジタルフィルタ４に出力する。ディジタルフィルタ４は、位相制御信号１１をクロック位相可変器２に出力する。クロック位相可変器２は、位相制御信号１１に基づいて位相を切り替え、再生クロックを出力する。周波数の逓倍比と位相を制御することで、再生クロックのジッタを大幅に低減したクロック・データ再生回路が得られる。
本実施形態例においては、周波数比較器と位相比較器とを備え、それぞれの比較結果に基づいて周波数と位相とを個別に調整することができる。周波数比較器を備えることで、周波数偏差が大きい場合にもサイクルスリップを引き起こさない安定した周波数偏差情報を得ることで安定な引き込み動作が可能となる。本実施例では、周波数の逓倍比と位相を制御することで、再生クロックのジッタを大幅に低減したクロック・データ再生回路を実現することが可能となる。
本願発明によれば、リファレンスクロックを逓倍し、逓倍クロックを出力する非整数逓倍回路と、逓倍クロックを入力とし、その逓倍クロックの位相を可変した再生クロックを出力するクロック位相可変器と、再生クロックと入力信号との位相差を検出する位相比較器と、位相比較器からの位相比較出力を信号処理するディジタルフィルタと、を備え、非整数逓倍回路は、入力信号のデータレートと逓倍クロックの周波数が一致するように、非整数逓倍回路の逓倍比を調整することで、入力信号に同期するように再生クロックの位相を可変して最適な識別位相とするクロック・データ再生回路が提供できる。
本願発明のクロック・データ再生回路のディジタルフィルタは、位相比較器から入力された位相比較出力を信号処理して得られる周波数偏差情報に基づいて、非整数逓倍回路の逓倍比を調整することができる。その周波数偏差情報は、位相比較器からの位相比較出力であるＵＰ／ＤＯＷＮ信号の平均値から得ることができる。また位相比較器は、前記再生クロックと入力信号との位相差を検出する位相比較器、又は前記再生クロックと入力信号との位相差及び周波数差を検出する位相周波数比較器のいずれかとすることができる。さらに、逓倍クロックと入力信号とを入力とし、両者の周波数差を検出する周波数比較器をさらに個別に備え、周波数比較器からの出力を用いて非整数逓倍回路の逓倍比を調整することもできる。
さらに、本願発明によれば、入力信号と内部生成したクロックの位相とを比較することで得られた周波数偏差情報に基づいて、非整数逓倍回路が逓倍クロックを出力する第１の位相調整ステップと、入力信号と再生クロックの位相とを比較することで得られた位相差情報に基づいて、入力信号と再生クロックの位相とを一致させるように再生クロックの位相を可変する第２の位相調整ステップと、を有し、入力信号に同期するように再生クロックの位相を可変して最適な識別位相とするクロック・データ再生方法が提供できる。
本願発明のクロック・データ再生方法の第１の位相調整ステップにおいては、位相比較器が入力信号と再生クロックとの位相差を検出した位相比較出力を出力し、位相比較出力から算出した周波数偏差情報に基づいて非整数逓倍回路の逓倍比を調整することができる。また位相周波数比較器が入力信号と再生クロックとの位相差及び周波数差を検出した位相比較出力を出力し、位相比較出力の周波数差から算出した周波数偏差情報に基づいて非整数逓倍回路の逓倍比を調整することもできる。さらに周波数比較器が入力信号と逓倍クロックとを比較した周波数偏差情報を出力し、周波数偏差情報に基づいて非整数逓倍回路の逓倍比を調整してもよい。
上記したように実施形態を参照して本願発明を説明したが、本願発明は上記の実施形態に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で様々な変更をすることができるものである。
この出願は、２００８年２月１２日に出願された日本出願特願２００８−０３０２８９号を基礎とする優先権を主張し、その開示の全てをここに取り込むものである。
Claims (9)
- 入力信号に同期するように再生クロックの位相を可変して最適な識別位相とするクロック・データ再生回路であって、前記入力信号と前記再生クロックとの間の時間的に変動する周波数偏差に応じた逓倍比制御信号を受けると共に、リファレンスクロックを受け、前記リファレンスクロックを非整数逓倍し、逓倍クロックを出力する非整数逓倍回路と、前記逓倍クロックと位相制御信号とを入力とし、その逓倍クロックの位相を前記位相制御信号に基づいて可変した再生クロックを出力するクロック位相可変器と、前記再生クロックと入力信号との位相差を検出する位相比較器と、該位相比較器からの位相比較出力を信号処理して前記位相制御信号および前記逓倍比制御信号、または、前記位相制御信号を生成するディジタルフィルタと、を備え、前記非整数逓倍回路は、前記入力信号のデータレートと前記逓倍クロックとの間の時間的に変動する周波数偏差が小さくなるように、前記逓倍比制御信号に応じて、前記非整数逓倍回路の逓倍比を非整数的に自動調整することを特徴とするクロック・データ再生回路。
- 前記ディジタルフィルタは、前記位相比較器から入力された位相比較出力を信号処理して得られる周波数偏差情報に基づいて、前記非整数逓倍回路の逓倍比を非整数的に調整することを特徴とする請求項１に記載のクロック・データ再生回路。
- 前記周波数偏差情報は、前記位相比較器からの位相比較出力であるＵＰ／ＤＯＷＮ信号の平均値から得られ、前記位相比較器からの位相比較出力は前記入力信号と前記逓倍クロックの周波数偏差に比例していることを特徴とする請求項２に記載のクロック・データ再生回路。
- 前記位相比較器は、前記再生クロックと入力信号との位相差を検出する位相比較器、又は前記再生クロックと入力信号との位相差及び周波数差を検出する位相周波数比較器のいずれかであることを特徴とする請求項１乃至３のいずれかに記載のクロック・データ再生回路。
- 前記逓倍クロックと入力信号とを入力とし、両者の周波数差を検出する周波数比較器をさらに備え、前記周波数比較器からの出力を用いて非整数逓倍回路の逓倍比を非整数的に調整することを特徴とする請求項１に記載のクロック・データ再生回路。
- 入力信号に同期するように再生クロックの位相を可変して最適な識別位相とするクロック・データ再生方法であって、前記入力信号と内部生成したクロックの位相とを比較することで得られた時間的に変動する周波数偏差に応じた逓倍比制御信号を生成し、前記逓倍比制御信号に基づいて、非整数逓倍回路が非整数逓倍された逓倍クロックを出力する第１の位相調整ステップと、前記入力信号と再生クロックの位相とを比較することで得られた位相差情報に基いて、前記入力信号と再生クロックとを一致させるように前記再生クロックの位相を可変する第２の位相調整ステップと、を有し、前記逓倍比制御信号に応じて、前記非整数逓倍回路の逓倍比を非整数的に自動調整することを特徴とするクロック・データ再生方法。
- 前記第１の位相調整ステップにおいて、位相比較器が前記入力信号と再生クロックとの位相差を検出した位相比較出力をディジタルフィルタに出力し、前記ディジタルフィルタは、前記位相比較出力から算出した周波数偏差情報及び逓倍比制御信号を生成し、前記逓倍比制御信号に基づいて前記非整数逓倍回路の逓倍比を非整数的に調整することを特徴とする請求項６に記載のクロック・データ再生方法。
- 前記第１の位相調整ステップにおいて、位相周波数比較器が前記入力信号と再生クロックとの位相差及び周波数差を検出した位相比較出力を前記ディジタルフィルタに出力し、前記ディジタルフィルタは前記位相比較出力の周波数差から算出した周波数偏差情報及び前記逓倍比制御信号を生成し、前記逓倍比制御信号に基づいて前記非整数逓倍回路の逓倍比を非整数的に調整することを特徴とする請求項６に記載のクロック・データ再生方法。
- 前記第１の位相調整ステップにおいて、周波数比較器が前記入力信号と逓倍クロックとを比較することによって得られた周波数偏差に応じた逓倍比制御情報を出力し、前記逓倍比制御情報に基づいて前記非整数逓倍回路の逓倍比を非整数的に調整することを特徴とする請求項６に記載のクロック・データ再生方法。
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