KR20150051484A

KR20150051484A - 주파수 체배기

Info

Publication number: KR20150051484A
Application number: KR1020130133003A
Authority: KR
Inventors: 하종찬
Original assignee: 현대오트론 주식회사
Priority date: 2013-11-04
Filing date: 2013-11-04
Publication date: 2015-05-13
Also published as: KR101568160B1

Abstract

주파수 체배기가 제공된다. 상기 주파수 체배기는 지연고정루프 및 지연고정루프와 접속되고, 제1 위상 보간기, 클럭 에지 결합기와, 듀티 사이클 검출기를 포함하는 듀티 사이클 보정 루프를 포함하고, 제1 위상 보간기는 지연고정루프로부터 한 쌍의 제1 클럭을 제공받고, 클럭 에지 결합기는 제1 위상 보간기 및 지연고정루프로부터 각각 위상이 보간된 한 쌍의 제2 클럭 및 한 쌍의 제3 클럭을 제공받아 제4 클럭을 출력하고, 듀티 사이클 검출기는, 클럭 에지 결합기로부터 제공받은 제4 클럭의 듀티 사이클을 보정하기 위한 제1 신호를 출력하고, 제4 클럭은 체배 주파수를 가진다.

Description

주파수 체배기{A FREQUENCY MULTIPLIER}

본 발명은 주파수 체배기에 관한 것이다.

위상 동기 루프(Phase-locked loop)나 지연 동기 루프(Delay-locked loop)는 고속 마이크로프로세서-메모리 인터페이스 및 고속 통신 시스템에서 클럭 신호의 스크와 지터를 줄이기 위해 광범위하게 사용되고 있다.

일반적으로, 지연 동기 루프는 전원 공급 잡음에 의한 위상 잡음이 전압 제어 지연 라인(Voltage controlled delay line)에 축적되지 않기 때문에 위상 동기 루프보다 지터가 낮고 주파수 안정도가 우수하며 디지털 회로로 구현되기 쉽다. 이러한 특성으로 인해 클럭의 동기화나 다중 위상 클럭 신호를 생성하는데 지연 동기 루프가 널리 사용된다.

한국등록특허 10-1012678 (공개일: 2010.08.12)

본 발명이 해결하려는 과제는, 위상 보간기와 듀티 사이클 검출기를 지연고정루프에 추가하여, 체배 주파수를 가진 클럭의 듀티 사이클을 보정할 수 있는 주파수 체배기를 제공하는 것이다.

본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

상기 과제를 해결하기 위한 본 발명의 주파수 체배기의 일 실시예는 지연고정루프 및 지연고정루프와 접속되고, 제1 위상 보간기, 클럭 에지 결합기와, 듀티 사이클 검출기를 포함하는 듀티 사이클 보정 루프를 포함하고, 제1 위상 보간기는 지연고정루프로부터 한 쌍의 제1 클럭을 제공받고, 클럭 에지 결합기는 제1 위상 보간기 및 지연고정루프로부터 각각 위상이 보간된 한 쌍의 제2 클럭 및 한 쌍의 제3 클럭을 제공받아 제4 클럭을 출력하고, 듀티 사이클 검출기는, 클럭 에지 결합기로부터 제공받은 제4 클럭의 듀티 사이클을 보정하기 위한 제1 신호를 출력하고, 제1 신호는 지연고정루프로 제공되고, 제4 클럭은 체배 주파수를 가진다.

상기 지연고정루프는 제어 로직, 제어 로직으로부터 제2 신호를 제공받는 위상 멀티플렉서 유닛, 제어 로직으로부터 제3 신호를 제공받는 제2 위상 보간기와, 외부로부터 제5 클럭을 제공받고, 제5 클럭을 지연시켜, 위상 멀티플렉서 유닛으로 복수의 제6 클럭을 제공하는 지연 라인을 포함하고, 위상 멀티플렉서 유닛은 복수의 제6 클럭을 제공받아 30˚ 위상차이를 가지는 한 쌍의 제1 클럭을 출력하는 제1 위상 멀티플렉서 및 복수의 제6 클럭을 제공받아 30˚ 위상차이를 가지고, 한 쌍의 제1 클럭과 다른 한 쌍의 제7 클럭을 출력하는 제2 위상 멀티플렉서를 포함할 수 있다.

상기 제1 위상 보간기는 제1 위상 멀티플렉서로부터 제공받은 한 쌍의 제1 클럭의 위상을 보간하여 한 쌍의 제2 클럭을 출력하고, 제2 위상 보간기는 제2 위상 멀티플렉서로부터 제공받은 한 쌍의 제7 클럭의 위상을 보간하여 한 쌍의 제3 클럭을 출력할 수 있다.

상기 지연고정루프는 제2 위상 보간기와 접속된 위상 검출기 및 위상 검출기와 접속된 디지털 필터를 더 포함하고, 위상 검출기는 제2 위상 보간기로부터 제공받은 한 쌍의 제7 클럭을 제5 클럭과 비교하여 제4 신호를 출력하고, 디지털 필터는 제4 신호를 위상 검출기로부터 제공받아 제어 로직으로 제공할 수 있다.

상기 디지털 필터는 외부로부터 제5 신호를 제공받고, 제5 신호는 지연고정루프의 동작을 제어할 수 있다.

상기 제어 로직은 제4 신호를 이용하여 제3 신호를 조절하고, 조절된 제3 신호는 제2 위상 보간기로 제공되어, 한 쌍의 제7 클럭의 위상을 2˚씩 보간할 수 있다.

상기 제어 로직은 제1 신호를 제공받아 제3 신호를 조절하고, 조절된 제3 신호는 제1 위상 보간기로 제공되어, 한 쌍의 제1 클럭의 위상을 2˚씩 보간할 수 있다.

상기 한 쌍의 제2 클럭은 180˚의 위상차이를 가지는 제8 클럭 및 제9 클럭을 포함하고, 한 쌍의 제3 클럭은 180˚의 위상차이를 가지는 제10 클럭 및 제11 클럭을 포함할 수 있다.

상기 제8 클럭이 제10 클럭과 90˚ 위상차이를 가지고, 제9 클럭이 제11클럭과 90˚ 위상차이를 가지도록 보간되는 경우, 제4 클럭의 듀티 사이클은 50%로 보정될 수 있다.

상기 제2 신호는 한 쌍의 제1 클럭 및 한 쌍의 제7 클럭의 위상을 30˚씩 변화시키고, 제3 신호는 한 쌍의 제1 클럭 및 한 쌍의 제7 클럭의 위상을 최대 28˚까지 변화시킬 수 있다.

상기 한 쌍의 제1 클럭은 30˚ 위상차이를 가지는 한 쌍의 제12 클럭 및 한 쌍의 제13 클럭을 포함하고, 제7 클럭은 30˚ 위상차이를 가지는 한 쌍의 제14 클럭 및 한 쌍의 제15 클럭을 포함하고, 한 쌍의 제12 클럭은 한 쌍의 제14 클럭과 90˚ 위상차이를 가지고, 한 쌍의 제13 클럭은 한 쌍의 제15 클럭과 90˚ 위상차이를 가질 수 있다.

한 쌍의 제12 클럭은 180˚ 위상차이를 가지는 제16 클럭 및 제17 클럭을 포함하고, 한 쌍의 제13 클럭은 180˚ 위상차이를 가지는 제18 클럭 및 제19 클럭을 포함하고, 한 쌍의 제14 클럭은 180˚ 위상차이를 가지는 제20 클럭 및 제21 클럭을 포함하고, 한 쌍의 제15 클럭은 180˚ 위상차이를 가지는 제22 클럭 및 제23 클럭을 포함할 수 있다.

본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

본 발명은 추가적인 듀티 사이클 보정 제어 루프를 사용하지 않고, 위상 보간기와 듀티 사이클 검출기를 추가하여, 체배 주파수를 가진 클럭의 듀티 사이클을 보정함으로써, 칩 면적 및 전력 소모를 줄일 수 있다는 특징이 있다.

도 1은 본 발명의 일 실시예에 따른 주파수 체배기를 설명하는 블록도이다.
도 2는 도 1의 듀티 사이클 검출기를 설명하기 위한 회로도이다.
도 3은 도 1의 주파수 체배기의 동작 방법을 설명한 순서도이다.
도 4는 도 2의 듀티 사이클 검출기의 에러 검출 방법을 설명한 개념도이다.
도 5는 도 1의 제9 클럭의 듀티 사이클 보정 방법을 설명한 개념도이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.

하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 접속 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.

비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.

다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.

이하에서, 도 1 및 도 2를 참조하여, 본 발명의 일 실시예에 따른 주파수 체배기에 대해 설명한다.

도 1은 본 발명의 일 실시예에 따른 주파수 체배기를 설명하는 블록도이다. 도 2는 도 1의 듀티 사이클 검출기를 설명하기 위한 회로도이다.

도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 주파수 체배기(1)는 지연고정루프(100) 및 듀티 사이클 보정 루프(200)를 포함할 수 있다.

지연고정루프(100)는 예를 들어, 지연 라인(110), 위상 멀티플렉서 유닛(phase multiplexer unit)(120), 제1 위상 보간기(phase interpolator)(140), 위상 검출기(phase detector)(150), 디지털 필터(digital filter)(160) 및 제어 로직(control logic)(170)을 포함할 수 있다.

지연 라인(110)은 외부로부터 제1 클럭(CLK1) 및 제1 클럭바(CLKB1)를 제공받을 수 있다. 여기에서 외부는 예를 들어, 사용자를 포함할 수 있으나, 이에 한정되는 것은 아니다.

구체적으로, 지연 라인(110)은 외부로부터 제공받은 제1 클럭(CLK1) 및 제1 클럭바(CLKB1)를 버퍼(buffer)를 이용하여 지연시킴으로써, 복수의 제2 클럭(CLK2)을 생성할 수 있다. 또한 생성된 복수의 제2 클럭(CLK2)을 위상 멀티플렉서 유닛(120)으로 제공할 수 있다.

복수의 제2 클럭(CLK2)은 예를 들어, 제1 클럭(CLK1)의 지연에 의해 발생한 클럭(a0~a5) 및 제1 클럭바(CLKB1)의 지연에 의해 발생한 클럭(b0~b5)을 포함할 수 있다.

제1 클럭(CLK1)의 지연에 의해 발생한 클럭(a0~a5)은 서로 30˚의 위상차이를 가지고, 제1 클럭바(CLKB1)의 지연에 의해 발생한 클럭(b0~b5) 역시 서로 30˚의 위상차이를 가질 수 있다. 또한 제1 클럭(CLK1)의 지연에 의해 발생한 클럭(a0~a5)은 제1 클럭바(CLKB1)의 지연에 의해 발생한 클럭(b0~b5)과 180˚의 위상차이를 가질 수 있다. 즉, 예를 들면, 제1 클럭(CLK1)의 지연에 의해 발생한 클럭(a0~a5)이 0˚~180˚라면, 제1 클럭바(CLKB1)의 지연에 의해 발생한 클럭(b0~b5)은 180˚~360˚가 될 수 있다.

위상 멀티플렉서 유닛(120)은 예를 들어, 제1 위상 멀티플렉서(125) 및 제2 위상 멀티플렉서(130)를 포함할 수 있다. 또한 위상 멀티플렉서 유닛(120)은 제어 로직(170)으로부터 제6 신호(SIG6)를 제공받을 수 있고, 제6 신호(SIG6)는 예를 들어, 제1 위상 멀티플렉서(125)로 제공되는 제6 신호(SIG6a) 및 제2 위상 멀티플렉서(130)로 제공되는 제6 신호(SIG6b)를 포함할 수 있다.

제1 위상 멀티플렉서(125)는 지연 라인(110)으로부터 복수의 제2 클럭(CLK2)을 제공받아, 30˚ 위상차이를 가지는 제3 클럭(CLK3) 및 제4 클럭(CLK4)을 출력할 수 있다. 또한 출력된 제3 클럭(CLK3) 및 제4 클럭(CLK4)을 제1 위상 보간기(140)로 제공할 수 있다.

구체적으로, 예를 들어, 제3 클럭(CLK3)은 제1 클럭(CLK1)의 지연에 의해 발생한 클럭(a0~a5) 중 한 개의 클럭(a0)과 제1 클럭바(CLKB1)의 지연에 의해 발생한 클럭(b0~b5) 중 한 개의 클럭(b0)을 포함할 수 있다. 여기에서, 제1 클럭(CLK1)의 지연에 의해 발생한 클럭(a0~a5) 중 한 개의 클럭(a0)과 제1 클럭바(CLKB1)의 지연에 의해 발생한 클럭(b0~b5) 중 한 개의 클럭(b0)은 차동 클럭(differential clock)이기에, 서로 180˚의 위상차이를 가질 수 있다.

마찬가지로, 예를 들어, 제4 클럭(CLK4)은 제1 클럭(CLK1)의 지연에 의해 발생한 클럭(a0~a5) 중 한 개의 클럭(a1)과 제1 클럭바(CLKB1)의 지연에 의해 발생한 클럭(b0~b5) 중 한 개의 클럭(b1)을 포함할 수 있고, 제1 클럭(CLK1)의 지연에 의해 발생한 클럭(a0~a5) 중 한 개의 클럭(a1)과 제1 클럭바(CLKB1)의 지연에 의해 발생한 클럭(b0~b5) 중 한 개의 클럭(b1)은 차동 클럭(differential clock)이기에, 서로 180˚의 위상차이를 가질 수 있다.

다만, 제3 클럭(CLK3)의 제1 클럭(CLK1)의 지연에 의해 발생한 클럭(a0~a5) 중 한 개의 클럭(a0)은 제4 클럭(CLK4)의 제1 클럭(CLK1)의 지연에 의해 발생한 클럭(a0~a5) 중 한 개의 클럭(a1)과 30˚ 위상차이를 가질 수 있다. 또한 제3 클럭(CLK3)의 제1 클럭바(CLKB1)의 지연에 의해 발생한 클럭(b0~b5) 중 한 개의 클럭(b0)은 제4 클럭(CLK4)의 제1 클럭바(CLKB1)의 지연에 의해 발생한 클럭(b0~b5) 중 한 개의 클럭(b1)과 30˚ 위상차이를 가질 수 있다.

또한 제1 위상 멀티플렉서(125)는 제어 로직(170)으로부터 제6 신호(SIG6a)를 제공받을 수 있다. 제6 신호(SIG6a)는 제1 위상 멀티플렉서(125)에서 생성된 제3 클럭(CLK3) 및 제4 클럭(CLK4)을 각각 30˚씩 위상 이동시켜주는 역할을 수행할 수 있다. 이와 관련된 구체적인 설명은 후술하도록 한다.

제2 위상 멀티플렉서(130)는 지연 라인(110)으로부터 복수의 제2 클럭(CLK2)을 제공받아, 30˚ 위상차이를 가지는 제5 클럭(CLK5) 및 제6 클럭(CLK6)을 출력할 수 있다. 또한 출력된 제5 클럭(CLK5) 및 제6 클럭(CLK6)을 제2 위상 보간기(210)로 제공할 수 있다.

구체적으로, 예를 들어, 제5 클럭(CLK5)은 제1 클럭(CLK1)의 지연에 의해 발생한 클럭(a0~a5) 중 한 개의 클럭(a3)과 제1 클럭바(CLKB1)의 지연에 의해 발생한 클럭(b0~b5) 중 한 개의 클럭(b3)을 포함할 수 있다. 여기에서, 제1 클럭(CLK1)의 지연에 의해 발생한 클럭(a0~a5) 중 한 개의 클럭(a3)과 제1 클럭바(CLKB1)의 지연에 의해 발생한 클럭(b0~b5) 중 한 개의 클럭(b3)은 차동 클럭(differential clock)이기에, 서로 180˚의 위상차이를 가질 수 있다.

마찬가지로, 예를 들어, 제6 클럭(CLK6)은 제1 클럭(CLK1)의 지연에 의해 발생한 클럭(a0~a5) 중 한 개의 클럭(a4)과 제1 클럭바(CLKB1)의 지연에 의해 발생한 클럭(b0~b5) 중 한 개의 클럭(b4)을 포함할 수 있고, 제1 클럭(CLK1)의 지연에 의해 발생한 클럭(a0~a5) 중 한 개의 클럭(a4)과 제1 클럭바(CLKB1)의 지연에 의해 발생한 클럭(b0~b5) 중 한 개의 클럭(b4)은 차동 클럭(differential clock)이기에, 서로 180˚의 위상차이를 가질 수 있다.

다만, 제5 클럭(CLK5)의 제1 클럭(CLK1)의 지연에 의해 발생한 클럭(a0~a5) 중 한 개의 클럭(a3)은 제6 클럭(CLK6)의 제1 클럭(CLK1)의 지연에 의해 발생한 클럭(a0~a5) 중 한 개의 클럭(a4)과 30˚ 위상차이를 가질 수 있다. 또한 제5 클럭(CLK5)의 제1 클럭바(CLKB1)의 지연에 의해 발생한 클럭(b0~b5) 중 한 개의 클럭(b3)은 제6 클럭(CLK6)의 제1 클럭바(CLKB1)의 지연에 의해 발생한 클럭(b0~b5) 중 한 개의 클럭(b4)과 30˚ 위상차이를 가질 수 있다.

또한 제2 위상 멀티플렉서(130)는 제어 로직(170)으로부터 제6 신호(SIG6b)를 제공받을 수 있다. 제6 신호(SIG6b)는 제2 위상 멀티플렉서(130)에서 생성된 제5 클럭(CLK5) 및 제6 클럭(CLK6)을 각각 30˚씩 위상 이동시켜주는 역할을 수행할 수 있다. 이와 관련된 구체적인 설명은 후술하도록 한다.

앞서 설명한 제3 클럭(CLK3)은 제5 클럭(CLK5)과 90˚ 위상차이를 가질 수 있고, 제4 클럭(CLK4)은 제6 클럭(CLK6)과 90˚ 위상차이를 가질 수 있다. 즉, 예를 들어, 제1 클럭(CLK1)의 지연에 의해 발생한 클럭(a0~a5)만을 기준으로 설명했을 때, 제3 클럭(CLK3)이 0˚이면, 제5 클럭(CLK5)은 90˚이고, 제4 클럭(CLK4)이 30˚이면 제6 클럭(CLK6)은 120˚가 될 수 있다.

제1 위상 보간기(140)는 제1 위상 멀티플렉서(125)로부터 제공받은 제3 클럭(CLK3) 및 제4 클럭(CLK4)의 위상을 보간하여 제7 클럭(CLK7)을 출력할 수 있다.

구체적으로, 제1 위상 보간기(140)는 제3 클럭(CLK3) 및 제4 클럭(CLK4)의 위상을 2˚씩 보간할 수 있다. 즉, 제어 로직(170)으로부터 제5 신호(SIG5a)를 제공받으면, 제3 클럭(CLK3) 및 제4 클럭(CLK4)의 위상을 2˚씩 보간한다. 이 때 제1 위상 보간기(140)는 제1 클럭(CLK1)과 제7 클럭(CLK7)의 위상이 일치할 때까지 제3 클럭(CLK3) 및 제4 클럭(CLK4)의 위상을 2˚씩 보간할 수 있다. 또한, 제5 신호(SIG5)는 제1 위상 보간기(140)로 제공되는 제5 신호(SIG5a)와 제2 위상 보간기(210)로 제공되는 제5 신호(SIG5b)를 포함할 수 있다.

제7 클럭(CLK7)의 최종 위상은 제7 클럭(CLK7)과 제1 클럭(CLK1)의 위상이 일치할 때 결정될 수 있다. 예를 들어, 제1 클럭(CLK1)과 제7 클럭(CLK7)의 위상이 일치할 때, 위상이 보간된 제3 클럭(CLK3)이 2˚와 182˚를 가지고, 제4 클럭(CLK4)이 32˚와 212˚를 가지고 있다면, 제7 클럭(CLK7)은 제3 클럭(CLK3)과 제4 클럭(CLK4)의 중간 값인 17˚와 197˚를 가질 수 있다.

위상 검출기(150)는 제1 위상 보간기(140)와 접속될 수 있다.

구체적으로, 위상 검출기(150)는 제1 위상 보간기(140)로부터 제공받은 제7 클럭(CLK7)을 제1 클럭(CLK1)과 비교하여 제1 신호(SIG1)를 출력할 수 있다.

제7 클럭(CLK7)은 앞서 설명한 것과 같이, 2개의 위상을 가질 수 있지만, 위상 검출기(150)에서 제1 클럭(CLK1)과 비교시에는 1개의 위상으로 합성되어 비교될 수 있다. 또한 제1 클럭(CLK1)과 제7 클럭(CLK7)을 비교했을 때, 위상이 서로 일치하지 않는다면, 위상 검출기(150)는 제1 신호(SIG1)를 출력하여, 제1 신호(SIG1)를 디지털 필터(160)로 제공할 수 있다. 여기에서 제1 신호(SIG1)는 디지털 필터(160)로 제공된 후 제어 로직(170)을 통해 제1 위상 보간기(140)로 제공되어, 제3 클럭(CLK3) 및 제4 클럭(CLK4)의 위상을 2˚씩 증감시킬 수 있다.

물론 제1 클럭(CLK1)과 제7 클럭(CLK7)의 위상이 서로 일치한다면, 위상 검출기(150)에서는 제1 신호(SIG1)를 출력하지 않을 수 있다.

디지털 필터(160)는 위상 검출기(150)와 접속될 수 있다.

구체적으로, 디지털 필터(160)는 제1 신호(SIG1)를 위상 검출기(150)로부터 제공받아 제어 로직(170)으로 제공할 수 있다. 또한 디지털 필터(160)는 외부로부터 지연고정루프(100)의 동작을 제어하는 제4 신호(SIG4)를 제공받을 수 있다. 여기에서, 제4 신호(SIG4)는 지연고정루프(100)의 충분한 대역폭을 확보하기 위해 제공되는 신호로, 지연고정루프(100)의 동작을 제어할 수 있고, 외부는 예를 들어, 사용자를 포함할 수 있으나, 이에 한정되는 것은 아니다.

디지털 필터(160)는 제1 신호(SIG1) 외에도 제8 신호(SIG8)를 제공받을 수 있으며, 제8 신호(SIG8)는 듀티 사이클 검출기(duty cycle detector)(230)로부터 제공받을 수 있다. 또한 디지털 필터(160)는 제공받은 제8 신호(SIG8)를 제어 로직(170)으로 제공할 수 있다.

제8 신호(SIG8)는 제9 클럭(CLK9) 및 제9 클럭바(CLKB9)의 듀티 사이클을 보정하기 위해 듀티 사이클 검출기(230)에서 생성되는 신호로 구체적인 설명은 후술하도록 한다. 본 발명에서 제9 클럭바(CLKB9)는 제9 클럭(CLK9)과 그 생성방법 및 위상의 보정방법이 거의 동일한바, 제9 클럭(CLK9)을 중심으로 설명하도록 한다. 따라서, 이하부터는, 제9 클럭(CLK9)을 예로 들어, 설명하도록 한다.

제어 로직(170)은 디지털 필터(160)로부터 제2 신호(SIG2) 및 제3 신호(SIG3)를 제공받을 수 있다. 또한 제어 로직(170)은 제1 위상 멀티플렉서(125) 및 제2 위상 멀티플렉서(130)로 제6 신호(SIG6)를 제공하고, 제1 위상 보간기(140) 및 제2 위상 보간기(210)로 제5 신호(SIG5)를 제공할 수 있다.

구체적으로, 제어 로직(170)이 제공받는 제2 신호(SIG2)는 제1 위상 보간기(140) 및 제2 위상 보간기(210)로 제공되는 제5 신호(SIG5)를 조절하기 위한 신호이고, 제3 신호(SIG3)는 제1 위상 멀티플렉서(125) 및 제2 위상 멀티플렉서(130)로 제공되는 제6 신호(SIG6)를 조절하기 위한 신호이다. 또한 제어 로직(170)이 제공하는 제5 신호(SIG5) 및 제6 신호(SIG6) 중 제1 위상 멀티플렉서(125) 및 제1 위상 보간기(140)로 제공되는 제5 신호(SIG5a) 및 제6 신호(SIG6a)는 제1 클럭(CLK1)의 위상이 제7 클럭(CLK7)의 위상과 일치할 때까지 제공되고, 제1 클럭(CLK1)의 위상과 제7 클럭(CLK7)의 위상이 일치하면, 후술하는 듀티 사이클 검출기(230)의 래치(latch)(235)에 저장될 수 있다.

듀티 사이클 보정 루프(200)는 예를 들어, 제2 위상 보간기(210), 클럭 에지 결합기(clock edge combiner)(220) 및 듀티 사이클 검출기(230)를 포함할 수 있다.

제2 위상 보간기(210)는 제2 위상 멀티플렉서(130)로부터 제공받은 제5 클럭(CLK5) 및 제6 클럭(CLK6)의 위상을 보간하여 제8 클럭(CLK8)을 출력할 수 있다.

구체적으로, 제2 위상 보간기(210)는 제5 클럭(CLK5) 및 제6 클럭(CLK6)의 위상을 2˚씩 보간할 수 있다. 즉, 제어 로직(170)으로부터 제5 신호(SIG5b)를 제공받으면, 제5 클럭(CLK5) 및 제6 클럭(CLK6)의 위상을 2˚씩 보간한다. 이 때 제2 위상 보간기(210)는 제9 클럭(CLK9)의 듀티 사이클이 50%가 될 때까지 제5 클럭(CLK5) 및 제6 클럭(CLK6)의 위상을 2˚씩 보간할 수 있다. 또한 듀티 사이클 보정 루프(200)의 제2 위상 보간기(210)는 제7 클럭(CLK7)의 위상이 제1 클럭(CLK1)의 위상과 일치하여, 제7 클럭(CLK7)의 값이 락(lock)이 된 후부터 동작할 수 있다. 즉, 제7 클럭(CLK7)의 값이 락이 된 후에 제2 위상 보간기(210)에 의해 제8 클럭(CLK8)의 값이 보정될 수 있다.

여기에서, 제8 클럭(CLK8)의 최종 위상은 제9 클럭(CLK9)의 듀티 사이클이 50%가 될 때 결정될 수 있다. 즉, 제8 클럭(CLK8)의 최종 위상은 제9 클럭(CLK9)의 듀티 사이클이 50%가 될 때까지 제2 위상 멀티플렉서(130) 및 제2 위상 보간기(210)에 의해 조절될 수 있다. 또한 제8 클럭(CLK8)은 제7 클럭(CLK7)과 같이, 180˚ 위상차이를 가지는 한 쌍의 클럭을 포함할 수 있고, 제8 클럭(CLK8)의 최종 위상은 제7 클럭(CLK7)과 90˚ 위상차이를 가질 수 있다. 예를 들어, 제7 클럭(CLK7)이 0˚와 180˚의 위상을 가지는 한 쌍의 클럭을 가지고 있다면, 제8 클럭(CLK8)은 90˚와 270˚의 위상을 가지는 한 쌍의 클럭을 가질 수 있다. 이와 관련된 구체적인 설명은 후술하도록 한다.

클럭 에지 결합기(220)는 제1 위상 보간기(140)로부터 제7 클럭(CLK7)을 제공받고, 제2 위상 보간기(210)로부터 제8 클럭(CLK8)을 제공받을 수 있다.

구체적으로, 클럭 에지 결합기(220)는 제7 클럭(CLK7) 및 제8 클럭(CLK8)을 이용하여, 제1 클럭(CLK1)의 체배 주파수(예를 들어, 2배의 주파수)를 가지는 제9 클럭(CLK9)을 출력할 수 있다.

도 2를 참조하면, 듀티 사이클 검출기(230)는 클럭 에지 결합기(220)로부터 제9 클럭(CLK9)을 제공받을 수 있다.

구체적으로, 듀티 사이클 검출기(230)는 듀티 사이클 검출기(230)를 활성화시키는 제7 신호(SIG7) 및 클럭 에지 결합기(220)로부터 제공받은 제9 클럭(CLK9) 및 제9 클럭바(CLKB9)를 분석하여, 제8 신호(SIG8)를 출력할 수 있다. 즉, 듀티 사이클 검출기(230)는 제9 클럭(CLK9) 및 제9 클럭바(CLKB9) 의 듀티 사이클을 분석하여, 위상 증가 신호(INC) 및 위상 감소 신호(DEC)의 상태를 결정하고, 결정된 위상 증가 신호(INC) 및 위상 감소 신호(DEC)의 상태를 래치(235)에 저장한 후, 래치(235)에 저장된 위상 증가 신호(INC) 및 위상 감소 신호(DEC)를 기반으로 제8 신호(SIG8)를 출력할 수 있다.

제8 신호(SIG8)는 제9 클럭(CLK9)이 50%의 듀티 사이클을 가질 수 있도록 보정하는 역할을 수행하는 신호로써, 디지털 필터(160)로 제공될 수 있다. 즉, 제8 신호(SIG8)는 제8 클럭(CLK8)이 제7 클럭(CLK7)과 90˚의 위상차이를 가질 수 있도록 제8 클럭(CLK8)을 보간하는 신호를 포함할 수 있다. 또한 제8 신호(SIG8)는 한 쌍의 신호를 포함하는바, 각각의 신호는 UP신호를 의미하는 제8 신호(SIG8a)와 DOWN신호를 의미하는 제8 신호(SIG8b)를 포함할 수 있고, 이에 대한 구체적인 설명은 후술하도록 한다.

본 발명의 일 실시예에 따른 주파수 체배기(1)는 추가적인 듀티 사이클 보정 제어 루프를 사용하지 않고, 제2 위상 보간기(210)와 듀티 사이클 검출기(230)를 추가하여, 체배 주파수를 가진 제9 클럭(CLK9)의 듀티 사이클을 보정함으로써, 칩 면적 및 전력 소모를 줄일 수 있다는 특징이 있다. 또한 제9 클럭(CLK9) 뿐만 아니라 제9 클럭바(CLKB9)의 듀티 사이클도 보정할 수 있기에, 차동 클럭의 듀티 사이클 에러를 보정할 수 있다는 특징도 있다.

이하에서, 도 3 내지 도 5를 참조하여, 본 발명의 일 실시예에 따른 주파수 체배기의 동작 방법에 대해 설명한다.

도 3은 도 1의 주파수 체배기의 동작 방법을 설명한 순서도이다. 도 4는 도 2의 듀티 사이클 검출기의 에러 검출 방법을 설명한 개념도이다. 도 5는 도 1의 제9 클럭의 듀티 사이클 보정 방법을 설명한 개념도이다.

도 1 및 도 3을 참조하면, 먼저 지연고정루프(100)의 동작이 시작한다(S300).

구체적으로, 지연고정루프(100)의 지연 라인(110)으로 제1 클럭(CLK1) 및 제1 클럭바(CLKB1)가 외부에서 제공됨으로써, 지연고정루프(100)의 동작이 시작할 수 있다. 지연 라인(110)은 외부로부터 제공받은 제1 클럭(CLK1) 및 제1 클럭바(CLKB1)를 버퍼(buffer)를 이용하여 지연시킴으로써, 복수의 제2 클럭(CLK2)을 생성할 수 있다.

제1 위상 멀티플렉서(125) 및 제2 위상 멀티플렉서(130)로 복수의 제2 클럭(CLK2)을 제공한다(S310).

구체적으로, 제1 위상 멀티플렉서(125) 및 제2 위상 멀티플렉서(130)로 제공되는 복수의 제2 클럭(CLK2)은 제1 클럭(CLK1)의 지연에 의해 발생한 클럭(a0~a5) 및 제1 클럭바(CLKB1)의 지연에 의해 발생한 클럭(b0~b5)을 포함할 수 있다.

제1 위상 멀티플렉서(125)는 지연 라인(110)으로부터 복수의 제2 클럭(CLK2)을 제공받아, 30˚ 위상차이를 가지는 제3 클럭(CLK3) 및 제4 클럭(CLK4)을 출력할 수 있고, 제2 위상 멀티플렉서(130)는 지연 라인(110)으로부터 복수의 제2 클럭(CLK2)을 제공받아, 30˚ 위상차이를 가지는 제5 클럭(CLK5) 및 제6 클럭(CLK6)을 출력할 수 있다. 제3 클럭(CLK3) 내지 제6 클럭(CLK6)에 대한 구체적인 설명은 앞서 설명한바, 생략하도록 한다.

제1 위상 보간기(140)로 제3 및 제4 클럭(CLK3, CLK4)을 제공하고, 제2 위상 보간기(210)로 제5 및 제6 클럭(CLK5, CLK6)을 제공한다(S320).

구체적으로, 제1 위상 보간기(140)는 제1 위상 멀티플렉서(125)로부터 제3 클럭(CLK3) 및 제4 클럭(CLK4)을 제공받을 수 있고, 제2 위상 보간기(210)는 제2 위상 멀티플렉서(130)로부터 제5 클럭(CLK5) 및 제6 클럭(CLK6)을 제공받을 수 있다. 제1 및 제2 위상 보간기(210)는 각각 제공받은 클럭의 위상을 2˚씩 보간할 수 있다. 다만, 제2 위상 보간기(210)는 제1 위상 보간기(140)와 동시에 동작하는 것이 아니라, 추후 제9 클럭(CLK9)의 듀티 사이클을 보정할 때 동작하게 된다.

또한 제1 위상 보간기(140)는 제3 클럭(CLK3) 및 제4 클럭(CLK4)의 위상을 2˚씩 보간하여 제7 클럭(CLK7)을 출력할 수 있고, 출력된 제7 클럭(CLK7)은 위상 검출기(150)로 제공될 수 있다.

여기에서 제7 클럭(CLK7)의 위상은 예를 들어, 위상이 보간된 제3 클럭(CLK3)이 2˚와 182˚를 가지고, 제4 클럭(CLK4)이 32˚와 212˚를 가지고 있다면, 제7 클럭(CLK7)은 제3 클럭(CLK3)과 제4 클럭(CLK4)의 중간 값인 17˚와 197˚를 가질 수 있다.

제1 클럭(CLK1)과 제7 클럭(CLK7)을 비교한다(S330).

구체적으로, 위상 검출기(150)는 제공된 제7 클럭(CLK7)의 위상을 제1 클럭(CLK1)의 위상과 비교하여, 서로 일치하는지 여부를 판단할 수 있다(S335). 여기에서 제1 클럭(CLK1)과 제7 클럭(CLK7)의 비교시에는, 앞서 설명한 것과 같이 제1 클럭(CLK1)의 위상이 하나만 존재하기 때문에 제7 클럭(CLK7)의 위상은 1개의 위상으로 합성되어 비교될 수 있다.

만약 제1 클럭(CLK1)과 제7 클럭(CLK7)의 위상이 일치하지 않는다면, 위상 검출기(150)는 제1 신호(SIG1)를 출력하여, 제1 신호(SIG1)를 디지털 필터(160)로 제공할 수 있다. 여기에서 제1 신호(SIG1)는 디지털 필터(160)로 제공된 후 제어 로직(170)을 통해 제1 위상 보간기(140)로 제공되어, 제3 클럭(CLK3) 및 제4 클럭(CLK4)의 위상을 2˚씩 증감시킬 수 있다. 구체적으로, 디지털 필터(160)로 제공된 제1 신호(SIG1)는 제1 위상 보간기(140)와 관련된 제2 신호(SIG2)를 생성하는데 이용되고, 제어 로직(170)으로 제공된 제2 신호(SIG2)는 제1 위상 보간기(140)로 제공되는 제5 신호(SIG5a)를 조절하는데 이용될 수 있다. 즉, 제1 신호(SIG1)는 결과적으로 제1 위상 보간기(140)로 제공되는 제5 신호(SIG5a)를 제어하는데 이용될 수 있다.

제3 클럭(CLK3) 및 제4 클럭(CLK4)의 위상을 보간한다(S340).

구체적으로, 제1 위상 보간기(140)로 제공되는 제5 신호(SIG5a)에 의해 제3 클럭(CLK3) 및 제4 클럭(CLK4)의 위상이 2˚씩 증가 또는 감소시킬 수 있다. 제1 위상 보간기(140) 뿐만 아니라 제2 위상 보간기(210)에서 보간할 수 있는 위상의 최대, 최소치는 +28˚, -28˚에 해당할 수 있다. 즉, 제5 신호(SIG5a)는 0~14까지의 값을 가지고, 1 또는 13일 때 제3 클럭(CLK3) 및 제4 클럭(CLK4)의 위상을 +28˚, -28˚만큼 보간할 수 있다.

만약 제5 신호(SIG5a)가 0 또는 14의 값을 가진다면(S345), 제어 로직(170)은 제1 위상 멀티플렉서(125)로 제6 신호(SIG6a)를 제공하여, 제3 클럭(CLK3) 및 제4 클럭(CLK4)의 위상을 30˚만큼 이동시킬 수 있다(S350). 여기에서 제6 신호(SIG6a)는 디지털 필터(160)로부터 제공받은 제3 신호(SIG3)를 이용하여 생성된 신호이다. 이때, 제어 로직(170)은 제2 위상 멀티플렉서(130)에도 제6 신호(SIG6b)를 제공하여, 제5 클럭(CLK5) 및 제6 클럭(CLK6)의 위상을 30˚만큼 이동시킬 수 있다. 제2 위상 멀티플렉서(130)에도 제6 신호(SIG6b)를 제공하는 이유는, 제5 클럭(CLK5) 및 제6 클럭(CLK6)이 각각 제3 클럭(CLK3) 및 제4 클럭(CLK4)과 90˚의 위상차이를 유지할 수 있도록 하기 위해서이다.

제3 클럭(CLK3) 및 제4 클럭(CLK4)의 위상을 30˚만큼 이동시킨 후 다시 제1 클럭(CLK1)과 제7 클럭(CLK7)의 위상 비교 단계(S335)로 돌아가서 제1 클럭(CLK1)과 제7 클럭(CLK7)의 위상을 비교하게 된다.

물론, 만약 제5 신호(SIG5a)가 0 또는 14의 값을 가지지 않는다면, 제3 클럭(CLK3) 및 제4 클럭(CLK4)의 위상을 30˚만큼 이동시키는 과정 없이, 제1 클럭(CLK1)과 제7 클럭(CLK7)의 비교단계(S335)로 돌아가서, 제1 클럭(CLK1)과 제7 클럭(CLK7)의 위상을 비교하게 된다.

제1 클럭(CLK1)과 제7 클럭(CLK7)의 위상이 일치한다면, 일치하는 당시의 제5 신호(SIG5a) 및 제6 신호(SIG6a)를 듀티 사이클 검출기(230)의 래치(235)에 저장하고, 지연고정루프(100)를 락한다(S355).

구체적으로, 지연고정루프(100)를 락하고, 제1 클럭(CLK1)과 제7 클럭(CLK7)의 위상이 일치할 때의 제5 신호(SIG5a) 및 제6 신호(SIG6a)를 래치(235)에 저장함으로써, 클럭 에지 결합기(220)로 제공되는 제7 클럭(CLK7)의 위상을 확정할 수 있다.

확정된 제7 클럭(CLK7)은 클럭 에지 결합기(220)로 제공되고, 제5 클럭(CLK5) 및 제6 클럭(CLK6)은 제2 위상 보간기(210)를 통해 제8 클럭(CLK8)으로 출력되어, 클럭 에지 결합기(220)로 제공될 수 있다.

여기에서, 제8 클럭(CLK8)의 경우, 지연고정루프(100)가 락이 되기 전에는 제2 위상 보간기(210)가 락이 된 상태이기에, 위상이 보간되지 않은 상태로 클럭 에지 결합기(220)로 제공될 수 있다.

제9 클럭(CLK9)을 생성한다(S360).

구체적으로, 클럭 에지 결합기(220)는 제7 클럭(CLK7) 및 제8 클럭(CLK8)을 이용하여, 제1 클럭(CLK1)의 체배 주파수(예를 들어, 2배의 주파수)를 가지는 제9 클럭(CLK9) 및 제9 클럭바(CLKB9)를 출력할 수 있다. 또한 생성된 제9 클럭(CLK9) 및 제9 클럭바(CLKB9)의 듀티 사이클을 보정하기 위해 제9 클럭(CLK9) 및 제9 클럭바(CLKB9)를 듀티 사이클 검출기(230)로 제공할 수 있다. 본 발명에서 제9 클럭바(CLKB9)는 제9 클럭(CLK9)과 그 생성방법 및 위상의 보정방법이 거의 동일한바, 제9 클럭(CLK9)을 중심으로 설명하도록 한다. 따라서, 이하부터는, 제9 클럭(CLK9)을 예로 들어, 설명하도록 한다.

듀티 사이클 검출기(230)의 동작이 시작한다(S370).

구체적으로, 듀티 사이클 검출기(230)로 제9 클럭(CLK9)이 제공되면, 외부로부터 제7 신호(SIG7)가 듀티 사이클 검출기(230)로 제공되어, 듀티 사이클 검출기(230)가 활성화될 수 있다.

도 1 및 도 4를 참조하면, 체배 주파수를 가지는 제9 클럭(CLK9)의 1/64 분주의 주기를 가지는 제7 신호(SIG7)는 제9 클럭(CLK9)의 듀티 사이클의 평가(evaluation) 기간 및 프리차지(precharge) 기간을 제어할 수 있다. 여기에서 평가 기간은 듀티 사이클 검출기(230)가 제9 클럭(CLK9)의 듀티 사이클이 50%의 듀티 사이클을 가지는지 평가하는 기간을 의미한다.

듀티 사이클 검출기(230)의 위상 증가 신호(INC) 및 위상 감소 신호(DEC)는 래치(235)의 로직 문턱 전압(VLT)으로 감소되다가 제9 클럭(CLK9) 및 제9 클럭바(CLKB9)의 연속적인 듀티 사이클의 분석 결과에 의해 하이 레벨(high level) 또는 로우 레벨(low level)로 천이될 수 있다. 도 4에서, 위상 증가 신호(INC)는 평가 기간이 끝날 때 로우 레벨로 천이되고, 위상 감소 신호(DEC)는 평가 기간이 끝날 때 하이 레벨로 천이되는 것이 도시되어 있다. 래치(235)는 평가 기간이 끝날 때의 위상 증가 신호(INC) 및 위상 감소 신호(DEC) 상태를 홀드하는바, 이 경우에는 위상 감소 신호(DEC)가 하이 레벨이기에 결과적으로, 제2 위상 보간기(210)가 제5 클럭(CLK5) 및 제6 클럭(CLK6)의 위상을 2˚만큼 감소시킨다는 것을 알 수 있다. 프리차지 기간 동안에는 제9 클럭(CLK9) 및 제9 클럭바(CLKB9)가 입력되더라도 듀티 사이클 검출기(230)의 출력에는 변화가 없는바, 위상 증가 신호(INC) 및 위상 감소 신호(DEC)를 하이레벨로 유지시킬 수 있다. 또한 위상 증가 신호(INC)는 UP 신호에 해당하는 제8 신호(SIG8a)의 상태를 결정하고, 위상 감소 신호(DEC)는 DOWN 신호에 해당하는 제8 신호(SIG8b)의 상태를 결정할 수 있다. 또한 위상 증가 신호(INC) 및 위상 감소 신호(DEC)에 의해 결정된 제8 신호(SIG8)는 디지털 필터(160)로 제공되고, 결과적으로 제2 위상 보간기(210)의 위상 보간 동작에 영향을 주게 되는 것이다.

다시 도 1 및 도 3을 참조하면, 제9 클럭(CLK9)의 듀티 사이클이 50%인지를 확인한다(S375).

구체적으로, 제9 클럭(CLK9)의 듀티 사이클이 50%인 경우, 듀티 사이클 검출기(230)의 동작은 종료된다(S395). 여기에서, 제9 클럭(CLK9)의 듀티 사이클이 50%라는 것은 예를 들어, 제7 클럭(CLK7)이 0˚와 180˚의 위상을 가지는 한 쌍의 클럭을 가지고 있다면, 제8 클럭(CLK8)은 90˚와 270˚의 위상을 가지는 한 쌍의 클럭을 가지게 된다는 것을 의미할 수 있다.

만약, 제9 클럭(CLK9)의 듀티 사이클이 50%가 아닌 경우에는, 듀티 사이클 검출기(230)가 앞서 설명한 프로세스에 따라 제8 신호(SIG8)를 생성하여 디지털 필터(160)로 제공할 수 있다.

디지털 필터(160)로 제공된 제8 신호(SIG8)에 의해 제2 위상 보간기(210)와 관련된 제2 신호(SIG2)가 생성될 수 있다. 또한 제어 로직(170)으로 제공된 제2 신호(SIG2)는 제2 위상 보간기(210)로 제공되는 제5 신호(SIG5b)를 조절하는데 이용될 수 있다. 즉, 제8 신호(SIG8)는 결과적으로 제2 위상 보간기(210)로 제공되는 제5 신호(SIG5b)를 제어하는데 이용될 수 있다.

제5 클럭(CLK5) 및 제6 클럭의 위상을 보간한다(S380).

구체적으로, 제2 위상 보간기(210)로 제공되는 제5 신호(SIG5b)에 의해 제5 클럭(CLK5) 및 제6 클럭(CLK6)의 위상이 2˚씩 증가 또는 감소시킬 수 있다. 앞서 설명한 것과 같이, 제5 신호(SIG5b)는 0~14까지의 값을 가지고, 1 또는 13일 때 제5 클럭(CLK5) 및 제6 클럭(CLK6)의 위상을 +28˚, -28˚만큼 보간할 수 있다.

도 5를 참조하면, 제2 위상 보간기(210)에 의해 위상이 보간되어 출력된 제8 클럭(CLK8)을 확인할 수 있다. 도 5의 경우, 하나의 제8 클럭(CLK8a)은 위상이 증가되고, 다른 하나의 제8 클럭(CLK8b)은 위상이 감소되어, 결과적으로, 제9 클럭(CLK9)의 듀티 사이클이 60%에서 50%로 보정된 것을 확인할 수 있다. 이때 제7 클럭(CLK7)은 락이 되어 있기에, 변화가 없다는 것을 확인할 수 있다.

만약 제5 신호(SIG5b)가 0 또는 14의 값을 가진다면(S385), 제어 로직(170)은 제2 위상 멀티플렉서(130)로 제6 신호(SIG6b)를 제공하여, 제5 클럭(CLK5) 및 제6 클럭(CLK6)의 위상을 30˚만큼 이동시킬 수 있다(S390). 여기에서 제6 신호(SIG6b)는 디지털 필터(160)로부터 제공받은 제3 신호(SIG3)를 이용하여 생성한 신호이다. 이때, 제어 로직(170)은 제1 위상 멀티플렉서(125)에는 제6 신호(SIG6a)를 제공하지 않는바, 이는 제1 위상 멀티플렉서(125)로 제공된 제6 신호(SIG6a)는 락이 되어있기 때문이다.

제5 클럭(CLK5) 및 제6 클럭(CLK6)의 위상을 30˚만큼 이동시킨 후 다시 제9 클럭(CLK9)의 듀티 사이클이 50%인지를 확인하는 단계(S375)로 돌아가서, 제9 클럭(CLK9)의 듀티 사이클을 확인한다.

물론, 만약 제5 신호(SIG5b)가 0 또는 14의 값을 가지지 않는다면, 제5 클럭(CLK5) 및 제6 클럭(CLK6)의 위상을 30˚만큼 이동시키는 과정 없이, 제9 클럭(CLK9)의 듀티 사이클이 50%인지를 확인하는 단계(S375)로 돌아가서, 제9 클럭(CLK9)의 듀티 사이클을 확인하게 된다.

제9 클럭(CLK9)의 듀티 사이클이 50%인 경우, 듀티 사이클 검출기(230)의 동작은 종료한다(S395).

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

100: 지연고정루프 110: 지연 라인
125: 제1 위상 멀티플렉서 130: 제2 위상 멀티플렉서
140: 제1 위상 보간기 150: 위상 검출기
160: 디지털 필터 170: 제어 로직
200: 듀티 사이클 보정 루프 210: 제2 위상 보간기
220: 클럭 에지 결합기 230: 듀티 사이클 검출기

Claims

지연고정루프; 및
상기 지연고정루프와 접속되고, 제1 위상 보간기, 클럭 에지 결합기와, 듀티 사이클 검출기를 포함하는 듀티 사이클 보정 루프를 포함하고,
상기 제1 위상 보간기는 상기 지연고정루프로부터 한 쌍의 제1 클럭을 제공받고,
상기 클럭 에지 결합기는 상기 제1 위상 보간기 및 상기 지연고정루프로부터 각각 위상이 보간된 한 쌍의 제2 클럭 및 한 쌍의 제3 클럭을 제공받아 제4 클럭을 출력하고,
상기 듀티 사이클 검출기는, 상기 클럭 에지 결합기로부터 제공받은 상기 제4 클럭의 듀티 사이클을 보정하기 위한 제1 신호를 출력하고,
상기 제1 신호는 상기 지연고정루프로 제공되고,
상기 제4 클럭은 체배 주파수를 가지는 주파수 체배기.
제 1항에 있어서,
상기 지연고정루프는 제어 로직, 상기 제어 로직으로부터 제2 신호를 제공받는 위상 멀티플렉서 유닛, 상기 제어 로직으로부터 제3 신호를 제공받는 제2 위상 보간기와, 외부로부터 제5 클럭을 제공받고, 상기 제5 클럭을 지연시켜, 상기 위상 멀티플렉서 유닛으로 복수의 제6 클럭을 제공하는 지연 라인을 포함하고,
상기 위상 멀티플렉서 유닛은 상기 복수의 제6 클럭을 제공받아 30˚ 위상차이를 가지는 상기 한 쌍의 제1 클럭을 출력하는 제1 위상 멀티플렉서 및 상기 복수의 제6 클럭을 제공받아 30˚ 위상차이를 가지고, 상기 한 쌍의 제1 클럭과 다른 한 쌍의 제7 클럭을 출력하는 제2 위상 멀티플렉서를 포함하는 주파수 체배기.
제 2항에 있어서,
상기 제1 위상 보간기는 상기 제1 위상 멀티플렉서로부터 제공받은 상기 한 쌍의 제1 클럭의 위상을 보간하여 상기 한 쌍의 제2 클럭을 출력하고,
상기 제2 위상 보간기는 상기 제2 위상 멀티플렉서로부터 제공받은 상기 한 쌍의 제7 클럭의 위상을 보간하여 상기 한 쌍의 제3 클럭을 출력하는 주파수 체배기.
제 3항에 있어서,
상기 지연고정루프는 상기 제2 위상 보간기와 접속된 위상 검출기 및 상기 위상 검출기와 접속된 디지털 필터를 더 포함하고,
상기 위상 검출기는 상기 제2 위상 보간기로부터 제공받은 상기 한 쌍의 제7 클럭을 상기 제5 클럭과 비교하여 제4 신호를 출력하고,
상기 디지털 필터는 상기 제4 신호를 상기 위상 검출기로부터 제공받아 상기 제어 로직으로 제공하는 주파수 체배기.
제 4항에 있어서,
상기 디지털 필터는 외부로부터 제5 신호를 제공받고,
상기 제5 신호는 상기 지연고정루프의 동작을 제어하는 주파수 체배기.
제 4항에 있어서,
상기 제어 로직은 상기 제4 신호를 이용하여 상기 제3 신호를 조절하고,
상기 조절된 제3 신호는 상기 제2 위상 보간기로 제공되어, 상기 한 쌍의 제7 클럭의 위상을 2˚씩 보간하는 주파수 체배기.
제 3항에 있어서,
상기 제어 로직은 상기 제1 신호를 제공받아 상기 제3 신호를 조절하고,
상기 조절된 제3 신호는 상기 제1 위상 보간기로 제공되어, 상기 한 쌍의 제1 클럭의 위상을 2˚씩 보간하는 주파수 체배기.
제 3항에 있어서,
상기 한 쌍의 제2 클럭은 180˚의 위상차이를 가지는 제8 클럭 및 제9 클럭을 포함하고, 상기 한 쌍의 제3 클럭은 180˚의 위상차이를 가지는 제10 클럭 및 제11 클럭을 포함하는 주파수 체배기.
제 8항에 있어서,
상기 제8 클럭이 상기 제10 클럭과 90˚ 위상차이를 가지고, 상기 제9 클럭이 상기 제11 클럭과 90˚ 위상차이를 가지도록 보간되는 경우, 상기 제4 클럭의 듀티 사이클은 50%로 보정되는 주파수 체배기.
제 2항에 있어서,
상기 제2 신호는 상기 한 쌍의 제1 클럭 및 상기 한 쌍의 제7 클럭의 위상을 30˚씩 변화시키고,
상기 제3 신호는 상기 한 쌍의 제1 클럭 및 상기 한 쌍의 제7 클럭의 위상을 최대 28˚까지 변화시키는 주파수 체배기.
제 2항에 있어서,
상기 한 쌍의 제1 클럭은 30˚ 위상차이를 가지는 한 쌍의 제12 클럭 및 한 쌍의 제13 클럭을 포함하고, 상기 제7 클럭은 30˚ 위상차이를 가지는 한 쌍의 제14 클럭 및 한 쌍의 제15 클럭을 포함하고,
상기 한 쌍의 제12 클럭은 상기 한 쌍의 제14 클럭과 90˚ 위상차이를 가지고, 상기 한 쌍의 제13 클럭은 상기 한 쌍의 제15 클럭과 90˚ 위상차이를 가지는 주파수 체배기.
제 11항에 있어서,
상기 한 쌍의 제12 클럭은 180˚ 위상차이를 가지는 제16 클럭 및 제17 클럭을 포함하고,
상기 한 쌍의 제13 클럭은 180˚ 위상차이를 가지는 제18 클럭 및 제19 클럭을 포함하고,
상기 한 쌍의 제14 클럭은 180˚ 위상차이를 가지는 제20 클럭 및 제21 클럭을 포함하고,
상기 한 쌍의 제15 클럭은 180˚ 위상차이를 가지는 제22 클럭 및 제23 클럭을 포함하는 주파수 체배기.