KR20170027913A - 집적 회로 - Google Patents

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Abstract

위상 검출기를 구비하는 집적 회로에 관한 것으로, 제1 클럭 신호와 제2 클럭 신호 각각의 위상과 상기 위상 각각에 대응하는 예정된 제1 및 제2 타겟 위치를 비교하여 지연 제어 신호를 생성하기 위한 위상 검출부, 상기 지연 제어 신호에 응답하여 상기 제1 클럭 신호를 상기 제1 타겟 위치로 이동시키고, 상기 제2 클럭 신호를 상기 제2 타겟 위치로 이동시키기 위한 가변 지연부, 및 동작 모드에 따라 상기 제1 및 제2 타겟 위치를 가변하기 위한 위치 제어부를 구비하는 집적 회로가 제공된다.

Description

집적 회로{INTEGRATED CIRCUIT}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 위상 검출기를 구비하는 집적 회로에 관한 것이다.
일반적으로 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 장치는 외부로부터 클럭 신호를 입력받아 내부에 알맞은 클럭 신호(이하, '내부 클럭 신호'라 칭함)로 변형하여 사용한다. 반도체 장치 내부 회로들은 이 내부 클럭 신호에 응답하여 여러 가지 다양한 동작을 수행한다. 따라서, 반도체 장치는 내부 클럭 신호를 생성하기 위한 클럭 생성 회로를 구비해야만 하며, 이러한 클럭 생성 회로에는 대표적으로 지연 고정 루프(Delay Locked Lopp, DLL)와 위상 고정 루프(Phase Locked Loop, PLL)가 있다.
위상 고정 루프(PLL)와 지연 고정 루프(DLL)는 서로 유사한 구성을 가지고 있으며 공통적인 구성은 위상 검출기를 구비한다는 것이다. 그리고, 구성상 가장 큰 차이점은 위상 고정 루프(PLL)의 경우 내부 클럭 신호를 생성하는데 있어서 전압 제어 발진기(Voltage Controlled Oscillator : VCO)를 사용하고, 지연 고정 루프(DLL)의 경우 전압 제어 지연 라인(Voltage Controlled Delay Line : VCDL)을 사용한다는 것이다.
한편, 요즈음 반도체 장치 내부에는 외부에서 입력되는 데이터를 이용하여 데이터 및 클럭을 복원하는 클럭 데이터 복원 회로(Clock Data Recovery circuit : CDR)가 구비되고 있다. 간략하게 클럭 데이터 복원 회로(CDR)는 고속의 데이터를 입력받아 데이터에 섞여 있는 클럭 성분을 검출하여 내부 클럭 신호로 복원하고, 이렇게 복원된 내부 클럭 신호에 따라 실질적인 데이터를 복원하는 회로이다. 이때, 클럭 신호를 복원하는 구성은 위상 고정 루프(PLL)와 많이 닮았으며, 데이터를 검출하는 부분의 구성을 제외하면 영락없이 클럭 생성 회로에 대응한다.
일반적으로 클럭 데이터 복원 회로는 내부 클럭 신호를 복원하고 복원된 내부 클럭 신호의 위상이 데이터의 중심에 위치하도록 동작을 수행한다. 이때 위상 검출기는 내부 클럭 신호의 위상이 데이터의 중심에 위치되어 있는지를 검출하는데, 그 결과에 따라 다운 동작 또는 업 동작을 수행하기 위한 제어 신호를 생성한다. 이에 대한 설명은 도 1 및 도 2 를 통해 살펴보기로 한다.
도 1 은 일반적인 클럭 데이터 복원 회로에 구비되는 위상 검출기의 동작을 설명하기 위한 도면이다.
도 1 을 참조하면, (A) 경우는 정 클럭 신호(CLK)가 데이터(DIN)의 중심보다 앞서는 경우이고, (B) 경우는 정 클럭 신호(CLK)가 데이터(DIN)의 중심보다 뒤서는 경우이고, (C) 경우는 (A) 경우에 따른 다운 동작 또는 (B) 경우에 따른 업 동작을 통해 이동되는 정 클럭 신호(CLK)와 부 클럭 신호(/CLK)의 최종적인 위치를 나타낸다.
(A) 경우는 정 클럭 신호(CLK)의 첫 번째 라이징 에지(rising edge)에 'D1' 데이터가 동기화되고, 부 클럭 신호(/CLK)의 라이징 에지에 'D1' 데이터가 동기화되며, 정 클럭 신호(CLK)의 두 번째 라이징 에지에 'D2' 데이터가 동기화된다. 즉, 정 클럭 신호(CLK)와 부 클럭 신호(/CLK)에 응답하여 'D1', 'D1', 'D2' 데이터가 동기화되고 이를 통해 위상 검출기는 다운 동작을 위한 제어 신호를 생성한다. 그리고, 클럭 데이터 복원 회로는 다운 동작을 통해 정 클럭 신호(CLK)와 부 클럭 신호(/CLK)를 뒤쪽으로 이동시키고 그 결과, 정 클럭 신호(CLK)와 부 클럭 신호(/CLK)는 (C) 경우와 같은 위상을 가지게 된다.
(B) 경우는 정 클럭 신호(CLK)의 첫 번째 라이징 에지에 'D1' 데이터가 동기화되고, 부 클럭 신호(/CLK)의 라이징 에지에 'D2' 데이터가 동기화되며, 정 클럭 신호(CLK)의 두 번째 라이징 에지에 'D2' 데이터가 동기화된다. 즉, 정 클럭 신호(CLK)와 부 클럭 신호(/CLK)에 응답하여 'D1', 'D2', 'D2' 데이터가 동기화되고 이를 통해 위상 검출기는 업 동작을 위한 제어 신호를 생성한다. 그리고, 클럭 데이터 복원 회로는 업 동작을 통해 정 클럭 신호(CLK)와 부 클럭 신호(/CLK)를 앞쪽으로 이동시키고 그 결과 정 클럭 신호(CLK)와 부 클럭 신호(/CLK)는 마찬가지로 (C) 경우와 같은 위상을 가지게 된다.
한편, (C) 경우를 살펴보면, 정 클럭 신호(CLK)의 라이징 에지는 데이터(DIN)의 중심에 위치되고, 부 클럭 신호(/CLK)의 라이징 에지는 데이터(DIN)의 에지(edge)에 위치된다. 따라서, 정 클럭 신호(CLK)로 데이터(DIN)를 샘플링하면 데이터를 복원하는 것이 가능하다.
다른 한편, 데이터(DIN)와 정 클럭 신호(CLK)의 위상을 비교해보면 데이터(DIN)와 정 클럭 신호(CLK)는 정 클럭 신호(CLK)의 한 주기(T)의 절반만큼의 위상 차이를 가진다. 즉, 데이터(DIN)와 정 클럭 신호(CLK)의 위상 차이는 ½T 가 된다.
도 2 는 도 1 과 같은 동작을 수행하는 위상 검출기를 설명하기 위한 블록도이다.
도 2 를 참조하면, 위상 검출기는 제1 내지 제3 동기화부(210, 220, 230)와, 논리 조합부(240)와, 디코딩부(250), 및 제4 동기화부(260)를 구비한다.
제1 동기화부(210)는 데이터(DIN)를 정 클럭 신호(CLK)에 동기화시켜 제1 동기화 신호(2NA)로 출력하고, 제2 동기화부(220)는 데이터(DIN)를 부 클럭 신호(/CLK)에 동기화시켜 제2 동기화 신호(2NB)로 출력하며, 제3 동기화부(230)는 제1 동기화 신호(2NA)를 정 클럭 신호(CLK)에 동기화시켜 제3 동기화 신호(2NC)로 출력한다.
논리 조합부(240)는 제1 동기화 신호(2NA)와 제2 동기화 신호(2NB) 및 제3 동기화 신호(2NC)를 논리 조합하여 제1 내지 제3 논리 값(LO1, LO2, LO3)으로 출력한다. 예컨대, 논리 조합부(240)는 다수의 배타적 논리 합 게이트(XOR)로 구성될 수 있는데, 제1 동기화 신호(2NA)를 'A'로 대치하고, 제2 동기화 신호(2NB)를 'B'로 대치하고 제3 동기화 신호(2NC)를 'C'로 대치한다면, 제1 논리 값(LO1)은 A XOR C 가 될 수 있고, 제2 논리 값(LO2)은 A XOR B 가 될 수 있으며, 제3 논리 값(LO3)은 B XOR C 가 될 수 있다.
디코딩부(250)는 제1 내지 제3 논리 값(LO1, LO2, LO3)을 디코딩하여 업-다운 제어 신호(CTR_UD)의 소오스 신호를 생성한다. 설명의 편의를 위하여, 도 1 의 데이터(DIN) 중 'D1' 데이터는 논리'하이'이고 'D2' 데이터는 논리'로우'라고 가정하기로 한다. 그러면, 디코딩부(250)는 예컨대, 제1 논리 값(LO1)과 제2 논리 값(LO2)이 논리'하이'이고 제3 논리 값(LO3)이 논리'로우'인 경우 업 동작을 위한 업-다운 제어 신호(CTR_UD)를 생성하고, 제1 논리 값(LO1)과 제3 논리 값(LO3)이 논리'하이'이고 제2 논리 값(LO2)이 논리'로우'인 경우 다운 동작을 위한 업-다운 제어 신호(CTR_UD)를 생성한다.
마지막으로, 제4 동기화부(260)는 디코딩부(250)의 출력 신호를 정 클럭 신호(CLK)에 동기화시켜 업-다운 제어 신호(CTR_UD)를 출력한다.
한편, 정 클럭 신호(CLK)와 부 클럭 신호(/CLK)는 이 업-다운 제어 신호(CTR_UD)에 응답하여 업 동작 또는 다운 동작을 수행하고 최종적으로 도 1 의 (C) 경우와 같은 위치로 이동한다. 그리고, 그 결과 데이터(DIN)는 정 클럭 신호(CLK)에 응답하여 샘플링되는 것이 가능하며, 이는 정 클럭 신호(CLK)를 이용하여 데이터(DIN)를 복원하는 것이 가능하다는 것을 의미한다. 참고로, 제1 동기화부(210)의 출력 신호인 제1 동기화 신호(2NA)가 그 복원된 데이터에 대응할 수 있다.
다른 한편, 도 2 와 같은 위상 검출기를 사용하는 클럭 데이터 복원 회로의 경우 정 클럭 신호(CLK)가 데이터(DIN)의 중심에 위치하는데 까지 비교적 오랜 시간이 소요되는 것이 일반적이다. 이하 이를 보완해 줄 수 있는 구성에 대하여 살펴보기로 한다.
동작 모드에 따라 위상 비교 동작이 달라지는 클럭 생성 회로를 제공하고자 한다.
본 발명의 실시예에 따른 집적 회로는, 제1 클럭 신호와 제2 클럭 신호 각각의 위상과 상기 위상 각각에 대응하는 예정된 제1 및 제2 타겟 위치를 비교하여 지연 제어 신호를 생성하기 위한 위상 검출부; 상기 지연 제어 신호에 응답하여 상기 제1 클럭 신호를 상기 제1 타겟 위치로 이동시키고, 상기 제2 클럭 신호를 상기 제2 타겟 위치로 이동시키기 위한 가변 지연부; 및 동작 모드에 따라 상기 제1 및 제2 타겟 위치를 가변하기 위한 위치 제어부를 구비할 수 있다.
본 발명의 다른 실시예에 따른 집적 회로는, 입력되는 데이터를 예정된 시간만큼 지연시키기 위한 지연부; 상기 데이터와 상기 지연부의 출력 신호에 응답하여 리셋 신호를 생성하기 위한 리셋 신호 생성부; 상기 리셋 신호에 응답하여 제1 클럭 신호와 제2 클럭 신호를 생성하기 위한 오실레이팅부; 상기 제1 클럭 신호와 상기 제2 클럭 신호 각각의 위상과 상기 위상 각각에 대응하는 예정된 제1 및 제2 타겟 위치를 비교하여 지연 제어 신호를 생성하기 위한 위상 검출부; 상기 지연 제어 신호에 응답하여 상기 제1 클럭 신호를 상기 제1 타겟 위치로 지연시키고, 상기 제2 클럭 신호를 상기 제2 타겟 위치로 지연시키기 위한 가변 지연부; 및 동작 모드에 따라 상기 제1 및 제2 타겟 위치를 가변하기 위한 위치 제어부를 구비할 수 있다.
본 발명의 또 다른 실시예에 따른 클럭 데이터 복원 회로의 동작 방법은, 데이터의 주파수에 따라 동작 모드를 선택하는 단계; 상기 동작 모드에 응답하여 제1 클럭 신호와 제2 클럭 신호 각각의 타겟 위치를 설정하고, 상기 타겟 위치에 따라 위상 비교를 수행하는 단계; 상기 위상 비교를 수행하는 단계에 따라 상기 제1 및 제2 클럭 신호의 주파수 및 지연량을 조절하는 단계; 및 상기 제1 및 제2 클럭 신호에 응답하여 상기 데이터를 복원하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 클럭 생성 회로는 위상 검출기를 구비하고 있으며, 이 위상 검출기는 동작 모드에 따라 비교 대상이 되는 타겟 위치를 가변하는 것이 가능하다.
위상 검출기를 동작 모드에 따라 가변 동작시켜 줌으로써, 특히 클럭 데이터 복원 회로의 동작 효율을 극대화할 수 있는 효과를 얻을 수 있다.
도 1 은 일반적인 클럭 데이터 복원 회로에 구비되는 위상 검출기의 동작을 설명하기 위한 도면이다.
도 2 는 도 1 과 같은 동작을 수행하는 위상 검출기를 설명하기 위한 블록도이다.
도 3 은 본 발명의 실시예에 따른 클럭 데이터 복원 회로를 설명하기 위한 블록도이다.
도 4 는 도 3 의 위상 검출부(310)의 첫 번째 동작 모드를 설명하기 위한 도면이다.
도 5 는 도 3 의 위상 검출부(310)의 두 번째 동작 모드를 설명하기 위한 도면이다.
도 6 은 도 3 의 위상 검출부(310)를 설명하기 위한 블록도이다.
도 7 은 버스트 모드 클럭 데이터 복원 회로를 설명하기 위한 도면이다.
도 8 은 도 7 의 버스트 모드 클럭 데이터 복원 회로의 동작을 설명하기 위한 타이밍도이다.
도 9 는 본 발명의 다른 실시예에 따른 클럭 데이터 복원 회로를 설명하기 위한 도면이다.
도 10 내지 도 13 은 도 9 의 클럭 데이터 복원 회로의 가변 지연부(940)의 동작을 설명하기 위한 도면이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3 은 본 발명의 실시예에 따른 클럭 데이터 복원 회로를 설명하기 위한 블록도이다.
도 3 을 참조하면, 클럭 데이터 복원 회로는 위상 검출부(310)와, 가변 지연부(320), 및 위치 제어부(330)를 구비한다.
위상 검출부(310)는 정 클럭 신호(CLK)의 위상과 제1 타겟 위치의 위상을 비교하고 부 클럭 신호(/CLK)의 위상과 제2 타겟 위치의 위상을 비교하여 업-다운 제어 신호(CTR_UD)를 생성한다. 여기서, 제1 타겟 위치는 정 클럭 신호(CLK)가 최종적으로 이동하고자 하는 위치를 의미하며, 제2 타겟 위치는 부 클럭 신호(/CLK)가 최종적으로 이동하고자 하는 위치를 의미한다. 제1 및 제2 타겟 위치에 대한 보다 상세한 설명은 도 4 및 도 5 에서 다시 하기로 한다.
가변 지연부(320)는 업-다운 제어 신호(CTR_UD)에 응답하여 정 클럭 신호(CLK)와 부 클럭 신호(/CLK)의 지연량을 조절한다. 즉, 업-다운 제어 신호(CTR_UD)는 정 클럭 신호(CLK)와 부 클럭 신호(/CLK)의 지연량을 제어하기 위한 제어 신호가 된다.
위치 제어부(330)는 동작 모드 신호(MD)에 응답하여 제1 타겟 위치와 제2 타겟 위치를 가변하기 위한 위치 제어 신호(CTR_VV)를 생성하며, 이렇게 생성된 위치 제어 신호(CTR_VV)는 위상 검출부(310)로 입력된다. 여기서, 동작 모드 신호(MD)는 외부에서 입력되거나 내부에서 생성될 수 있으며, 이하에서는 설명의 편의를 위하여 동작 모드 신호(MD)가 두 가지 동작에 대응한다고 가정하기로 한다. 그리고, 그 첫 번째 동작 모드는 도 4 에 대응하고, 그 두 번째 동작 모드는 도 5 에 대응한다.
도 4 는 도 3 의 위상 검출부(310)의 첫 번째 동작 모드를 설명하기 위한 도면이다.
도 4 를 참조하면, (A) 경우는 정 클럭 신호(CLK)가 데이터(DIN)의 중심보다 앞서는 경우이고, (B) 경우는 정 클럭 신호(CLK)가 데이터(DIN)의 중심보다 뒤서는 경우이고, (C) 경우는 (A) 경우에 따른 다운 동작 또는 (B) 경우에 따른 업 동작을 통해 이동되는 정 클럭 신호(CLK)와 부 클럭 신호(/CLK)의 최종적인 위치를 나타낸다.
(A) 경우는 정 클럭 신호(CLK)의 첫 번째 라이징 에지에 'D1' 데이터가 동기화되고, 부 클럭 신호(/CLK)의 라이징 에지에 'D1' 데이터가 동기화되며, 정 클럭 신호(CLK)의 두 번째 라이징 에지에 'D2' 데이터가 동기화된다. 즉, 정 클럭 신호(CLK)와 부 클럭 신호(/CLK)에 응답하여 'D1', 'D1', 'D2' 데이터가 동기화되고 이를 통해 위상 검출부(310)는 다운 동작을 위한 업-다운 제어 신호(CTR_UD)를 생성한다. 이어서, 도 3 의 가변 지연부(320)는 업-다운 제어 신호(CTR_UD)에 응답하여 정 클럭 신호(CLK)와 부 클럭 신호(/CLK)에 다운 동작을 수행하고, 이에 따라 정 클럭 신호(CLK)와 부 클럭 신호(/CLK)는 현재 위치에서 뒤쪽으로 이동한다. 그리고, 그 결과 정 클럭 신호(CLK)와 부 클럭 신호(/CLK)는 (C) 경우와 같은 위상을 가지게 된다.
(B) 경우는 정 클럭 신호(CLK)의 첫 번째 라이징 에지에 'D1' 데이터가 동기화되고, 부 클럭 신호(/CLK)의 라이징 에지에 'D2' 데이터가 동기화되며, 정 클럭 신호(CLK)의 두 번째 라이징 에지에 'D2' 데이터가 동기화된다. 즉, 정 클럭 신호(CLK)와 부 클럭 신호(/CLK)에 응답하여 'D1', 'D2', 'D2' 데이터가 동기화되고 이를 통해 위상 검출부(310)는 업 동작을 위한 업-다운 제어 신호(CTR_UD)를 생성한다. 이어서, 도 3 의 가변 지연부(320)는 업-다운 제어 신호(CTR_UD)에 응답하여 정 클럭 신호(CLK)와 부 클럭 신호(/CLK)에 업 동작을 수행하고, 이에 따라 정 클럭 신호(CLK)와 부 클럭 신호(/CLK)는 현재 위치에서 앞쪽으로 이동한다. 그리고, 그 결과 정 클럭 신호(CLK)와 부 클럭 신호(/CLK)는 마찬가지로 (C) 경우와 같은 위상을 가지게 된다.
한편, (C) 경우를 살펴보면, 정 클럭 신호(CLK)의 위상은 데이터(DIN)의 중심에 위치되고, 부 클럭 신호(/CLK)의 위상은 데이터(DIN)의 에지에 위치된다. 이하, 설명의 편의를 위하여, 정 클럭 신호(CLK)의 최종적 위치를 '제1 타겟 위치'라고 정의하고, 부 클럭 신호(/CLK)의 최종적 위치를 '제2 타겟 위치'라고 정의하기로 한다. 다시 말하면, 정 클럭 신호(CLK)는 업 동작 또는 다운 동작을 통해 데이터(DIN)의 중앙인 제1 타겟 위치로 이동하고, 부 클럭 신호(/CLK)는 업 동작 또는 다운 동작을 통해 데이터(DIN)의 에지인 제2 타겟 위치로 이동한다.
한편, 데이터(DIN)와 정 클럭 신호(CLK)의 위상을 비교해보면 데이터(DIN)와 정 클럭 신호(CLK)는 정 클럭 신호(CLK)의 한 주기(T)의 절반만큼의 위상 차이를 가진다. 다시 말하면, 데이터(DIN)와 정 클럭 신호(CLK)의 위상 차이는 ½T, 즉, 180°가 된다.
본 발명의 실시예에 따른 클럭 생성 회로는 첫 번째 동작 모드에서 정 클럭 신호(CLK)를 제1 타겟 위치로 이동시키고, 부 클럭 신호(/CLK)를 제2 타겟 위치로 이동시키는 것이 가능하다.
도 5 는 도 3 의 위상 검출부(310)의 두 번째 동작 모드를 설명하기 위한 도면이다.
도 5 를 참조하면, (D) 경우는 부 클럭 신호(/CLK)가 데이터(DIN)의 중심보다 앞서는 경우이고, (E) 경우는 부 클럭 신호(/CLK)가 데이터(DIN)의 중심보다 뒤서는 경우이고, (F) 경우는 (D) 경우에 따른 다운 동작 또는 (E) 경우에 따른 업 동작을 통해 이동되는 정 클럭 신호(CLK)와 부 클럭 신호(/CLK)의 최종적인 위치를 나타낸다.
(D) 경우는 부 클럭 신호(/CLK)의 첫 번째 라이징 에지에 'D1' 데이터가 동기화되고, 정 클럭 신호(CLK)의 라이징 에지에 'D1' 데이터가 동기화되며, 부 클럭 신호(/CLK)의 두 번째 라이징 에지에 'D2' 데이터가 동기화된다. 즉, 부 클럭 신호(/CLK)와 정 클럭 신호(CLK)에 응답하여 'D1', 'D1', 'D2' 데이터가 동기화되고 이를 통해 위상 검출부(310)는 다운 동작을 위한 업-다운 제어 신호(CTR_UD)를 생성한다. 이어서, 도 3 의 가변 지연부(320)는 업-다운 제어 신호(CTR_UD)에 응답하여 정 클럭 신호(CLK)와 부 클럭 신호(/CLK)에 다운 동작을 수행하고, 이에 따라 정 클럭 신호(CLK)와 부 클럭 신호(/CLK)는 현재 위치에서 뒤쪽으로 이동한다. 그리고, 그 결과 정 클럭 신호(CLK)와 부 클럭 신호(/CLK)는 (F) 경우와 같은 위상을 가지게 된다.
(E) 경우는 부 클럭 신호(/CLK)의 첫 번째 라이징 에지에 'D1' 데이터가 동기화되고, 정 클럭 신호(CLK)의 라이징 에지에 'D2' 데이터가 동기화되며, 부 클럭 신호(/CLK)의 두 번째 라이징 에지에 'D2' 데이터가 동기화된다. 즉, 부 클럭 신호(/CLK)와 정 클럭 신호(CLK)에 응답하여 'D1', 'D2', 'D2' 데이터가 동기화되고 이를 통해 위상 검출부(310)는 업 동작을 위한 업-다운 제어 신호(CTR_UD)를 생성한다. 이어서, 도 3 의 가변 지연부(320)는 업-다운 제어 신호(CTR_UD)에 응답하여 정 클럭 신호(CLK)와 부 클럭 신호(/CLK)에 업 동작을 수행하고, 그 결과 정 클럭 신호(CLK)와 부 클럭 신호(/CLK)는 현재 위치에서 앞쪽으로 이동한다. 그리고, 그 결과 정 클럭 신호(CLK)와 부 클럭 신호(/CLK)는 마찬가지로 (F) 경우와 같은 위상을 가지게 된다.
(F) 경우를 살펴보면, 부 클럭 신호(/CLK)의 위상은 데이터(DIN)의 중심에 위치되고, 정 클럭 신호(CLK)의 위상은 데이터(DIN)의 에지에 위치된다. 다시 말하면, 부 클럭 신호(/CLK)는 업 동작 또는 다운 동작을 통해 데이터(DIN)의 중앙인 제1 타겟 위치로 이동하고, 정 클럭 신호(CLK)는 업 동작 또는 다운 동작을 통해 데이터(DIN)의 에지인 제2 타겟 위치로 이동한다.
한편, 데이터(DIN)와 정 클럭 신호(CLK)의 위상을 비교해보면 데이터(DIN)와 정 클럭 신호(CLK)는 정 클럭 신호(CLK)의 한 주기(T)만큼의 위상 차이를 가진다. 다시 말하면, 데이터(DIN)와 정 클럭 신호(CLK)의 위상 차이 없다. 즉, 0°가 된다.
본 발명의 실시예에 따른 클럭 생성 회로는 두 번째 동작 모드에서 부 클럭 신호(/CLK)를 제1 타겟 위치로 이동시키고, 정 클럭 신호(CLK)를 제2 타겟 위치로 이동시키는 것이 가능하다.
결국, 본 발명의 실시예에 따른 클럭 생성 회로는 위상 검출부(310)를 모드에 따라 제어하는 것이 가능하며, 그에 따라 정 클럭 신호(CLK)와 데이터(DIN)의 위상 차이를 180° 또는 0°로 조절하는 것이 가능하다.
도 6 은 도 3 의 위상 검출부(310)를 설명하기 위한 블록도이다.
도 6 을 참조하면, 위상 검출부(310)는 데이터 정렬부(610)와, 논리 조합부(620)와, 디코딩부(630)와, 동기화부(640)와, 제1 다중화부(650)와, 출력 동기화부(660), 및 제2 다중화부(670)를 구비한다.
데이터 정렬부(610)는 정 클럭 신호(CLK)와 부 클럭 신호(/CLK)에 응답하여 데이터(DIN)를 정렬하기 위한 것으로, 정 클럭 신호(CLK)에 응답하여 데이터(DIN)를 동기화시키기 위한 제1 및 제2 동기화부(611, 612)와, 부 클럭 신호(/CLK)에 응답하여 데이터(DIN)를 동기화시키기 위한 제3 및 제4 동기화부(613, 614)를 구비한다. 여기서, 제1 동기화부(611)는 데이터(DIN)를 정 클럭 신호(CLK)에 동기화시켜 제1 동기화 신호(3NA)로 출력하고, 제2 동기화부(612)는 제1 동기화 신호(3NA)를 정 클럭 신호(CLK)에 동기화시켜 제2 동기화 신호(3NB)로 출력한다. 그리고, 제3 동기화부(613)는 데이터(DIN)를 부 클럭 신호(/CLK)에 동기화시켜 제3 동기화 신호(3NC)로 출력하고, 제4 동기화부(614)는 제3 동기화 신호(3NC)를 부 클럭 신호(/CLK)에 동기화시켜 제4 동기화 신호(3ND)로 출력한다.
논리 조합부(620)는 제1 내지 제4 동기화 신호(3NA, 3NB, 3NC, 3ND)를 논리 조합하여 제1 내지 제5 논리 값(LO1, LO2, LO3, LO4, LO5)으로 출력한다. 예컨대, 논리 조합부(620)는 다수의 배타적 논리 합 게이트(XOR)로 구성될 수 있는데, 제1 동기화 신호(3NA)를 'A'로 대치하고, 제2 동기화 신호(3NB)를 'B'로 대치하고 제3 동기화 신호(3NC)를 'C'로 대치하고, 제4 동기화 신호(3ND)를 'D'로 대치한다면, 제1 논리 값(LO1)은 B XOR D 가 될 수 있고, 제2 논리 값(LO2)은 D XOR A 가 될 수 있고, 제3 논리 값(LO3)은 A XOR C 가 될 수 있고, 제4 논리 값(LO4)은 B XOR A 가 될 수 있으며, 제5 논리 값(LO5)은 D XOR C 가 될 수 있다.
디코딩부(630)는 제1 내지 제5 논리 값(LO1, LO2, LO3, LO4, LO5)을 디코딩하여 업-다운 제어 신호(CTR_UD)의 소오스 신호를 생성하기 위한 것으로, 제1 디코딩부(631)와 제2 디코딩부(632)를 구비한다. 이하, 설명의 편의를 위하여, 도 4 및 도 5 의 데이터(DIN) 중 'D1' 데이터는 논리'하이'이고 'D2' 데이터는 논리'로우'라고 가정하기로 한다.
제1 디코딩부(631)는 첫 번째 동작 모드에 대응하는 디코딩 동작을 수행하기 위한 것으로, 예컨대, 제4 논리 값(LO4)이 논리'하이'이고, 제1 논리 값(LO1)이 논리'로우'이고, 제2 논리 값(LO2)이 논리'하이'인 경우 다운 동작을 위한 업-다운 제어 신호(CTR_UD)를 생성하고, 제4 논리 값(LO4)이 논리'하이'이고, 제1 논리 값(LO1)이 논리'하이'이고, 제2 논리 값(LO2)이 논리'로우'인 경우 업 동작을 위한 업-다운 제어 신호(CTR_UD)를 생성한다.
제2 디코딩부(632)는 두 번째 동작 모드에 대응하는 디코딩 동작을 수행하기 위한 것으로, 예컨대, 제5 논리 값(LO5)이 논리'하이'이고, 제2 논리 값(LO2)이 논리'로우'이고, 제3 논리 값(LO3)이 논리'하이'인 경우 다운 동작을 위한 업-다운 제어 신호(CTR_UD)를 생성하고, 제5 논리 값(LO5)이 논리'하이'이고, 제2 논리 값(LO2)이 논리'하이'이고, 제3 논리 값(LO3)이 논리'로우'인 경우 업 동작을 위한 업-다운 제어 신호(CTR_UD)를 생성한다.
동기화부(640)는 제1 및 제2 디코딩부(631, 632)의 출력 신호를 정 클럭 신호(CLK)에 동기화시켜 출력하기 위한 것으로, 제1 디코딩부(631)의 출력 신호를 정 클럭 신호(CLK)에 동기화시켜 출력하기 위한 제1 동기화부(641)와, 제2 디코딩부(632)의 출력 신호를 정 클럭 신호(CLK)에 동기화시켜 출력하기 위한 제2 동기화부(642)를 구비한다.
제1 다중화부(650)는 동작 모드 신호(MD, 도 3 참조)에 대응하는 제어 신호(CTR_VV)에 응답하여 제1 및 제2 동기화부(641, 642)의 출력 신호 중 어느 하나를 선택적으로 출력하고, 출력 동기화부(660)는 제1 다중화부(650)의 출력 신호를 부 클럭 신호(/CLK)에 동기화시켜 업-다운 제어 신호(CTR_UD)로 출력한다.
마지막으로, 제2 다중화부(670)는 제어 신호(CTR_VV)에 응답하여 제2 동기화 신호(3NB) 또는 제4 동기화 신호(3ND)를 선택하여 복원 데이터(DAT_RC)로 출력한다. 그래서, 만약 정 클럭 신호(CLK)와 부 클럭 신호(/CLK)가 업 동작 또는 다운 동작을 통해 도 4 의 (C) 경우와 같은 위치로 이동한다면, 이는 곧 정 클럭 신호(CLK)로 데이터(DIN)를 동기화시켜 샘플링하는 것이 가능하다는 것을 의미한다. 그래서, 제2 다중화부(670)는 정 클럭 신호(CLK)에 동기화된 제2 동기화 신호(3NB)를 선택적으로 출력하고, 이 신호가 바로 복원 데이터(DAT_RC)가 될 수 있다. 그리고, 만약 정 클럭 신호(CLK)와 부 클럭 신호(/CLK)가 도 5 의 (F) 경우와 같은 위치로 이동한다면, 이는 곧 부 클럭 신호(/CLK)에 데이터(DIN)를 동기화시켜 샘플링하는 것이 가능하다는 것을 의미한다. 그래서, 제2 다중화부(670)는 부 클럭 신호(/CLK)에 동기화된 제4 동기화 신호(3ND)를 선택적으로 출력하고, 이 신호가 바로 복원 데이터(DAT_RC)가 될 수 있다.
본 발명의 실시예에 따른 클럭 데이터 복원 회로는 동작 모드에 따라 제1 및 제2 타겟 위치를 가변하는 것이 가능하며, 그리고 그에 따라 샘플링되는 데이터를 복원 데이터(DAT_RC)로 출력하는 것이 가능하다.
이하, 본 발명의 다른 실시예를 설명하기에 앞서 버스트 모드 클럭 데이터 복원 회로에 대하여 알아보기로 한다.
도 7 은 버스트 모드 클럭 데이터 복원 회로를 설명하기 위한 도면이다.
도 7 을 참조하면, 클럭 데이터 복원 회로는 지연부(710)와, 리셋 신호 생성부(720)와, 오실레이팅부(730), 가변 지연부(740), 및 위상 검출부(750)를 구비한다.
지연부(710)는 데이터(DIN)를 예정된 시간(△T) 만큼 지연시켜 제1 지연 신호(KKK)출력하고, 리셋 신호 생성부(720)는 데이터(DIN)와 제1 지연 신호(KKK)를 배타적 부정 논리 합(XNOR)하여 리셋 신호(RS)를 출력한다. 오실레이팅부(730)는 리셋 신호(RS)와 업-다운 제어 신호(CTR_UD)에 응답하여 정 클럭 신호(CLK)와 부 클럭 신호(/CLK)를 생성하고, 가변 지연부(740)는 제1 지연 신호(KKK)에 업-다운 제어 신호(CTR_UD)를 반영하여 제2 지연 신호(QQQ)를 생성한다. 마지막으로, 위상 검출부(750)는 제2 지연 신호(QQQ)와 정 클럭 신호(CLK)와 부 클럭 신호(/CLK)를 이용하여 업-다운 제어 신호(CTR_UD) 및 복원 데이터(DAT_RC)를 생성한다.
도 8 은 도 7 의 버스트 모드 클럭 데이터 복원 회로의 동작을 설명하기 위한 타이밍도로써, 데이터(DIN)와, 제1 지연 신호(KKK)와, 리셋 신호(RS)와, 정 클럭 신호(CLK), 및 부 클럭 신호(/CLK)가 도시되어 있다.
우선, 데이터(DIN)는 예정된 시간(△T) 만큼 지연되어 제1 지연 신호(KKK)가 된다. 이어서, 데이터(DIN)와 제1 지연 신호(KKK)를 배타적 부정 논리 합하여 리셋 신호(RS)를 생성한다. 여기서, 리셋 신호(RS)는 데이터(DIN)가 논리'로우'에서 논리'하이'로 천이하거나 논리'하이'에서 논리'로우'로 천이함을 검출한 신호로 볼 수 있다. 한편, 도 7 의 오실레이팅부(730)는 리셋 신호(RS)에 응답하여 정 클럭 신호(CLK)와 부 클럭 신호(/CLK)를 생성하는데, 도면에서 볼 수 있듯이, 정 클럭 신호(CLK)는 이미 데이터(DIN)에 대응하는 제1 지연 신호(KKK)의 중심 부근에 위치되어 있고 부 클럭 신호(/CLK) 역시 이미 제1 지연 신호(KKK)의 에지 부근에 위치되어 있다. 따라서, 버스트 모드 클럭 데이터 복원 회로는 보다 빠르게 락킹이 가능하다. 여기서, 락킹이란 정 클럭 신호(CLK)와 부 클럭 신호(/CLK)가 이동을 완료하였다는 것을 뜻한다.
참고로, 만약 제1 지연 신호(KKK)가 중심 부근에서 조금 멀어져 있다면 도 7 의 위상 검출부(750)는 이를 검출하여 업-다운 제어 신호(CTR_UD)를 생성하고, 오실레이팅부(730)와, 가변 지연부(750)는 업-다운 제어 신호(CTR_UD)에 응답하여 락킹 동작을 수행하게 된다.
한편, 다시 도 7 을 참조하면, 버스트 모드 클럭 데이터 복원 회로는 데이터(DIN)의 이동 경로에 두 개의 지연 회로, 즉, 지연부(710)와 가변 지연부(740)가 존재한다. 일반적으로, 데이터(DIN)는 여러 논리 값이 섞여 있으며, 이는 데이터(DIN)가 여러 가지 주파수 성분을 가진다는 것을 의미한다. 따라서, 데이터(DIN)를 지연하는 경우 지연된 신호의 지터(jitter) 특성은 그만큼 나빠지게 된다. 또한, 지연 회로에서 소모되는 전력 역시 그만큼 많아져 반도체 장치의 전반적인 전력 소모 특성을 악화시킨다.
도 9 는 본 발명의 다른 실시예에 따른 클럭 데이터 복원 회로를 설명하기 위한 도면이다.
도 9 를 참조하면, 클럭 데이터 복원 회로는 지연부(910)와, 리셋 신호 생성부(920)와, 오실레이팅부(930)와, 가변 지연부(940), 및 위상 검출부(950)를 구비한다.
지연부(910)는 데이터(DIN)를 예정된 시간(△T) 만큼 지연시켜 지연된 데이터 신호(JJJ)를 출력한다. 리셋 신호 생성부(920)는 데이터(DIN)와 지연된 데이터 신호(JJJ)를 배타적 부정 논리 합(XNOR)하여 리셋 신호(RS)를 출력한다. 오실레이팅부(930)는 리셋 신호(RS)와 업-다운 제어 신호(CTR_UD)에 응답하여 정 클럭 신호(CLK)와 부 클럭 신호(/CLK)를 생성하고, 가변 지연부(940)는 정 클럭 신호(CLK)와 부 클럭 신호(/CLK)에 업-다운 제어 신호(CTR_UD)를 반영하여 제1 타겟 위치와 제2 타겟 위치 각각에 대응하는 지연된 정 클럭 신호(D_CLK)와 지연된 부 클럭 신호(/D_CLK)를 생성한다. 위상 검출부(950)는 지연된 데이터 신호(JJJ)와 지연된 정 클럭 신호(D_CLK)와 지연된 부 클럭 신호(/D_CLK)를 이용하여 업-다운 제어 신호(CTR_UD) 및 복원 데이터(DAT_RC)를 생성한다. 마지막으로, 위치 제어부(960)는 동작 모드 신호(MD)에 응답하여 제1 타겟 위치와 제2 타겟 위치를 가변하기 위한 위치 제어 신호(CTR_VV)를 생성하며, 이렇게 생성된 위치 제어 신호(CTR_VV)는 위상 검출부(950)로 입력된다.
설명의 편의를 위하여, 조금 단순하게 말하면 오실레이팅부(930)와, 가변지연부(940)는 업-다운 제어 신호(CTR_UD)에 응답하여 제어되며, 오실레이팅부(930)는 주로 정 클럭 신호(CLK)와 부 클럭 신호(/CLK)의 주파수를 제어하고, 가변지연부(940)는 정 클럭 신호(CLK)와 부 클럭 신호(/CLK)의 지연량을 제어한다고 할 수 있다.
본 발명의 실시예에 따른 클럭 데이터 복원 회로는 정 클럭 신호(CLK)와 부 클럭 신호(/CLK)가 이동하는 경로에 지연 회로인 가변 지연부(940)를 구비하고, 정 클럭 신호(CLK)와 부 클럭 신호(/CLK)를 지연하여 락킹 동작을 수행하는 것이 가능하다. 정 클럭 신호(CLK)와 부 클럭 신호(/CLK)의 경우 사용하는 주파수가 하나로 고정되어 있기 때문에 지연 회로를 사용하여 지연 동작을 수행하더라도 지터 특성이 나빠지지 않으며, 전력 소모 역시 줄여주는 것이 가능하다.
도 10 내지 도 13 은 도 9 의 클럭 데이터 복원 회로의 가변 지연부(940)의 동작을 설명하기 위한 도면이다.
우선, 설명에 앞서 도 9 의 가변 지연부(940)에 전달되는 지연된 데이터 신호(JJJ)와 지연된 정 클럭 신호(D_CLK)에 대하여 다시 살펴보기로 한다. 지연된 데이터 신호(JJJ)와 지연된 정 클럭 신호(D_CLK)는 데이터(DIN)를 기본으로 생성된다. 즉, 지연된 데이터 신호(JJJ)는 데이터(DIN)가 지연부(910)를 거쳐 생성된 신호이고, 지연된 정 클럭 신호(D_CLK)는 데이터(DIN)가 리셋 신호 생성부(920)와 오실레이팅부(930)와, 가변지연부(940)를 거쳐 생성된 신호이다. 여기서, 데이터(DIN)가 지나온 두 가지 경로를 살펴보면, 지연된 데이터 신호(JJJ)를 생성하기 위한 경로(이하, '데이터 경로'라 칭함) 보다 지연된 정 클럭 신호(D_CLK)를 생성하기 위한 경로(이하, '클럭 경로'라 칭함)가 더 길다. 위상 검출부(950)가 지연된 데이터 신호(JJJ)와 지연된 정 클럭 신호(D_CLK)의 위상을 동일하게 맞추기 위하여 동작한다는 것을 고려한다면, 락킹 동작 이전에는 지연된 데이터 신호(JJJ)가 지연된 정 클럭 신호(D_CLK) 보다 항상 앞서게 된다. 도 10 의 'D' 가 바로 경로에 의한 지연량이다.
도 10 에는 주파수가 서로 다른 제1 내지 제3 데이터(DIN1, DIN2, DIN3)가 개시되어 있다. 위에서 설명한 바와 같이, 지연된 데이터 신호(JJJ)와 지연된 정 클럭 신호(D_CLK)는 'D' 만큼 위상이 틀어진다. 따라서, 데이터 신호(JJJ)와 지연된 정 클럭 신호(D_CLK)의 위상을 동일하게 맞추기 위해서는 지연된 정 클럭 신호(D_CLK)를 지연시켜 주어야 하는데 이 역할이 가변 지연부(940)의 역할이다. 그래서, 가변 지연부(940)는 제1 데이터(DIN1)의 경우에는 'T1-D' 만큼의 지연량을 확보해야하고, 제2 데이터(DIN2)의 경우에는 'T2-D' 만큼의 지연량을 확보해야하며, 제3 데이터(DIN3)의 경우에는 'T3-D' 만큼의 지연량을 확보해야한다.
도 11 은 이를 좀더 구체화한 도면으로써, (A) 경우는 데이터(DIN)의 주기가 800ps 인 경우(T1=800ps)이고, (B) 경우는 데이터(DIN)의 주기가 400ps 인 경우(T2=400ps)이고, (C) 경우는 데이터(DIN)의 주기가 200ps 인 경우(T3=200ps)이다. 도면에서 볼 수 있듯이, 가변 지연부(940)가 지연해야 할 지연량은 해당 주파수의 절반에서 'D' 를 뺀 값이 된다. 그리고, (A), (B), (C) 경우를 모두 만족하기 위해서는 가변 지연부(940)가 확보해야 할 지연 범위(△T)는 300ps 가 된다. 한편, 도 11 은 도 9 의 위상 검출부(950)가 첫 번째 모드만을 유지한 경우이다.
도 12 는 도 11 과 마찬가지로 위상 검출부(950)가 첫 번째 모드만을 유지하는 경우이며, (C) 경우 한 주기에 대응하는 지연량을 더 추가하였다. 그리고, 그 결과 가변 지연부(940)가 확보해야 할 지연 범위(△T)는 200ps 가 된다.
도 13 은 도 9 의 위상 검출부(950)가 첫 번째 모드와 두 번째 모드를 병행한 경우이다.
우선, (A) 경우 위상 검출부(950)는 첫 번째 모드로 동작하고 그 결과 가변 지연부(940)는 데이터(DIN)의 주기인 800ps 의 절반 값에서 D 만큼을 뺀 지연량을 가지고, (B) 경우 위상 검출부(950)는 두 번째 모드로 동작하고 그 결과 가변 지연부(940)는 데이터(DIN)의 주기인 400ps 에서 D 만큼을 뺀 지연량을 가지며, (C) 경우 역시 위상 검출부(950)는 두 번째 모드로 동작하고 그 결과 가변 지연부(940)는 데이터(DIN)의 2 주기인 400ps 에서 D 만큼을 뺀 지연량을 가진다. 도면에서 볼 수 있듯이, (A), (B), (C) 3 가지 모두 지연량이 동일하기 때문에 가변 지연부(940)가 확보해야할 지연 범위(△T)는 0ps 가 된다.
도 9 및 도 13 를 참조하여 간단한 회로 설명을 살펴보기로 한다.
우선, 클럭 데이터 복원 회로는 데이터(DIN)가 입력되는 주파수에 따라 동작 모드 신호(MD)를 생성한다. 그래서 만약, 데이터(DIN)가 도 13 의 (A)와 같은 주파수를 가진다면 위상 제어부(950)는 동작 모드 신호(MD)에 응답하여 첫 번째 모드로 동작하고, 그에 따라 지연된 정 클럭 신호(D_CLK)와 지연된 부 클럭 신호(/D_CLK)는 제1 타겟 위치와 제2 타겟 위치로 이동하게 된다. 그리고 만약, 데이터(DIN)가 도 13 의 (B)와 같은 주파수를 가진다면 위상 제어부(950)는 동작 모드 신호(MD)에 응답하여 두 번째 모드로 동작하고, 그에 따라 지연된 정 클럭 신호(D_CLK)와 지연된 부 클럭 신호(/D_CLK)는 제2 타겟 위치와 제1 타겟 위치로 이동하게 된다. 이러한 동작은 위상 제어부(950)가 지연된 데이터(JJJ)와 지연된 정 클럭 신호(D_CLK)의 위상 관계를 동작 모드 신호(MD)에 따라 180°또는 0°로 제어할 수 있기 때문이다. 그리고, 이러한 위상 제어부(950)의 동작에 의하여 가변 지연부(940)의 지연 범위는 거의 없게 설계하는 것이 가능하다.
본 발명의 실시예에 따른 클럭 데이터 복원 회로는 동작 모드에 따라 타겟 위치를 제어하는 것이 가능하며, 최소한의 지연 범위로 클럭 성분을 지연시키는 것이 가능하다. 여기서, 클럭 성분을 지연시키는 것은 데이터 성분을 지연시키는 것보다 지터 특성에서 유리하다는 것을 의미한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
뿐만 아니라, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
310 : 위상 검출부
320 : 가변 지연부
330 : 위치 제어부

Claims (13)

  1. 제1 클럭 신호와 제2 클럭 신호 각각의 위상과 상기 위상 각각에 대응하는 예정된 제1 및 제2 타겟 위치를 비교하여 지연 제어 신호를 생성하기 위한 위상 검출부;
    상기 지연 제어 신호에 응답하여 상기 제1 클럭 신호를 상기 제1 타겟 위치로 이동시키고, 상기 제2 클럭 신호를 상기 제2 타겟 위치로 이동시키기 위한 가변 지연부; 및
    동작 모드에 따라 상기 제1 및 제2 타겟 위치를 가변하기 위한 위치 제어부
    를 구비하는 집적 회로.
  2. 제1항에 있어서,
    상기 위상 검출부는,
    상기 제1 클럭 신호와 상기 제2 클럭 신호에 응답하여 데이터를 정렬하기 위한 정렬부;
    상기 정렬부에 정렬된 데이터를 디코딩하여 제1 제어 신호를 생성하기 위한 제1 디코딩부;
    상기 정렬부의 정렬된 데이터를 디코딩하여 제2 제어 신호를 생성하기 위한 제2 디코딩부; 및
    상기 동작 모드에 따라 상기 제1 제어 신호 또는 상기 제2 제어 신호를 상기 지연 제어 신호로 출력하기 위한 다중화부를 구비하는 것을 특징으로 하는 집적 회로.
  3. 제2항에 있어서,
    상기 동작 모드는 제1 동작 모드와 제2 동작 모드를 포함하며,
    상기 제1 동작 모드시 상기 제1 타겟 위치는 상기 데이터의 중심에 대응하고 상기 제2 타겟 위치는 상기 데이터의 에지에 대응하고,
    상기 제2 동작 모드시 상기 제1 타겟 위치는 상기 데이터의 에지에 대응하고, 상기 제2 타겟 위치는 상기 데이터의 중심에 대응하는 것을 특징으로 하는 집적 회로.
  4. 제2항에 있어서,
    상기 동작 모드에 따라 상기 정렬부에 정렬된 데이터 중 어느 하나를 복원 데이터로 출력하기 위한 출력부를 더 구비하는 집적 회로.
  5. 입력되는 데이터를 예정된 시간만큼 지연시키기 위한 지연부;
    상기 데이터와 상기 지연부의 출력 신호에 응답하여 리셋 신호를 생성하기 위한 리셋 신호 생성부;
    상기 리셋 신호에 응답하여 제1 클럭 신호와 제2 클럭 신호를 생성하기 위한 오실레이팅부;
    상기 제1 클럭 신호와 상기 제2 클럭 신호 각각의 위상과 상기 위상 각각에 대응하는 예정된 제1 및 제2 타겟 위치를 비교하여 지연 제어 신호를 생성하기 위한 위상 검출부;
    상기 지연 제어 신호에 응답하여 상기 제1 클럭 신호를 상기 제1 타겟 위치로 지연시키고, 상기 제2 클럭 신호를 상기 제2 타겟 위치로 지연시키기 위한 가변 지연부; 및
    동작 모드에 따라 상기 제1 및 제2 타겟 위치를 가변하기 위한 위치 제어부
    를 구비하는 집적 회로.
  6. 제5항에 있어서,
    상기 위상 검출부는,
    상기 제1 클럭 신호와 상기 제2 클럭 신호에 응답하여 데이터를 정렬하기 위한 정렬부;
    상기 정렬부에 정렬된 데이터를 디코딩하여 제1 제어 신호를 생성하기 위한 제1 디코딩부;
    상기 정렬부의 정렬된 데이터를 디코딩하여 제2 제어 신호를 생성하기 위한 제2 디코딩부; 및
    상기 동작 모드에 따라 상기 제1 제어 신호 또는 상기 제2 제어 신호를 상기 지연 제어 신호로 출력하기 위한 다중화부를 구비하는 것을 특징으로 하는 집적 회로.
  7. 제6항에 있어서,
    상기 동작 모드는 제1 동작 모드와 제2 동작 모드를 포함하며,
    상기 제1 동작 모드시 상기 제1 타겟 위치는 상기 데이터의 중심에 대응하고 상기 제2 타겟 위치는 상기 데이터의 에지에 대응하고,
    상기 제2 동작 모드시 상기 제1 타겟 위치는 상기 데이터의 에지에 대응하고, 상기 제2 타겟 위치는 상기 데이터의 중심에 대응하는 것을 특징으로 하는 집적 회로.
  8. 제6항에 있어서,
    상기 동작 모드에 따라 상기 정렬부에 정렬된 데이터 중 어느 하나를 복원 데이터로 출력하기 위한 출력부를 더 구비하는 집적 회로.
  9. 제5항에 있어서,
    상기 동작 모드는 상기 데이터가 입력되는 주파수에 대응하는 정보를 가지는 것을 특징으로 하는 집적 회로.
  10. 데이터의 주파수에 따라 동작 모드를 선택하는 단계;
    상기 동작 모드에 응답하여 제1 클럭 신호와 제2 클럭 신호 각각의 타겟 위치를 설정하고, 상기 타겟 위치에 따라 위상 비교를 수행하는 단계;
    상기 위상 비교를 수행하는 단계에 따라 상기 제1 및 제2 클럭 신호의 주파수 및 지연량을 조절하는 단계; 및
    상기 제1 및 제2 클럭 신호에 응답하여 상기 데이터를 복원하는 단계
    를 포함하는 클럭 데이터 복원 회로의 동작 방법.
  11. 제10항에 있어서,
    상기 위상 비교를 수행하는 단계는,
    상기 제1 클럭 신호와 상기 제2 클럭 신호에 응답하여 데이터를 정렬하는 단계;
    상기 정렬하는 단계를 통해 정렬된 데이터를 디코딩하여 제1 및 제2 제어 신호를 생성하는 단계; 및
    상기 동작 모드에 따라 상기 제1 제어 신호 또는 상기 제2 제어 신호를 상기 주파수 및 지연량을 조절하기 위한 지연 제어 신호로 출력하는 단계를 포함하는 것을 특징으로 하는 클럭 데이터 복원 회로의 동작 방법.
  12. 제10항에 있어서,
    상기 데이터를 복원하는 단계는,
    상기 동작 모드에 따라 상기 제1 클럭 신호에 동기화된 제1 데이터를 복원 데이터로 출력하는 단계; 및
    상기 동작 모드에 따라 상기 제2 클럭 신호에 동기화된 제2 데이터를 상기 복원 데이터로 출력하는 단계를 포함하는 클럭 데이터 복원 회로의 동작 방법.
  13. 제10항에 있어서,
    상기 동작 모드는 제1 동작 모드와 제2 동작 모드를 포함하며,
    상기 제1 동작 모드시 상기 제1 타겟 위치는 상기 데이터의 중심에 대응하고 상기 제2 타겟 위치는 상기 데이터의 에지에 대응하고,
    상기 제2 동작 모드시 상기 제1 타겟 위치는 상기 데이터의 에지에 대응하고, 상기 제2 타겟 위치는 상기 데이터의 중심에 대응하는 것을 특징으로 클럭 데이터 복원 회로의 동작 방법.
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