KR20080002590A - 지연고정 루프회로 - Google Patents

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KR20080002590A
KR20080002590A KR1020060061483A KR20060061483A KR20080002590A KR 20080002590 A KR20080002590 A KR 20080002590A KR 1020060061483 A KR1020060061483 A KR 1020060061483A KR 20060061483 A KR20060061483 A KR 20060061483A KR 20080002590 A KR20080002590 A KR 20080002590A
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이광수
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주식회사 하이닉스반도체
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Abstract

본 발명은 외부클럭을 입력받아 버퍼링하여 기준클럭을 출력하는 제 1 버퍼와; 상기 기준클럭을 제 1 지연구간만큼 지연시켜 출력하는 제 1 지연부와; 상기 제 1 지연부로부터의 신호를, 제 2 지연구간만큼 지연시켜 피드백클럭을 출력하는 제 2 지연부와; 상기 기준클럭과 상기 피드백클럭의 위상을 비교하여 제 1 위상제어신호를 출력하는 위상검출부와; 상기 제 1 위상제어신호를 입력받아, 상기 제 1 위상제어신호에서 소정 구간 이하의 단파성분을 제거하여 제 2 위상제어신호를 생성하는 보정부와; 상기 보정부로부터의 제 2 위상제어신호에 응답하여 상기 제 1 지연부의 지연동작을 제어하는 제어부를 포함하여 구성되는 지연고정 루프회로에 관한 것이다.
지연고정 루프회로

Description

지연고정 루프회로{Delay Locked Loop Circuit}
도 1은 종래 기술에 의한 지연고정 루프회로의 구성을 도시한 것이다.
도 2는 종래 지연고정 루프회로에 사용되는 제어부의 구성을 도시한 것이다.
도 3은 본 발명에 의한 일 실시예에 따른 지연고정루프회로의 구성을 도시한 것이다.
도 4는 본 실시예에 따른 지연고정 루프회로에 포함된 보정부 및 제어부를 도시한 것이다.
도 5는 본 실시예에 따른 지연고정 루프회로에 포함된 보정부의 구성을 도시한 것이다.
도 6은 종래 지연고정 루프회로에 사용되는 각 신호의 타이밍도를 도시한 것이다.
도 7은 본 실시예에 따른 지연고정루프회로에 사용되는 각 신호의 타이밍도를 도시한 것이다.
본 발명은 지연고정루프회로에 관한 것으로, 더욱 구체적으로는 지연고정 루프회로에서 위상검출부로부터 출력되는 위상제어신호에 포함된 짧은 폭의 펄스성분인 단파성분을 제거함으로써, 클럭에 대한 지연오류를 방지하여 적절한 타이밍의 내부클럭을 생성할 수 있는 지연고정루프회로에 관한 것이다.
통상적으로, 시스템이나 회로에서 클럭은 동작 타이밍을 맞추기 위한 기준 신호로 사용되고 있으며, 에러(error)없이 보다 빠른 동작을 보장하기 위해서 사용되기도 한다. 외부로부터 입력되는 클럭이 내부에서 사용될 때 내부 회로에 의한 시간 지연(클럭 스큐(clock skew))이 발생하게 되는데, 이러한 시간 지연을 보상하여 DQ 데이터나 DQ 스트로브가 외부 클럭과 동일한 위상을 갖도록 내부클럭의 위상을 적정 수준으로 조절하기 위하여 위상고정루프(phase locked loop, PLL), 지연고정루프(delay locked loop, DLL) 등이 사용되고 있다.
기존에는 PLL이 널리 사용되어 왔으나, PLL에 비해 잡음(noise)의 영향을 덜 받는 DLL의 장점 때문에 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 동기식 반도체 메모리에서는 DLL이 널리 사용되고 있다.
도 1은 종래 기술에 의한 지연고정 루프회로의 구성을 도시한 것으로서, 이를 참조하여 종래 지연고정루프회로의 동작을 설명한다.
먼저, 버퍼(101)에서는 외부클럭(CLK)을 버퍼링하여 기준클럭(ref_clk)을 출력한다. 그리고, 제 1 지연부(102)는 상기 버퍼(101)로부터 출력되는 기준클 럭(ref_clk)을 소정 구간만큼 지연시켜서 출력하며, 이 때 지연 시간은 제어부(105)의 제어를 받아 결정된다. 그리고, 버퍼(106)는 상기 제 1 지연부(102)로부터 공급되는 신호를 버퍼링하여 내부클럭(int_clk)을 출력한다. 그리고, 데이터 출력버퍼(107)는 셀 어레이로부터 공급되는 데이터를 내부클럭(int_clk)에 동기하여 출력한다.
한편, 제 2 지연부(103)는 제 1 지연부(102)로부터 공급되는 신호를 소정 구간만큼 지연시켜서 피드백클럭(fb_clk)을 출력한다. 여기서, 제 2 지연부(103)는 외부클럭(CLK)이 버퍼(101)에 입력되어 제 1 지연부(102)에 이르기까지의 지연요소(d1)와 버퍼(106)에 입력되어 데이터가 출력될 때까지의 지연요소(d2)를 모델링한 소정 지연구간(d1+d2)을 가지며, 제 2 지연부(103)는 제 1 지연부(102)의 출력신호를 상기 지연구간만큼 지연시켜 피드백클럭(fb_clk)을 출력한다. 원칙적으로 외부클럭(CLK)과 DQ 스트로브의 동기화가 정확하게 이루지기 위해서는 이하에서 설명될 위상검출부(104)에 입력되는 기준클럭(ref_clk)과 피드백클럭(fb_clk)의 위상이 일치해야 한다.
위상검출부(104)는 상기 기준클럭(ref_clk)과 상기 제 2 지연부(103)로부터의 피드백클럭(fb_clk)의 위상을 비교하여, 제어부(105)의 동작을 제어하는 위상제어신호(pcdata)를 출력한다. 즉, 위상검출부(104)는 기준클럭(ref_clk)과 피드백클럭(fb_clk)의 위상을 비교하여 그 결과에 따라 제 1 지연부(102)의 지연동작을 제어하기 위한 위상제어신호(pcdata)를 출력한다.
제어부(105)는 위상제어신호(pcdata)에 응답하여 제 1 지연부(102)로 하여금 그 지연구간을 순차적으로 증감시키도록 제어함으로써, 피드백경로를 통해 공급되는 피드백클럭(fb_clk)과 기준클럭(refclk) 간에 동기화가 유지될 수 있도록 하는데, 이를 도 2를 참조하여 좀 더 구체적으로 살펴 본다. 도 2에 도시된 바와 같이, 제어부(105)의 클럭제어부(111)가 쉬프트 제어클럭(scclk)과 위상제어신호(pcdata)를 입력받아 동기화클럭(CLKIN)을 생성한다. 여기서, 쉬프트 제어클럭(scclk)은 클럭당 지연구간을 소정 구간만큼 증가시키거나 감소시키기 위한 제어클럭으로서, 클럭제어부(111)는 위상제어신호(pcdata)가 하이레벨인 구간과 쉬프트 제어클럭(scclk)을 비교하여 생성되는 동기화클럭(CLKIN)을 출력한다.
이어서, 지연제어부(112)는 신호(ID, increase delay), 신호(DD, decrease delay) 및 동기화클럭(CLKIN)을 조합하여 제어신호(SLOAX, SLEAX, SROAX, SREAX)를 생성한다. 여기서, 제어신호(SLOAX, SLEAX, SROAX, SREAX)는 동기화클럭(CLKIN)에 동기화되어 생성되어 제 1 지연부(102)의 지연구간을 제어하는 제어신호이다. 제어신호(SLOAX)는 신호(DD)의 인에이블시 동기화클럭(CLKIN)의 홀수번째(odd) 상승에지에 동기되어 생성되어 지연구간을 감소시키도록 제어하고, 제어신호(SLEAX)는 신호(DD)의 인에이블시 동기화클럭(CLKIN)의 짝수번째(even) 상승에지에 동기되어 생성되어 지연구간을 감소시키도록 제어한다. 그리고, 제어신호(SROAX)는 신호(ID)의 인에이블시 동기화클럭(CLKIN)의 홀수번째(odd) 상승에지에 동기되어 생성되어 지연구간을 증가시키도록 제어하고, 제어신호(SREAX)는 신호(ID)의 인에이블시 동기화클럭(CLKIN)의 짝수번째(even) 상승에지에 동기되어 생성되어 지연구간을 증가시키도록 제어한다.
이와 같이, 제어부(105)는 위상제어신호(pcdata)를 이용하여 동기화클럭(CLKIN)을 생성하고, 이어서 동기화클럭(CLKIN)에 동기하여 제어신호(SLOAX, SLEAX, SROAX, SREAX)를 생성하여 제 1 지연부(102)의 지연동작을 제어한다. 참고로, 도 2에서 인에이블신호(cmp_en)는 지연고정 루프회로를 인에이블시키는 신호로서 지연제어부(112)는 인에이블신호(cmp_en)에 응답하여 인에이블된다.
그런데, 이러한 종래의 지연고정루프회로에서는 위상검출부(104)로부터 출력되는 위상제어신호(pcdata)에 매우 짧은 폭의 펄스성분인 단파성분이 포함되는 경우, 제어부(105)의 제 1 지연부(102)에 대한 제어시 제어 오류가 발생함에 따라 내부클럭(int_clk)의 지연구간에 오류가 발생하는 문제점이 있었다. 즉, 위상검출부(104)는 기준클럭(ref_clk)과 피드백 클럭(fb_clk)을 비교하여 위상제어신호(pcdata)를 생성하는데, 지속적인 비교동작을 수행함에 따라 내부 또는 외부적 요인에 의해 도 6에 도시된 바와 같이 위상제어신호(pcdata)에 매우 짧은 폭의 펄스성분인 단파성분이 생길 때가 있다. 이에 따라, 이러한 단파 성분에 영향을 받아, 클럭제어부(111)로부터 출력되는 동기화클럭(CLKIN)은 인에이블되지 말아야 할 구간에서 하이레벨로 인에이블되게 되며, 지연제어부(112)로부터 출력되는 제어신호(SLOAX, SLEAX, SROAX, SREAX), 특히 제어신호(SLOAX)도 동기화클럭(CLKIN)의 인에이블에 영향을 받아 도 6의 타원으로 표시된 바와 같이 부적절하게 인에이블된다. 따라서, 결국에는 제어신호(SLOAX, SLEAX, SROAX, SREAX)에 영향을 받아 제 1 지연부(102)의 지연구간이 변하게 됨으로써, 내부클럭(int_clk)의 지연구간에 오류가 발생하여 출력데이터와 내부클럭(int_clk) 간에 동기 불일치가 발생하고, 이에 따라 부정확한 데이터가 출력되는 문제점이 있었다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 지연고정 루프회로의 위상검출부로부터 출력되는 위상제어신호에 포함된 짧은 폭의 펄스성분인 단파성분을 제거함으로써, 클럭에 대한 지연오류를 방지하여 적절한 타이밍의 내부클럭을 생성할 수 있는 지연고정루프회로를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 외부클럭을 입력받아 버퍼링하여 기준클럭을 출력하는 제 1 버퍼와; 상기 기준클럭을 제 1 지연구간만큼 지연시켜 출력하는 제 1 지연부와; 상기 제 1 지연부로부터의 신호를, 반도체 장치의 내부 지연요소를 모델링하여 얻어진 소정 제 2 지연구간만큼 지연시켜 피드백클럭을 출력하는 제 2 지연부와; 상기 기준클럭과 상기 피드백클럭의 위상을 비교하여 제 1 위상제어신호를 출력하는 위상검출부와; 상기 제 1 위상제어신호를 입력받아, 상기 제 1 위상제어신호에서 소정 구간 이하의 단파성분을 제거하여 제 2 위상제어신호를 생성하는 보정부와; 상기 보정부로부터의 제 2 위상제어신호에 응답하여 상기 제 1 지연부의 지연동작을 제어하는 제어부를 포함하여 구성되는 지연고정 루프회로를 제공한다.
본 발명에서, 상기 보정부는 외부클럭 주기의 소정 정수배의 주기마다 제 1 구간동안 인에이블되는 제 1 펄스와; 상기 제 1 펄스를 제 2 구간만큼 이동시킨 제 2 펄스에 응답하여 동작하는 것을 특징으로 한다.
본 발명에서, 상기 제 1 펄스는 외부클럭 주기의 4배의 주기마다 1 클럭 주기 동안 인에이블되는 것이 바람직하다.
본 발명에서, 상기 제 2 펄스는 상기 제 1 펄스를 외부클럭의 한 주기만큼 뒤로 이동시킨 것임을 특징으로 한다.
본 발명에서, 상기 보정부는 상기 제 1 펄스에 응답하여 상기 제 1 위상제어신호를 전달하는 제 1 전달게이트와; 상기 제 2 펄스에 응답하여 상기 제 1 위상제어신호를 전달하는 제 2 전달게이트와; 상기 제 1 전달게이트로부터의 신호와 제 2 전달게이트로부터의 신호를 논리연산하여 상기 제 2 위상제어신호를 출력하는 논리부를 포함하여 구성되는 것이 바람직하다.
본 발명에서, 상기 제 1 전달게이트는 상기 제 1 펄스의 인에이블에 응답하여 동작하는 것이 바람직하다.
본 발명에서, 상기 제 2 전달게이트는 상기 제 2 펄스의 디스에이블에 응답하여 동작하는 것이 바람직하다.
본 발명에서, 상기 논리부는 논리곱 연산을 수행하는 것이 바람직하다.
본 발명에서, 지연고정 루프회로는 상기 제 1 지연부로부터의 신호를 버퍼링하여 내부클럭을 발생시키는 제 2 버퍼를 더 포함하는 것이 바람직하다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시 예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 3은 본 발명에 의한 일 실시예에 따른 지연고정루프회로의 구성을 도시한 것이고, 도 4는 본 실시예에 따른 지연고정 루프회로에 포함된 보정부 및 제어부를 도시한 것이며, 도 5는 본 실시예에 따른 지연고정 루프회로에 포함된 보정부의 구성을 도시한 것이다. 이를 참조하여 본 실시예에 의한 지연고정루프회로의 구성을 설명하면 다음과 같다.
도 3에 도시된 바와 같이, 본 실시예에 따른 지연고정루프회로는 외부클럭(CLK)을 입력받아 버퍼링하여 기준클럭(ref_clk)을 출력하는 버퍼(101)와; 기준클럭(ref_clk)을 제 1 지연구간만큼 지연시켜 출력하는 제 1 지연부(102)와; 제 1 지연부(102)로부터의 신호를, 반도체 장치의 내부 지연요소를 모델링하여 얻어진 소정 제 2 지연구간만큼 지연시켜 피드백클럭(fb_clk)을 출력하는 제 2 지연부(103)와; 기준클럭(ref_clk)과 피드백클럭(fb_clk)의 위상을 비교하여 제 1 위상제어신호(pcdata1)를 출력하는 위상검출부(104)와; 제 1 위상제어신호(pcdata1)를 입력받아, 상기 제 1 위상제어신호(pcdata1)에서 소정 구간 이하의 단파성분을 제거하여 제 2 위상제어신호(pcdata2)를 생성하는 보정부(150)와; 보정부(150)로부터의 제 2 위상제어신호(pcdata2)에 응답하여 제 1 지연부(102)의 지연동작을 제어하는 제어부(105)를 포함하여 구성된다.
보정부(150)는 외부클럭(CLK) 주기의 소정 정수배의 주기마다 제 1 구간동안 인에이블되는 제 1 펄스(CLK4P1)와; 제 1 펄스(CLK4P1)를 외부클럭(CLK)의 한 클럭주기만큼 이동시킨 제 2 펄스(CLK4P2)에 응답하여 동작하며; 상기 제 1 펄스(CLK4P1)에 응답하여 제 1 위상제어신호(pcdata1)를 전달하는 전달게이트(TG11)와; 제 2 펄스(CLK4P2)에 응답하여 제 1 위상제어신호(pcdata2)를 전달하는 전달게이트(TG12)와; 전달게이트(TG11)로부터의 신호와 전달게이트(TG12)로부터의 신호를 논리곱연산하여 제 2 위상제어신호(pcdata2)를 출력하는 논리부(115)를 포함하여 구성된다.
이와 같이 구성된 본 실시예의 동작을 도 3 내지 도 7을 참조하여 구체적으로 설명한다.
먼저, 버퍼(101)에서는 외부클럭(CLK)을 버퍼링하여 기준클럭(ref_clk)을 출력한다. 그리고, 제 1 지연부(102)는 상기 버퍼(101)로부터 출력되는 기준클럭(ref_clk)을 소정 구간만큼 지연시켜서 출력하며, 이 때 지연 시간은 제어부(105)의 제어를 받아 결정된다. 그리고, 버퍼(106)는 상기 제 1 지연부(102)로부터 공급되는 신호를 버퍼링하여 내부클럭(int_clk)을 출력한다. 그리고, 데이터 출력버퍼(107)는 셀 어레이로부터 공급되는 데이터를 내부클럭(int_clk)에 동기하여 출력한다.
한편, 제 2 지연부(103)는 제 1 지연부(102)로부터 공급되는 신호를 소정 구간만큼 지연시켜서 피드백클럭(fb_clk)을 출력한다. 여기서, 제 2 지연부(103)는 외부클럭(CLK)이 버퍼(101)에 입력되어 제 1 지연부(102)에 이르기까지의 지연요소 와 버퍼(106)에 입력되어 데이터가 출력될 때까지의 지연요소를 모델링한 소정 지연구간을 가지며, 제 2 지연부(103)는 제 1 지연부(102)의 출력신호를 상기 지연구간만큼 지연시켜 피드백클럭(fb_clk)을 출력한다.
위상검출부(104)는 상기 기준클럭(ref_clk)과 상기 제 2 지연부(103)로부터의 피드백클럭(fb_clk)의 위상을 비교하여, 제어부(105)의 동작을 제어하기 위한 제 1 위상제어신호(pcdata1)를 보정부(150)로 출력한다. 즉, 위상검출부(104)는 기준클럭(ref_clk)과 피드백클럭(fb_clk)의 위상을 비교하여 그 결과에 따라 제 1 위상제어신호(pcdata1)를 출력한다.
이어서, 보정부(150)는 제 1 위상제어신호(pcdata1)와 제 1 펄스(CLK4P1) 및 제 2 펄스(CLK4P2)를 입력받아, 도 7에 도시된 바와 같이 제 1 위상제어신호(pcdata1)에서 인에이블 구간이 소정 구간 이하로 매우 짧은 단파성분을 제거하여 제 2 위상제어신호(pcdata2)를 생성하는 바, 이를 도 5를 참조하여 구체적으로 설명한다. 여기서, 제 1 펄스(CLK4P1)는 외부클럭(CLK) 주기의 소정 정수배, 특히 4배의 주기마다 1 클럭 주기동안 인에이블되는 신호이고, 제 2 펄스(CLK4P2)는 제 1 펄스(CLK4P1)를 외부클럭(CLK)의 1 클럭주기만큼 뒤로 이동시킨 신호이다. 이 때, 제 1 펄스(CLK4P1)와 제 2 펄스(CLK4P2)가 인에이블되는 주기 및 인에이블 구간은 시스템 및 기타 조건에 따라 달라질 수 있다.
도 7에 도시된 바와 같이, 정상 동작인 경우 제 1 위상제어신호(pcdata1)는 제 1 펄스(CLK4P1)의 상승에지와 동기된 시점에서 하이레벨에서 로우레벨로 또는 로우레벨에서 하이레벨로 천이되어 비교적 긴 구간에 걸쳐 그 상태를 유지한다(도 7의 "X" 참조). 따라서, 제 1 펄스(CLK4P1)가 로우레벨에서 하이레벨로 천이되면, 도 5의 보정부(150)에서 전달게이트(TG11)는 하이레벨의 제 1 펄스(CLK4P1)에 응답하여 턴-온되고 전달게이트(TG12)는 로우레벨의 제 2 펄스(CLK4P2)에 응답하여 턴-온된다. 이에 따라, 제 1 위상제어신호(pcdata1)는 전달게이트(TG11)와 전달게이트(TG12)를 통하여 논리부(115)의 양측 입력단으로 제공되고, 논리부(115)는 양측 입력단으로 제공되는 상기 신호를 논리곱 연산하여 제 2 위상제어신호(pcdata2)를 출력한다. 따라서, 제 1 위상제어신호(pcdata1)가 제 1 펄스(CLK4P1)의 상승에지와 동기된 시점에서 정상적인 레벨천이를 하는 경우에는, 보정부(150)는 이를 그대로 통과시켜 제 2 위상제어신호(pcdata2)를 출력한다.
반면, 위상검출부(104)의 지속적인 비교동작 수행에 따라 내부 또는 외부적 요인에 의해 도 7에 도시된 바와 같이 제 1 위상제어신호(pcdata1)에 매우 짧은 폭의 펄스성분인 단파성분이 비정상적으로 발생하는 경우(도 7의 "Y" 참조), 본 실시예의 보정부(150)는 상기 단파성분을 제거하여 제 2 위상제어신호(pcdata2)를 생성한다. 즉, 비정상적인 동작의 경우 도 7의 "Y"에 표시된 바와 같이 제 1 위상제어신호(pcdata1)는 제 1 펄스(CLK4P1)의 상승에지가 아닌 다른 구간에서 매우 짧은 폭의 펄스 성분을 포함할 수 있다. 그러나, 이 때 제 1 펄스(CLK4P1)는 로우레벨의 상태에 있으므로, 도 5의 보정부(150)에서 전달게이트(TG11)는 이에 응답하여 턴-오프되고, 전달게이트(TG12)는 하이레벨의 제 2 펄스(CLK4P2)에 응답하여 턴-오프된다. 이에 따라, 제 1 위상제어신호(pcdata1)의 단파 성분은 논리부(115)에 전달되지 않고 차단되므로, 보정부(150)로부터 출력되는 제 2 위상제어신호(pcdata2)는 도 7에 도시된 바와 같이 제 1 위상제어신호(pcdata1)에서 상기 단파 성분들이 모두 제거된 형태의 신호가 된다.
다음으로, 도 3 및 4에 도시된 바와 같이 제어부(105)는 제 2 위상제어신호(pcdata2)에 응답하여 제 1 지연부(102)로 하여금 그 지연구간을 순차적으로 증감시키도록 제어함으로써, 피드백경로를 통해 공급되는 피드백클럭(fb_clk)과 기준클럭(refclk) 간에 동기화가 유지될 수 있도록 한다. 즉, 제어부(105)의 클럭제어부(111)는 쉬프트 제어클럭(scclk)과 제 2 위상제어신호(pcdata2)를 입력받아 동기화클럭(CLKIN)을 생성한다. 이어서, 지연제어부(112)는 신호(ID, increase delay), 신호(DD, decrease delay) 및 동기화클럭(CLKIN)을 조합하여 제어신호(SLOAX, SLEAX, SROAX, SREAX)를 생성한다. 여기서, 제어신호(SLOAX, SLEAX, SROAX, SREAX), 쉬프트 제어클럭(scclk) 및 동기화클럭(CLKIN)은 종래와 동일하다.
이와 같이, 제어부(105)는 제 2 위상제어신호(pcdata2)를 이용하여 동기화클럭(CLKIN)을 생성하고, 이어서 동기화클럭(CLKIN)에 동기하여 제어신호(SLOAX, SLEAX, SROAX, SREAX)를 생성하여 제 1 지연부(102)의 지연동작을 제어한다.
그런데, 여기서 제 2 위상제어신호(pcdata2)는 상기에서 본 바와 같이 제 1 위상제어신호(pcdata1)에서 상기 단파 성분들을 제거한 신호이기 때문에, 본 실시예에서 제어부(105)는 제 1 지연부(102)에 대한 제어시 제어 오류를 발생시키지 않는다. 즉, 제어부(105)의 클럭제어부(111)에 입력되는 제 2 위상제어신호(pcdata2)는 상기 단파성분들이 제거된 신호이기 때문에, 종래와는 달리 클럭제어부(111)로부터 출력되는 동기화클럭(CLKIN)은 인에이블되지 말아야 할 구간에서 부적절하게 하이레벨로 인에이블되지는 않으며, 이에 따라 지연제어부(112)로부터 출력되는 제어신호(SLOAX, SLEAX, SROAX, SREAX)도 도 7에 도시된 바와 같이 부적절한 시점에서 인에이블되지 않는다.
따라서, 본 실시예에 따르면 제어신호(SLOAX, SLEAX, SROAX, SREAX)는 상기 단파 성분에 영향을 받지 않으므로, 내부클럭(int_clk)의 지연구간에 오류가 발생하는 것을 방지할 수 있으며 출력데이터와 내부클럭(int_clk) 간에도 동기불일치가 발생하는 것을 방지할 수 있다.
결과적으로, 본 실시예에 따른 지연고정루프회로에서는 위상검출부의 지속적인 비교동작 등에 의해 위상제어신호에 짧은 폭의 펄스성분인 단파성분이 포함된다 하더라도 상기 단파 성분을 제거한 위상제어신호를 생성함으로써, 클럭에 대한 지연조절 오류를 방지하여 적절한 타이밍의 내부클럭을 생성할 수 있고 출력데이터와 내부클럭(int_clk) 간에 동기 일치가 되도록 하여 정확한 데이터가 출력되도록 할 수 있다.
이상 설명한 바와 같이, 본 실시예에 따른 지연고정루프회로는 위상검출부로부터 출력되는 위상제어신호에 포함된 짧은 폭의 펄스성분인 단파성분을 제거함으로써, 클럭에 대한 지연오류를 방지하여 적절한 타이밍의 내부클럭을 생성할 수 있는 이점이 있다.

Claims (9)

  1. 외부클럭을 입력받아 버퍼링하여 기준클럭을 출력하는 제 1 버퍼와;
    상기 기준클럭을 제 1 지연구간만큼 지연시켜 출력하는 제 1 지연부와;
    상기 제 1 지연부로부터의 신호를 제 2 지연구간만큼 지연시켜 피드백클럭을 출력하는 제 2 지연부와;
    상기 기준클럭과 상기 피드백클럭의 위상을 비교하여 제 1 위상제어신호를 출력하는 위상검출부와;
    상기 제 1 위상제어신호를 입력받아, 상기 제 1 위상제어신호에서 소정 구간 이하의 단파성분을 제거하여 제 2 위상제어신호를 생성하는 보정부와;
    상기 보정부로부터의 제 2 위상제어신호에 응답하여 상기 제 1 지연부의 지연동작을 제어하는 제어부를 포함하여 구성되는 지연고정 루프회로.
  2. 제 1 항에 있어서,
    상기 보정부는
    외부클럭 주기의 소정 정수배의 주기마다 제 1 구간동안 인에이블되는 제 1 펄스와;
    상기 제 1 펄스를 제 2 구간만큼 이동시킨 제 2 펄스에 응답하여 동작하는 것을 특징으로 하는 지연고정 루프회로.
  3. 제 2 항에 있어서,
    상기 제 1 펄스는 외부클럭 주기의 4배의 주기마다 1 클럭 주기 동안 인에이블되는 지연고정 루프회로.
  4. 제 2항에 있어서,
    상기 제 2 펄스는 상기 제 1 펄스를 외부클럭의 한 주기만큼 뒤로 이동시킨 것임을 특징으로 하는 지연고정 루프회로.
  5. 제 2 항 또는 제 3항에 있어서,
    상기 보정부는
    상기 제 1 펄스에 응답하여 상기 제 1 위상제어신호를 전달하는 제 1 전달게이트와;
    상기 제 2 펄스에 응답하여 상기 제 1 위상제어신호를 전달하는 제 2 전달게이트와;
    상기 제 1 전달게이트로부터의 신호와 제 2 전달게이트로부터의 신호를 논리연산하여 상기 제 2 위상제어신호를 출력하는 논리부를 포함하여 구성되는 지연고 정루프회로.
  6. 제 5 항에 있어서,
    상기 제 1 전달게이트는 상기 제 1 펄스의 인에이블에 응답하여 동작하는 지연고정 루프회로.
  7. 제 5 항에 있어서,
    상기 제 2 전달게이트는 상기 제 2 펄스의 디스에이블에 응답하여 동작하는 지연고정 루프회로.
  8. 제 5항에 있어서,
    상기 논리부는 논리곱 연산을 수행하는 지연고정 루프회로.
  9. 제 1항에 있어서,
    상기 제 1 지연부로부터의 신호를 버퍼링하여 내부클럭을 발생시키는 제 2 버퍼를 더 포함하는 지연고정루프회로.
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* Cited by examiner, † Cited by third party
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KR101024253B1 (ko) * 2008-12-26 2011-03-29 주식회사 하이닉스반도체 지연고정루프회로 및 그 구동방법
US8233339B2 (en) 2010-07-06 2012-07-31 Hynix Semiconductor Inc. Semiconductor memory device

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