KR20090109255A - 레지스터 제어형 지연고정루프회로 - Google Patents

레지스터 제어형 지연고정루프회로 Download PDF

Info

Publication number
KR20090109255A
KR20090109255A KR1020080034607A KR20080034607A KR20090109255A KR 20090109255 A KR20090109255 A KR 20090109255A KR 1020080034607 A KR1020080034607 A KR 1020080034607A KR 20080034607 A KR20080034607 A KR 20080034607A KR 20090109255 A KR20090109255 A KR 20090109255A
Authority
KR
South Korea
Prior art keywords
timing
pulse
pulses
clock
response
Prior art date
Application number
KR1020080034607A
Other languages
English (en)
Other versions
KR100929654B1 (ko
Inventor
구영준
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080034607A priority Critical patent/KR100929654B1/ko
Priority to US12/337,562 priority patent/US7940096B2/en
Publication of KR20090109255A publication Critical patent/KR20090109255A/ko
Application granted granted Critical
Publication of KR100929654B1 publication Critical patent/KR100929654B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0818—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter comprising coarse and fine delay or phase-shifting means

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

본 발명은 반도체 소자 내에서 상대적으로 작은 면적을 차지하는 레지스터 제어형 지연고정루프회로에 관한 것으로써, 지연고정을 이루기 위하여 소오스 클록에 응답하여 순차적으로 활성화되는 다수의 타이밍 펄스에 의해 정의되는 딜레이 쉬프팅 업데이트 주기마다 상기 소오스 클록의 클록에지에 대응된 내부클록을 지연하여 지연고정루프클록으로서 출력하기 위한 레지스터 제어형 지연고정루프(DLL)회로에 있어서, 상기 소오스 클록에 응답하여 순차적으로 활성화되는 다수의 타이밍 전치펄스 - 상기 딜레이 쉬프팅 업데이트 주기마다 적어도 2번 이상 반복됨 - 을 생성하기 위한 타이밍 전치펄스 생성수단; 다수의 타이밍 전치펄스 중 예정된 어느 하나의 클록이 토글링하는 것을 기준으로 논리레벨이 변동하는 마스크 신호를 생성하기 위한 마스크 신호 생성수단; 상기 마스크 신호에 응답하여 다수의 타이밍 전치펄스를 다수의 타이밍 펄스로서 출력하기 위한 타이밍 펄스 출력수단을 구비하는 것을 특징으로 하는 레지스터 제어형 지연고정루프(DLL)회로를 제공한다.
지연고정루프(DLL)회로, 타이밍 전치펄스, 타이밍 펄스, 마스크 신호

Description

레지스터 제어형 지연고정루프회로{REGISTER CONTROLED DELAY LOCKED LOOP CIRCUIT}
본 발명은 반도체 설계기술에 관한 것으로서, 특히, 반도체 소자의 레지스터 제어형 지연고정루프회로에 관한 것으로서, 더 자세히는 반도체 소자 내에서 상대적으로 작은 면적을 차지하는 레지스터 제어형 지연고정루프회로에 관한 것이다.
DDR SDRAM(Double Data Rate Synchronous DRAM)과 같은 동기식 반도체 메모리 장치는 메모리 컨트롤러(CTRL)와 같은 외부 장치로부터 입력되는 외부클록에 동기된 내부클록를 이용하여 외부 장치들과 데이터의 전송을 수행한다.
이는 메모리와 메모리 컨트롤러간에 안정적으로 데이터를 전송하기 위해서는 메모리 컨트롤러에서 인가되는 메모리로 외부클록과 메모리에서 출력되는 데이터간의 시간적 동기가 매우 중요하기 때문이다.
이때, 메모리에서 출력되는 데이터는 내부클록에 동기되어 출력되는데, 내부클록은 처음에 메모리로 인가될 때에는 외부클록과 동기된 상태로 인가되지만, 메 모리 내의 각 구성요소들을 거치면서 지연되어 메모리 외부로 출력될 때에는 외부클록과 동기되지 않은 상태로 출력된다.
따라서, 메모리에서 출력되는 데이터의 안정적인 전송을 위해서는 데이터를 전송하는 메모리 내의 각 구성요소들을 거치면서 지연된 내부클록이 메모리 컨트롤러에서 인가되는 외부클록의 에지(Edge), 혹은 중심(center)에 정확하게 위치시키기 위해 데이터가 버스에 실리는 시간을 내부클록에 역보상하여 내부클록과 외부클록이 동기되도록 해야한다.
이러한 역활을 수행하는 클록 동기회로로는 위상고정루프(PLL: Phase Locked Loop)회로와 지연고정루프(DLL)회로가 있다.
이 중 외부클록의 주파수와 내부클록의 주파수가 서로 다른 경우에는 주파수 채배기능을 사용하여야 함으로 주로 위상고정루프(PLL)를 사용한다. 하지만, 외부클록의 주파수와 내부클록의 주파수가 동일한 경우에는 위상고정루프(PLL)에 비해 잡음에 큰 영향을 받지 않고 상대적으로 작은 면적에서 구현 가능한 지연고정루프(DLL)회로를 주로 사용한다.
즉, 반도체 메모리 소자의 경우는 사용되는 주파수가 동일하므로 클록 동기회로로서 주로 지연고정루프(DLL)회로를 사용한다.
그 중에서도 반도체 메모리 소자에서는 고정 지연 값을 저장할 수 있는 레지스터를 구비하여 전원차단시, 레지스터에 고정 지연 값을 저장하였다가 다시 전원이 인가되면 레지스터에 저장되어 있던 고정 지연 값을 로딩하여 내부클록을 고정하는데 사용함으로써 반도체 메모리 소자의 최초 동작시 내부클록과 외부클록의 위 상차이가 상대적으로 작은 시점에서 클록 동기 동작을 수행할 수 있고, 최초 동작 이후에도 내부클록과 외부클록의 위상차이에 따라 레지스터의 지연 값이 변동하는 폭을 조절함으로써 내부클록과 외부클록이 동기되는데 소요되는 시간을 줄일 수 있는 레지스터 제어형 지연고정루프(Register Controlled DLL)회로가 가장 널리 사용되고 있다.
도 1은 일반적인 레지스터 제어형 지연고정루프(DLL)회로를 도시한 블록 다이어그램이다.
도 1을 참조하면, 일반적인 레지스터 제어형 지연고정루프(DLL)회로를 도시한 블록 다이어그램은, 소오스 클록(REFCLK)과 피드백 클록(fbclkr and fbclkf)의 위상을 비교하기 위한 위상비교부(100R, 100F)와, 소오스 클록(REFCLK)과 동기된 제어클록(CONTCLK)에 응답하여 딜레이 쉬프팅 업데이트 주기마다 순차적으로 활성화되는 다수의 타이밍펄스(PULSE2, PULSE3, PULSE6, PULSE8, PULSE9, PULSE10, PULSE12)를 생성하기 위한 타이밍 펄스 생성부(110)와, 다수의 타이밍펄스(PULSE2, PULSE3, PULSE6, PULSE8, PULSE9, PULSE10, PULSE12) 중 제2타이밍펄스(PULSE2) 또는 제8타이밍 펄스(PULSE8)에 응답하여 위상비교부(100R, 100F)의 비교결과(fine, coarse, FM_pdout, finef, coarsef, FM_pdoutf)에 대응하는 모드제어신호(FM_END, lock_state, FM_END_F, lock_statef)를 생성하기 위한 모드제어부(120R, 120F)와, 다수의 타이밍펄스(PULSE2, PULSE3, PULSE6, PULSE8, PULSE9, PULSE10, PULSE12) 중 제3타이밍펄스(PULSE3) 또는 제6타이밍 펄스(PULSE6) 또는 제9타이밍 펄스(PULSE9) 또는 제10타이밍 펄스(PULSE10) 또는 제12타이밍 펄스(PULSE12) 및 모 드제어신호(FM_END, lock_state, FM_END_F, lock_statef) 에 응답하여 노멀 모드(normal mode) 및 미세조정 모드(coarse mode)에서 딜레이 쉬프팅 동작을 제어하기 위한 제1딜레이 쉬프트 제어신호(frclk_sl, frclk_sr, srclk_sl, srclk_sr, ffclk_sl, ffclk_sr, sfclk_sl, sfclk_sr)와 패스트 모드(fast mode)에서 딜레이 쉬프팅 동작을 제어하기 위한 제2딜레이 쉬프트 제어신호(fastr_sl, fastf_sl)를 생성하는 딜레이 쉬프트 제어부(130R, 130F)와, 노멀 모드에서는 제1딜레이 쉬프트 제어신호(frclk_sl, frclk_sr, srclk_sl, srclk_sr, ffclk_sl, ffclk_sr, sfclk_sl, sfclk_sr)에 응답하여 소오스 클록(REFCLK) 및 제어클록(CONTCLK)과 동기된 내부클록(clkin1, clkin2)의 위상을 딜레이 유닛 단위로 딜레이 쉬프팅시키고, 미세조정 모드에서는 제1딜레이 쉬프트 제어신호(frclk_sl, frclk_sr, srclk_sl, srclk_sr, ffclk_sl, ffclk_sr, sfclk_sl, sfclk_sr)에 응답하여 소오스 클록(REFCLK) 및 제어클록(CONTCLK)과 동기된 내부클록(clkin1, clkin2)의 위상을 딜레이 유닛보다 작은 단위로 딜레이 쉬프팅 시키며, 패스트 모드에서는 제2딜레이 쉬프트 제어신호(fastr_sl, fastf_sl)에 응답하여 내부클록(clkin1, clkin2)의 위상을 딜레이 그룹 - 다수의 딜레이 유닛을 포함함 - 단위로 딜레이 쉬프팅시키기 위한 위상딜레이부(140R, 140F)와, 듀티보정부(160B)의 출력클록(ifbclkr, ifbclkf)을 입력받아 내부클록 경로의 실제 지연조건을 반영하여 피드백 클록(fbclkr, fbclkf)으로서 출력하기 위한 지연복제모델부(150R, 150F)와, 외부클록(CLK)을 버퍼링하여 그 위상이 동기된 소오스 클록(REFCLK), 제어클록(CONTCLK), 내부클록(clkin1, clkin2)을 생성하기 위한 클록 버퍼부(180B)와, 클록인에이블신 호의 반전신호(ckeb_com)와 모드 레지스터 셋(Mode Register Set : MRS)의 파워다운모드 정보를 가지고 있는 신호(sapd) 및 프리차지(PREcharge) 정보를 가지고 있는 신호(rasidle)에 응답하여 클록 버퍼부(180B)의 동작을 제어하기 위한 파워다운모드 제어부(180A)와, 반도체 메모리 소자 외부에서 입력되는 지연고정루프(DLL) 리셋 신호(dll_resetb)와 지연고정루프(DLL) 비활성화신호(dis_dll)에 응답하여 지연고정루프(DLL)회로의 동작을 제어하는 리셋 신호(reset)를 생성하기 위한 지연고정루프(DLL) 제어부(190)와, 위상 딜레이부(140R, 140F)의 출력클록(mixout_r, mixout_f) 중 어느 하나(mixout_r or mixout_f)의 위상을 반전 - 주로 mixout_f - 하여 출력함으로써, 내부클록(clkin1, clkin2)의 라이징 에지에 대응된 라이징 에지를 갖는 라이징 내부클록(rising_clk)과 내부클록(clkin1, clkin2)의 폴링 에지에 대응된 라이징 에지를 갖는 폴링 내부클록(falling_clk)을 출력하는 전치듀티보정부(160A)와, 락킹 상태에서 전치듀티보정부(160A)의 출력클록(rising_clk, falling_clk)의 듀티 비(duty ratio)를 보정하기 위한 듀티보정부(160B), 및 듀티보정부(160B)의 출력클록(ifbclkr, ifbclkf)를 드라이빙한 지연고정루프 출력클록(irclkdll, ifclkdll)을 반도체 메모리 소자의 출력드라이버로 출력하기 위한 지연고정루프(DLL)회로 드라이버(170)을 더 구비한다.
전술한 일반적인 레지스터 제어형 지연고정루프(DLL)회로의 구성을 바탕으로 그 동작을 설명하면 다음과 같다.
먼저, 전술한 레지스터 제어형 지연고정루프(DLL)회로는, 듀얼루프(Dual-Loop) 방식으로 동작하는 지연고정루프(DLL)회로로서, 이때, 듀얼루프 방식은 지연 고정루프(DLL)회로 드라이버(170)을 통해 출력되는 클록의 듀티 비(duty ratio)가 50 대 50 이 되도록 하기 위한 듀티비 보정 동작을 수행하기 전에 서로 상반되는 위상을 갖는 두 개의 클록을 사용하여 지연고정루프 동작을 수행하고, 지연고정루프 동작을 통해 락킹 상태가 되면 듀티비 보정 동작을 수행하는 방식을 의미한다.
즉, 내부클록(clkin1, clkin2)의 라이징 에지(rising edge)에 대응된 라이징 에지를 갖는 라이징 내부클록(rising_clk)과 내부클록(clkin1, clkin2)의 폴링 에지(falling edge)에 대응된 라이징 에지를 갖는 폴링 내부클록(falling_clk)을 사용하여 지연고정루프 동작을 수행하는 방식을 의미한다.
듀얼루프 방식과 상반되는 다른 방식으로는 싱글루프(Single-Loop) 방식이 있는데, 이때, 싱글루프 방식은 듀티 보정 동작을 수행하기 전에 내부클록(clkin1, clkin2)의 라이징 에지 또는 폴링 에지에 대응된 한 개의 클록만을 사용하여 지연고정루프 동작을 수행하고, 지연고정루프 동작을 통해 락킹 상태가 되면 듀티비 보정 동작을 수행하는 방식을 의미한다.
구체적으로, 지연고정루프(DLL)회로의 구성요소 중 모드제어부(120R, 120F), 위상비교부(100R, 100F), 딜레이 쉬프트 제어부(130R, 130F), 위상 딜레이부(140R, 140F), 지연복제모델부(150R, 150F)는, 서로 같은 회로구성을 갖는 라이징 내부클록(rising_clk)의 위상을 조절하기 위한 블록(100R, 120R, 130R, 140R, 150R)과 폴링 내부클록(falling_clk)의 위상을 조정하기 위한 블록(100F, 120F, 130F, 140F, 150F)으로 나누어진다.
여기서, 라이징 내부클록(rising_clk)의 위상을 조정하기 위한 블록(100R, 120R, 130R, 140R, 150R)은, 락킹 상태 전에도 라이징 내부클록(rising_clk)의 라이징 에지와 소오스 클록(REFCLK)의 라이징 에지가 동기되도록 라이징 내부클록(rising_clk)의 위상을 조정하고, 락킹 상태 후에도 라이징 내부클록(rising_clk)의 라이징 에지와 소오스 클록(REFCLK)의 라이징 에지가 동기되도록 라이징 내부클록(rising_clk)의 위상을 조정하는데 이는, 락킹 상태 전에는 락킹 상태를 만들기 위함이고 락킹 상태 후에는 반도체 메모리 소자의 외부에서 인가되는 전원전압의 변동 또는 노이즈 등의 영향으로부터 라이징 클록(rising_clk)의 위상이 변동하는 것을 보상하기 위함이다.
그리고, 폴링 내부클록(falling_clk)의 위상을 조정하기 위한 블록(100F, 120F, 130F, 140F, 150F)은, 락킹 상태 전에는 폴링 내부클록(falling_clk)의 라이징 에지와 소오스 클록(REFCLK)의 라이징 에지가 동기되도록 폴링 내부클록(falling_clk)의 위상을 조정하지만, 락킹 상태 후에는 일부(130F, 140F)만 동작하고 나머지(100F, 120F, 150F)는 동작하지 않는데, 이는, 락킹 상태 전에는 락킹 상태를 만들기 위함이고 락킹 상태 후에는 락킹 상태에 들어감과 동시에 듀티보정부(160B)에 의해 듀티가 보정된 상태이기 때문에 폴링 내부클록(falling_clk)의 위상이 변동하는 것은 지연고정루프(DLL) 드라이버(170)의 출력에 영향을 미치지 않는다.
참고로, 일반적인 듀얼루프 방식의 레지스터 제어형 지연고정루프(DLL)회로에서 락킹 상태라 함은 소오스 클록(REFCLK)과 라이징 내부클록(rising_clk)의 라이징 에지 및 폴링 내부클록(falling_clk)의 라이징 에지가 모두 동기된 상태 - 일 정 오차범위 이내 - 를 의미하는 것이다.
도 2는 도 1에 도시된 일반적인 레지스터 제어형 지연고정루프(DLL)회로의 구성요소 중 종래기술에 따른 타이밍 펄스 생성부의 구성을 상세히 도시한 회로도이다.
참고로, 일반적인 레지스터 제어형 지연고정루프(DLL)회로의 구성요소 중 종래기술에 따른 타이밍 펄스 생성부(110)에서 생성되는 다수의 타이밍 펄스(PULSE2, PULSE3, PULSE6, PULSE8, PULSE9, PULSE10, PULSE12) 중 마지막에 생성되는 펄스가 제12타이밍 펄스라는 것이 의미하는 바는 도 1에서 도시한 레지스터 제어형 지연고정루프(DLL)회로의 딜레이 쉬프팅 업데이트 주기가 외부클록(CLK)이 12번 토글링하는 시간(12tCK)만큼 이라는 것을 의미한다.
또한, 다수의 타이밍 펄스(PULSE2, PULSE3, PULSE6, PULSE8, PULSE9, PULSE10, PULSE12)가 제1타이밍 펄스부터 제12타이밍 펄스까지 순서대로 다 생성되는 것이 아닌 이유는, 종래기술에 따른 타이밍 펄스 생성부(110)에서는 지연고정루프(DLL)회로의 구성요소로 실제 인가되어 지연고정 동작을 제어하는데 사용되는 타이밍 펄스만 을 생성하기 때문이다.
하지만, 이는 설명의 편의를 위해 정의된 숫자일 뿐, 실제로는 타이밍 펄스 생성부(110)에서 생성되는 타이밍 펄스가 12개보다 많을 수도 있고 적을 수도 있다. 즉, 실제로는 도 1에서 도시한 레지스터 제어형 지연고정루프(DLL)회로의 딜레이 쉬프팅 업데이트 주기가 외부클록(CLK)이 12번 토글링하는 시간(12tCK)만큼보다 많을 수도 있고 적을 수도 있다.
도 2를 참조하면, 도 1에 도시된 일반적인 레지스터 제어형 지연고정루프(DLL)회로의 구성요소 중 종래기술에 따른 타이밍 펄스 생성부(110)는, 소오스 클록(REFCLK)에 동기된 제어클록(CONTCLK)에 응답하여 순차적으로 토글링하는 다수의 타이밍 전치펄스(PULSE_1b_PRE, PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE, PULSE7_PRE, PULSE8_PRE, PULSE9_PRE, PULSE10_PRE, PULSE11_PRE, PULSE12_PRE)를 생성하기 위한 타이밍 전치펄스 생성부(112), 및 다수의 타이밍 전치펄스(PULSE_1b_PRE, PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE, PULSE7_PRE, PULSE8_PRE, PULSE9_PRE, PULSE10_PRE, PULSE11_PRE, PULSE12_PRE)를 다수의 타이밍 펄스(PULSE2, PULSE3, PULSE6, PULSE8, PULSE9, PULSE10, PULSE12)로서 출력하기 위한 타이밍 펄스 출력부(114)를 구비한다.
여기서, 타이밍 전치펄스 생성부(112)는, 소오스 클록(REFCLK)에 동기된 제어클록(CONTCLK)이 토글링하는 것에 응답하여 순차적으로 토글링하는 각각의 타이밍 전치펄스(PULSE_1b_PRE, PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE, PULSE7_PRE, PULSE8_PRE, PULSE9_PRE, PULSE10_PRE, PULSE11_PRE, PULSE12_PRE)를 출력하기 위한 타이밍 전치펄스 출력부(1122), 및 타이밍 전치펄스 출력부(1122)의 동작을 제어하기 위한 동작제어부(1124)를 구비한다.
그리고, 타이밍 전치펄스 생성부(112)의 구성요소 중 타이밍 전치펄스 출력부(1122)는, 다수의 타이밍 전치펄스(PULSE_1b_PRE, PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE, PULSE7_PRE, PULSE8_PRE, PULSE9_PRE, PULSE10_PRE, PULSE11_PRE, PULSE12_PRE) 중 기준 타이밍 펄스(PULSE_1b_PRE)가 토글링된 이후, 소오스 클록(REFCLK)에 동기된 제어클록(CONTCLK)이 토글링 할 때마다 나머지 타이밍 전치펄스(PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE, PULSE7_PRE, PULSE8_PRE, PULSE9_PRE, PULSE10_PRE, PULSE11_PRE, PULSE12_PRE)를 순차적으로 토글링시키는 동작을 수행한다.
즉, 타이밍 전치펄스 생성부(112)의 구성요소 중 타이밍 전치펄스 출력부(1122)는, 시리얼하게 연결된 다수의 플리플롭(1122A, 1122B, 1122C, 1122D, 1122E, 1122F, 1122G, 1122H, 1122I, 1122J, 1122K)를 구비함으로써 클록 입력단(CLK_IN)으로 인가되는 소오스 클록(REFCLK)에 동기된 제어클록(CONTCLK) 및 데이터 입력단(D_IN)으로 인가되는 이전에 활성화된 타이밍 전치펄스(PULSE_1b_PRE, PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE, PULSE7_PRE, PULSE8_PRE, PULSE9_PRE, PULSE10_PRE, PULSE11_PRE)에 응답하여 데이터 출력단(D_OUT)으로 이후에 활성화되는 타이밍 전치펄스(PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE, PULSE7_PRE, PULSE8_PRE, PULSE9_PRE, PULSE10_PRE, PULSE11_PRE, PULSE12_PRE)를 출력한다.
그리고, 타이밍 전치펄스 생성부(112)의 구성요소 중 동작제어부(1124)는, 이후에 활성화되는 타이밍 전치펄스(PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE, PULSE7_PRE, PULSE8_PRE, PULSE9_PRE, PULSE10_PRE, PULSE11_PRE, PULSE12_PRE)가 모두 비활성화 될 때, 기준 타이밍 전치펄 스(PULSE_1b_PRE)를 토글링시킨다.
즉, 동작제어부(1124)는 이후에 활성화되는 타이밍 전치펄스(PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE, PULSE7_PRE, PULSE8_PRE, PULSE9_PRE, PULSE10_PRE, PULSE11_PRE, PULSE12_PRE)가 모두 비활성화될 때 기준 타이밍 전치펄스(PULSE_1b_PRE)를 활성화시키고, 이후에 활성화되는 타이밍 전치펄스(PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE, PULSE7_PRE, PULSE8_PRE, PULSE9_PRE, PULSE10_PRE, PULSE11_PRE, PULSE12_PRE) 중 어느 하나의 신호가 활성화될 때 기준 타이밍 전치펄스(PULSE_1b_PRE)를 비활성화시킨다.
따라서, 타이밍 전치펄스 생성부(112)에서는, 기준 타이밍 펄스(PULSE_1b_PRE)가 토글링하는 것에 응답하여 이후에 활성화되는 타이밍 전치펄스(PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE, PULSE7_PRE, PULSE8_PRE, PULSE9_PRE, PULSE10_PRE, PULSE11_PRE, PULSE12_PRE)가 순차적으로 토글링되고, 이후에 활성화되는 타이밍 전치펄스(PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE, PULSE7_PRE, PULSE8_PRE, PULSE9_PRE, PULSE10_PRE, PULSE11_PRE, PULSE12_PRE)의 토글링이 모두 종료된 것에 응답하여 기준 타이밍 펄스(PULSE_1b_PRE)를 다시 토글링시킴으로써 이후에 활성화되는 타이밍 전치펄스(PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE, PULSE7_PRE, PULSE8_PRE, PULSE9_PRE, PULSE10_PRE, PULSE11_PRE, PULSE12_PRE)가 다시 순차적으로 토글링될 수 있도록 한다.
즉, 소오스 클록(REFCLK)에 동기된 제어클록(CONTCLK)이 계속 토글링한다 면, 다수의 타이밍 전치펄스(PULSE_1b_PRE, PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE, PULSE7_PRE, PULSE8_PRE, PULSE9_PRE, PULSE10_PRE, PULSE11_PRE, PULSE12_PRE)는 계속 반복하여 순차적으로 토글링된다.
그리고, 타이밍 펄스 출력부(114)는, 순차적으로 토글링되는 다수의 타이밍 전치펄스(PULSE_1b_PRE, PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE, PULSE7_PRE, PULSE8_PRE, PULSE9_PRE, PULSE10_PRE, PULSE11_PRE, PULSE12_PRE) 중 예정된 개수의 타이밍 전치펄스(PULSE2_PRE, PULSE3_PRE, PULSE6_PRE, PULSE8_PRE, PULSE9_PRE, PULSE10_PRE, PULSE12_PRE)를 입력받아 다수의 타이밍 펄스(PULSE2, PULSE3, PULSE6, PULSE8, PULSE9, PULSE10, PULSE12)로서 출력한다.
이때, 다수의 타이밍 전치펄스(PULSE_1b_PRE, PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE, PULSE7_PRE, PULSE8_PRE, PULSE9_PRE, PULSE10_PRE, PULSE11_PRE, PULSE12_PRE) 중 예정된 개수의 타이밍 전치펄스(PULSE2_PRE, PULSE3_PRE, PULSE6_PRE, PULSE8_PRE, PULSE9_PRE, PULSE10_PRE, PULSE12_PRE)를 선택하는 기준은, 선택된 예정된 개수의 타이밍 전치펄스(PULSE2_PRE, PULSE3_PRE, PULSE6_PRE, PULSE8_PRE, PULSE9_PRE, PULSE10_PRE, PULSE12_PRE)에 대응하여 생성된 다수의 타이밍 펄스(PULSE2, PULSE3, PULSE6, PULSE8, PULSE9, PULSE10, PULSE12)가 도 1에 도시된 일반적인 레지스터 제어형 지연고정루프(DLL)회로에서 실제로 사용되는 펄스인지 아니면 실제로 사용되지 않는 펄스인지 여부이다.
즉, 다수의 타이밍 전치펄스(PULSE_1b_PRE, PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE, PULSE7_PRE, PULSE8_PRE, PULSE9_PRE, PULSE10_PRE, PULSE11_PRE, PULSE12_PRE)가 모두 지연고정루프(DLL)회로의 각 구성요소로 동작을 제어하는데 사용하는 것이 아니라 미리 예정된 개수의 타이밍 전치펄스(PULSE2_PRE, PULSE3_PRE, PULSE6_PRE, PULSE8_PRE, PULSE9_PRE, PULSE10_PRE, PULSE12_PRE)만 타이밍 펄스(PULSE2, PULSE3, PULSE6, PULSE8, PULSE9, PULSE10, PULSE12)가 되어 지연고정루프(DLL)회로의 각 구성요소로 입력된다.
그런데, 지연고정루프(DLL)회로에서 다수의 타이밍 전치펄스(PULSE_1b_PRE, PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE, PULSE7_PRE, PULSE8_PRE, PULSE9_PRE, PULSE10_PRE, PULSE11_PRE, PULSE12_PRE)를 모두 사용하는 것도 아닌데 생성한 이유는, 다수의 타이밍 펄스(PULSE2, PULSE3, PULSE6, PULSE8, PULSE9, PULSE10, PULSE12)가 한 번씩 토글링된 시간이, 지연고정루프(DLL)회로의 딜레이 쉬프팅 업데이트 주기가 한 번 종료되는 시간과 같아야 하는데, 예컨대, 지연고정루프(DLL)회로의 딜레이 쉬프팅 업데이트 주기가 외부클록(CLK)의 12번 토글링한 시간만큼 이라고 하면, 다수의 타이밍 펄스(PULSE2, PULSE3, PULSE6, PULSE8, PULSE9, PULSE10, PULSE12)가 한 번씩 토글링된 시간이 외부클록(CLK)의 12번 토글링한 시간과 같아야 하는데, 실제 지연고정루프(DLL)회로에서 사용되는 타이밍 펄스(PULSE2, PULSE3, PULSE6, PULSE8, PULSE9, PULSE10, PULSE12)의 개수는 일반적으로 12개보다 작을 뿐만 아니라 각각의 타이밍 펄스(PULSE2, PULSE3, PULSE6, PULSE8, PULSE9, PULSE10, PULSE12)가 토글링되는 타 이밍이 규칙적이지 않으므로, 다수의 타이밍 펄스(PULSE2, PULSE3, PULSE6, PULSE8, PULSE9, PULSE10, PULSE12)만을 생성할 때에는 정확한 생성 타이밍을 맞추는 것이 힘들다.
따라서, 순차적으로 일정한 간격을 갖고 토글링하는 다수의 타이밍 전치펄스(PULSE_1b_PRE, PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE, PULSE7_PRE, PULSE8_PRE, PULSE9_PRE, PULSE10_PRE, PULSE11_PRE, PULSE12_PRE)를 먼저 생성하고, 그 중에서 실제 지연고정루프(DLL)회로의 동작을 위해 필요한 펄스만을 선택하여 다수의 타이밍 펄스(PULSE2, PULSE3, PULSE6, PULSE8, PULSE9, PULSE10, PULSE12)로 출력하는 동작이 필요하다.
도 3은 도 2에 도시된 종래기술에 따른 타이밍 펄스 생성부의 동작에 따라 생성되는 예정된 개수의 타이밍 펄스의 토글링 타이밍을 도시한 타이밍 다이어그램이다.
도 3을 참조하면, 종래기술에 따른 타이밍 펄스 생성부(110)는, 로우 액티브(Low active) 신호인 기준 타이밍 펄스(PULSE_1b_PRE)가 로직'로우'(Low)로 활성화된 상태에서 소오스 클록(REFCLK)에 동기된 제어클록(CONTCLK)이 토글링하는 것에 응답하여 기준 타이밍 펄스(PULSE_1b_PRE)를 로직'하이'(High)로 비활성화시키는 것과 동시에 나머지 타이밍 전치펄스(PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE, PULSE7_PRE, PULSE8_PRE, PULSE9_PRE, PULSE10_PRE, PULSE11_PRE, PULSE12_PRE)를 순차적으로 토글링하고, 이렇게 순차적으로 토글링하 는 다수의 타이밍 전치펄스(PULSE_1b_PRE, PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE, PULSE7_PRE, PULSE8_PRE, PULSE9_PRE, PULSE10_PRE, PULSE11_PRE, PULSE12_PRE) 중 예정된 개수의 타이밍 전치펄스(PULSE2_PRE, PULSE3_PRE, PULSE6_PRE, PULSE8_PRE, PULSE9_PRE, PULSE10_PRE, PULSE12_PRE)에 대응하여 다수의 타이밍 펄스(PULSE2, PULSE3, PULSE6, PULSE8, PULSE9, PULSE10, PULSE12)가 출력되는 것을 알 수 있다.
이때, 다수의 타이밍 전치펄스(PULSE_1b_PRE, PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE, PULSE7_PRE, PULSE8_PRE, PULSE9_PRE, PULSE10_PRE, PULSE11_PRE, PULSE12_PRE)가 토글링하는 타이밍만을 따로 놓고 보면 소오스 클록(REFCLK)에 동기된 제어클록(CONTCLK)이 토글링하는 것에 응답하여 순차적으로 일정한 간격을 갖고 토글링하는 것을 알 수 있다.
반면에, 다수의 타이밍 펄스(PULSE2, PULSE3, PULSE6, PULSE8, PULSE9, PULSE10, PULSE12)가 토글링하는 타이밍만을 따로 놓고 보면 각각의 타이밍 펄스(PULSE2, PULSE3, PULSE6, PULSE8, PULSE9, PULSE10, PULSE12)가 불규칙한 간격으로 토글링되는 것을 알 수 있다.
즉, 순차적으로 일정한 간격을 갖고 토글링하는 다수의 타이밍 전치펄스(PULSE_1b_PRE, PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE, PULSE7_PRE, PULSE8_PRE, PULSE9_PRE, PULSE10_PRE, PULSE11_PRE, PULSE12_PRE)를 사용하여 미리 예정된 불규칙한 간격으로 토글링하는 다수의 타이밍 펄스(PULSE2, PULSE3, PULSE6, PULSE8, PULSE9, PULSE10, PULSE12)를 생성하는 것을 알 수 있다.
전술한 바와 같이 종래기술에 따른 타이밍 펄스 생성부(110)는, 먼저, 다수의 타이밍 전치펄스(PULSE_1b_PRE, PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE, PULSE7_PRE, PULSE8_PRE, PULSE9_PRE, PULSE10_PRE, PULSE11_PRE, PULSE12_PRE)를 생성하는 동작을 수행하고, 그 이후에 다수의 타이밍 전치펄스(PULSE_1b_PRE, PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE, PULSE7_PRE, PULSE8_PRE, PULSE9_PRE, PULSE10_PRE, PULSE11_PRE, PULSE12_PRE)를 선택적으로 다수의 타이밍 펄스(PULSE2, PULSE3, PULSE6, PULSE8, PULSE9, PULSE10, PULSE12)로서 출력하는 동작을 수행한다.
그런데, 다수의 타이밍 전치펄스(PULSE_1b_PRE, PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE, PULSE7_PRE, PULSE8_PRE, PULSE9_PRE, PULSE10_PRE, PULSE11_PRE, PULSE12_PRE)을 생성하는 동작을 도 2를 참조하여 예를 들어 살펴보면, 12개의 타이밍 전치펄스(PULSE_1b_PRE, PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE, PULSE7_PRE, PULSE8_PRE, PULSE9_PRE, PULSE10_PRE, PULSE11_PRE, PULSE12_PRE)를 생성하기 위해 11개의 플리플롭(1122A, 1122B, 1122C, 1122D, 1122E, 1122F, 1122G, 1122H, 1122I, 1122J, 1122K)이 사용되는 것을 알 수 있다.
즉, 동작제어부(1124)에 의해 활성화가 제어되는 기준 타이밍 펄스(PULSE_1b_PRE)을 제외한 나머지 11개의 타이밍 전치펄스(PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE, PULSE7_PRE, PULSE8_PRE, PULSE9_PRE, PULSE10_PRE, PULSE11_PRE, PULSE12_PRE)를 생성하기 위해 11개의 플 리플롭(1122A, 1122B, 1122C, 1122D, 1122E, 1122F, 1122G, 1122H, 1122I, 1122J, 1122K)이 사용되는 것을 알 수 있다.
이렇게, 단순히 순차적으로 일정한 간격을 갖고 토글링하는 다수의 타이밍 전치펄스(PULSE_1b_PRE, PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE, PULSE7_PRE, PULSE8_PRE, PULSE9_PRE, PULSE10_PRE, PULSE11_PRE, PULSE12_PRE)를 생성하기 위해 플리플롭(1122A, 1122B, 1122C, 1122D, 1122E, 1122F, 1122G, 1122H, 1122I, 1122J, 1122K)의 개수를 타이밍 전치펄스의 개수에 맞먹게 늘리는 것은 매우 비효율적일 뿐만 아니라, 실질적으로 반도체 소자의 레이아웃(layout)을 증가시키는 문제점을 발생시킨다.
또한, 전술한 문제는 반도체 소자로 인가되는 외부클록(CLK)의 토글링 주기가(tCK)가 작아지게 되는 앞으로 개발되는 반도체 소자에서 지연고정루프(DLL)회로의 딜레이 쉬프팅 업데이트 주기에 대응하는 외부클록(CLK)의 토글링 횟수가 늘어날 때 더 빈번하게 발생할 수 있다.
예를 들면, 지연고정루프(DLL)회로의 딜레이 쉬프팅 업데이트 주기에 대응하는 외부클록(CLK)의 토글링 횟수가 12번(12tCK)이 아니라 그보다 더 긴 24번(24tCK)이 되면, 즉, 지연고정루프(DLL)회로의 딜레이 쉬프팅 업데이트 주기가 외부클록(CLK)이 12번 토글링되는 시간(12tCK)에서 외부클록(CLK)이 24번 토글링되는 시간(24tCK)으로 늘어나게 되면, 그에 따라 24개의 타이밍 전치펄스가 필요하게 되고, 이로 인해 23개의 플리플롭이 지연고정루프(DLL)회로에 필요하게 되므로, 외부클록(CLK)의 토글링주기(tCK)가 상대적으로 작은 반도체 소자에서 지연고정루 프(DLL)회로가 레이아웃(layout)을 더 많이 차지하는 문제점이 발생할 수 있다.
그리고, 종래기술에 따른 타이밍 펄스 생성부(110)에서는 다수의 타이밍 전치펄스(PULSE_1b_PRE, PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE, PULSE7_PRE, PULSE8_PRE, PULSE9_PRE, PULSE10_PRE, PULSE11_PRE, PULSE12_PRE)가 순차적으로 토글링되는 과정을 살펴보면, 기준 타이밍 펄스(PULSE_1b_PRE)가 토글링하는 것을 시작으로 나머지 타이밍 전치펄스(PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE, PULSE7_PRE, PULSE8_PRE, PULSE9_PRE, PULSE10_PRE, PULSE11_PRE, PULSE12_PRE)가 순차적으로 토글링하고, 나머지 타이밍 전치펄스(PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE, PULSE7_PRE, PULSE8_PRE, PULSE9_PRE, PULSE10_PRE, PULSE11_PRE, PULSE12_PRE)의 토글링이 모두 끝났을 때, 이를 감지하여 다시 기준 타이밍 펄스(PULSE_1b_PRE)를 토글링시키는 방식을 사용하는데, 이러한 방식에서는 기준 타이밍 펄스(PULSE_1b_PRE)를 다시 토글링시키기 위해 나머지 타이밍 전치펄스(PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE, PULSE7_PRE, PULSE8_PRE, PULSE9_PRE, PULSE10_PRE, PULSE11_PRE, PULSE12_PRE)가 모두 비활성화되었는지를 감지해야하는 과정이 꼭 필요하다.
즉, 도 2에 도시된 것과 같이 여러 단의 낸드게이트(NAND1, NAND2, NAND3)와 노아게이트(NOR1, NOR2, NOR3, NOR4, NOR5)를 거쳐야만 나머지 타이밍 전치펄스(PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE, PULSE7_PRE, PULSE8_PRE, PULSE9_PRE, PULSE10_PRE, PULSE11_PRE, PULSE12_PRE)가 모두 비활성 화됐는지 아니면 어느 하나의 타이밍 전치펄스라도 활성화된 상태인지 알 수 있다.
이때, 여러 단의 낸드게이트(NAND1, NAND2, NAND3)와 노아게이트(NOR1, NOR2, NOR3, NOR4, NOR5)가 나머지 타이밍 전치펄스(PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE, PULSE7_PRE, PULSE8_PRE, PULSE9_PRE, PULSE10_PRE, PULSE11_PRE, PULSE12_PRE)에 응답하여 기준 타이밍 펄스(PULSE_1b_PRE)의 논리레벨을 결정하기 까지 걸리는 시간은, 기준 타이밍 펄스(PULSE_1b_PRE)가 정상적인 토글링을 못하게 하는 문제로 발전할 수 있다.
즉, 가장 마지막에 토글링된 타이밍 전치펄스(PULSE12_PRE)를 감지하여 기준 타이밍 펄스(PULSE_1b_PRE)를 활성화시킬 때까지의 시간과, 기준 타이밍 펄스(PULSE_1b_PRE)의 활성화에 따라 토글링을 시작한 제2타이밍 전치펄스(PULSE2_PRE)에 응답하여 기준 타이밍 펄스(PULSE_1b_PRE)를 비활성화 시킬 때까지의 시간이 각각 여러 단의 낸드게이트(NAND1, NAND2, NAND3)와 노아게이트(NOR1, NOR2, NOR3, NOR4, NOR5)를 거치는 시간이므로, 기준 타이밍 펄스(PULSE_1b_PRE)는 가장 마지막에 토글링된 타이밍 전치펄스(PULSE12_PRE)가 비활성화된 시점에서부터 여러 단의 낸드게이트(NAND1, NAND2, NAND3)와 노아게이트(NOR1, NOR2, NOR3, NOR4, NOR5)를 거치는 시간이 흘러야 활성화되고, 기준 타이밍 펄스(PULSE_1b_PRE)의 활성화에 따라 제2타이밍 전치펄스(PULSE2_PRE)가 토글링을 시작한 이후 여러 단의 낸드게이트(NAND1, NAND2, NAND3)와 노아게이트(NOR1, NOR2, NOR3, NOR4, NOR5)를 거치는 시간이 흘러야 비활성화된다.
따라서, 외부클록(CLK)의 한 주기(tCK)에 해당하는 시간에 비해 여러 단의 낸드게이트(NAND1, NAND2, NAND3)와 노아게이트(NOR1, NOR2, NOR3, NOR4, NOR5)를 거치는 시간이 상대적으로 긴 편일 경우, 활성화된 기준 타이밍 펄스(PULSE_1b_PRE)가 비활성화되는 시점이 소오스 클록(REFCLK)에 동기된 제어클록(CONTCLK)의 토글링시점보다 늦어지는 문제가 발생할 수 있고, 이로 인해, 기준 타이밍 펄스(PULSE_1b_PRE)이 원래 비활성화되어야 하는 시점보다 외부클록(CLK)의 한 주기(tCK)에 해당하는 시간만큼 더 늦게 비활성화되어 원래 1tCK의 활성화구간을 가져야 하는 기준 타이밍 펄스(PULSE_1b_PRE)가 2tCK의 활성화구간을 갖는 문제가 발생할 수 있다.
이때, 나머지 타이밍 전치펄스(PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE, PULSE7_PRE, PULSE8_PRE, PULSE9_PRE, PULSE10_PRE, PULSE11_PRE, PULSE12_PRE)는 기준 타이밍 펄스(PULSE_1b_PRE)과 동일한 활성화구간을 가져야 하므로, 기준 타이밍 펄스(PULSE_1b_PRE)가 2tCK의 활성화구간을 갖게 되면, 그에 응답하여 나머지 타이밍 전치펄스(PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE, PULSE7_PRE, PULSE8_PRE, PULSE9_PRE, PULSE10_PRE, PULSE11_PRE, PULSE12_PRE)도 2tCK의 활성화구간을 갖게 되는 문제가 있다.
이렇게, 다수의 타이밍 전치펄스(PULSE_1b_PRE, PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE, PULSE7_PRE, PULSE8_PRE, PULSE9_PRE, PULSE10_PRE, PULSE11_PRE, PULSE12_PRE)가 2tCK의 활성화구간을 갖게 되면, 다수의 타이밍 전치펄스(PULSE_1b_PRE, PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE, PULSE7_PRE, PULSE8_PRE, PULSE9_PRE, PULSE10_PRE, PULSE11_PRE, PULSE12_PRE)에 대응된 다수의 타이밍 펄스(PULSE2, PULSE3, PULSE6, PULSE8, PULSE9, PULSE10, PULSE12)도 2tCK의 활성화구간을 갖게 되고, 이러한 다수의 타이밍 펄스(PULSE2, PULSE3, PULSE6, PULSE8, PULSE9, PULSE10, PULSE12)는 서로 간에 활성화구간이 겹칠 수 있으므로 지연고정루프(DLL)회로의 각 구성요소 간에 동작하는 시간이 겹치게 되어 지연고정루프(DLL)회로가 정상적으로 동작하지 못하는 문제가 발생한다.
또한, 전술한 문제는 반도체 소자로 인가되는 외부클록(CLK)의 토글링주가(tCK)가 작아지게 되는 앞으로 개발되는 반도체 소자에서 지연고정루프(DLL)회로의 딜레이 쉬프팅 업데이트 주기에 대응하는 외부클록(CLK)의 토글링 횟수가 늘어날 때 더 빈번하게 발생할 수 있다.
예를 들면, 지연고정루프(DLL)회로의 딜레이 쉬프팅 업데이트 주기에 대응하는 외부클록(CLK)의 토글링 횟수가 12번(12tCK)에서 24번(24tCLK)을 늘어날 때 지연고정루프(DLL)회로의 각 구성요소 간에 동작하는 시간이 겹치게 되어 지연고정루프(DLL)회로가 정상적으로 동작하지 못하는 문제가 더 빈번하게 발생할 수 있다.
본 발명은 전술한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 지연고정 동작을 제어하는데 사용되며 순차적으로 토글링하는 다수의 타이밍 펄스를 생성할 때, 각각의 타이밍 펄스를 생성하기 위해 사용되는 플리플롭의 개수를 감소시켜 반도체 소자 내에서 상대적으로 작은 면적을 차지하는 레지스터 제어형 지연고정루프회로를 제공하는데 그 목적이 있다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 지연고정을 이루기 위하여 소오스 클록에 응답하여 순차적으로 활성화되는 다수의 타이밍 펄스에 의해 정의되는 딜레이 쉬프팅 업데이트 주기마다 상기 소오스 클록의 클록에지에 대응된 내부클록을 지연하여 지연고정루프클록으로서 출력하기 위한 레지스터 제어형 지연고정루프(DLL)회로에 있어서, 상기 소오스 클록에 응답하여 순차적으로 활성화되는 다수의 타이밍 전치펄스 - 상기 딜레이 쉬프팅 업데이트 주기마다 적어도 2번 이상 반복됨 - 을 생성하기 위한 타이밍 전치펄스 생성수단; 다수의 타이밍 전치펄스 중 예정된 어느 하나의 클록이 토글링하는 것을 기준으로 논리레벨이 변동하는 마스크 신호를 생성하기 위한 마스크 신호 생성수단; 상기 마스크 신호에 응답하여 다수의 타이밍 전치펄스를 다수의 타이밍 펄스로서 출력하기 위한 타이밍 펄스 출력수단을 구비하는 것을 특징으로 하는 레지스터 제어형 지연 고정루프(DLL)회로를 제공한다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 다른 측면에 따르면, 소오스 클록에 응답하여 딜레이 쉬프팅 업데이트 주기마다 순차적으로 활성화되는 다수의 타이밍 펄스를 생성하기 위한 타이밍 펄스 생성수단; 각각의 타이밍 펄스에 의해 정의된 시점에서 소오스 클록과 피드백 클록의 위상을 비교하고, 비교결과에 대응하여 상기 소오스 클록의 클록에지에 대응된 내부클록의 위상을 지연하기 위한 위상지연수단; 및 상기 위상지연수단의 출력신호를 입력받아 상기 내부클록 경로의 실제 지연조건을 반영하여 상기 피드백 클록으로서 출력하기 위한 지연복제모델수단을 구비하는 레지스터 제어형 지연고정루프(DLL)회로에 있어서, 상기 타이밍 펄스 생성수단은, 상기 소오스 클록에 응답하여 순차적으로 활성화되는 다수의 타이밍 전치펄스 - 상기 딜레이 쉬프팅 업데이트 주기마다 적어도 2번 이상 반복됨 - 을 생성하기 위한 타이밍 전치펄스 생성수단; 다수의 타이밍 전치펄스 중 예정된 어느 하나의 클록이 토글링하는 것을 기준으로 논리레벨이 변동하는 마스크 신호를 생성하기 위한 마스크 신호 생성수단; 상기 마스크 신호에 응답하여 다수의 타이밍 전치펄스를 다수의 타이밍 펄스로서 출력하기 위한 타이밍 펄스 출력수단을 구비하는 것을 특징으로 하는 레지스터 제어형 지연고정루프(DLL)회로를 제공한다.
전술한 본 발명은 지연고정 동작을 제어하는데 사용되며 순차적으로 토글링하는 다수의 타이밍 펄스를 생성할 때, 예정된 타이밍 펄스의 토글링을 기준으로 마스킹(masking)하여 다수의 타이밍 펄스를 생성함으로써, 각각의 타이밍 펄스를 생성하기 위해 사용되는 플리플롭의 개수를 감소시키는 효과가 있다. 즉, 반도체 소자 내에서 레지스터 제어형 지연고정루프(DLL)회로가 차지하는 면적을 줄여주는 효과가 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 4는 도 1에 도시된 일반적인 레지스터 제어형 지연고정루프(DLL)회로의 구성요소 중 본 발명의 실시예에 따른 타이밍 펄스 생성부의 구성을 상세히 도시한 회로도이다.
참고로, 일반적인 레지스터 제어형 지연고정루프(DLL)회로의 구성요소 중 본 발명의 실시예에 따른 타이밍 펄스 생성부에서 생성되는 다수의 타이밍 펄스(PULSE2, PULSE3, PULSE6, PULSE8, PULSE9, PULSE10, PULSE12) 중 마지막에 생성되는 펄스가 제12타이밍 펄스라는 것이 의미하는 바는 도 1에서 도시한 레지스터 제어형 지연고정루프(DLL)회로의 딜레이 쉬프팅 업데이트 주기가 외부클록(CLK)이 12번 토글링하는 시간(12tCK)만큼 이라는 것을 의미한다.
또한, 다수의 타이밍 펄스(PULSE2, PULSE3, PULSE6, PULSE8, PULSE9, PULSE10, PULSE12)가 제1타이밍 펄스부터 제12타이밍 펄스까지 순서대로 다 생성되는 것이 아닌 이유는, 본 발명의 실시예에 따른 타이밍 펄스 생성부에서는 지연고정루프(DLL)회로의 구성요소로 실제 인가되어 지연고정 동작을 제어하는데 사용되는 타이밍 펄스만 생성되기 때문이다.
하지만, 이는 설명의 편의를 위해 정의된 숫자일 뿐, 실제로는 타이밍 펄스 생성부에서 생성되는 타이밍 펄스가 12개보다 많을 수도 있고 적을 수도 있다. 즉, 실제로는 도 1에서 도시한 레지스터 제어형 지연고정루프(DLL)회로의 딜레이 쉬프팅 업데이트 주기가 외부클록(CLK)이 12번 토글링하는 시간(12tCK)만큼보다 많을 수도 있고 적을 수도 있다.
도 4를 참조하면, 도 1에 도시된 일반적인 레지스터 제어형 지연고정루프(DLL)회로의 구성요소 중 본 발명의 실시예에 따른 타이밍 펄스 생성부는, 소오스 클록(REFCLK)에 동기된 제어클록(CONTCLK)에 응답하여 순차적으로 토글링하는 다수의 타이밍 전치펄스(PULSE_1b_PRE, PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE) - 딜레이 쉬프팅 업데이트 주기마다 적어도 2번 이상 반복됨 - 를 생성하기 위한 타이밍 전치펄스 생성부(412), 및 다수의 타이밍 전치펄스(PULSE_1b_PRE, PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE) 중 예정된 어느 하나의 클록이 토글링하는 것을 기준으로 논리레벨이 변동하는 마스크 신호(PULSE_MASK)를 생성하기 위한 마스크 신호 생성부(413)와, 마스크 신 호(PULSE_MASK)에 응답하여 다수의 타이밍 전치펄스(PULSE_1b_PRE, PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE)를 다수의 타이밍 펄스(PULSE2, PULSE3, PULSE6, PULSE8, PULSE9, PULSE10, PULSE12)로서 출력하기 위한 타이밍 펄스 출력부(414)를 구비한다.
여기서, 타이밍 전치펄스 생성부(412)는, 소오스 클록(REFCLK)에 동기된 제어클록(CONTCLK)이 토글링하는 것에 응답하여 순차적으로 토글링하는 각각의 타이밍 전치펄스(PULSE_1b_PRE, PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE)를 출력하기 위한 타이밍 전치펄스 출력부(4122), 및 타이밍 전치펄스 출력부(4122)의 동작을 제어하기 위한 동작제어부(4124)를 구비한다.
그리고, 타이밍 전치펄스 생성부(412)의 구성요소 중 타이밍 전치펄스 출력부(4122)는, 다수의 타이밍 전치펄스(PULSE_1b_PRE, PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE) 중 기준 타이밍 펄스(PULSE_1b_PRE)가 토글링된 이후, 소오스 클록(REFCLK)에 동기된 제어클록(CONTCLK)이 토글링할 때마다 나머지 타이밍 전치펄스(PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE)를 순차적으로 토글링시키는 동작을 수행한다.
즉, 타이밍 전치펄스 생성부(412)의 구성요소 중 타이밍 전치펄스 출력부(4122)는, 시리얼하게 연결된 다수의 플리플롭(4122A, 4122B, 4122C, 4122D, 4122E, 4122F)를 구비함으로써 클록 입력단(CLK_IN)으로 인가되는 소오스 클록(REFCLK)에 동기된 제어클록(CONTCLK) 및 데이터 입력단(D_IN)으로 인가되는 이전에 활성화된 제1 내지 제6 타이밍 전치펄스(PULSE_1b_PRE, PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE)에 응답하여 데이터 출력단(D_OUT)으로 이후에 활성화되는 제2 내지 제6 타이밍 전치펄스(PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE)를 출력한다.
그리고, 타이밍 전치펄스 생성부(412)의 구성요소 중 동작제어부(4124)는, 다수의 타이밍 전치펄스(PULSE_1b_PRE, PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE) 중 기준 타이밍 펄스(PULSE_1b_PRE)를 제외한 나머지 타이밍 전치펄스(PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE)가 모두 비활성화될 때, 기준 타이밍 전치펄스(PULSE_1b_PRE)를 토글링시키는 동작을 수행한다.
즉, 타이밍 전치펄스 생성부(412)의 구성요소 중 동작제어부(4124)는, 이후에 활성화되는 제2 내지 제6 타이밍 전치펄스(PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE)가 모두 비활성화 될 때, 제1 타이밍 전치펄스(PULSE_1b_PRE)를 토글링시킨다.
구체적으로, 타이밍 전치펄스 생성부(412)의 구성요소 중 동작제어부(4124)는, 이후에 활성화되는 제2 내지 제6 타이밍 전치펄스(PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE)가 모두 비활성화될 때 기준 타이밍 전치펄스(PULSE_1b_PRE)를 활성화시키고, 이후에 활성화되는 제2 내지 제6 타이밍 전치펄스(PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE) 중 어느 하나의 신호가 활성화될 때 기준 타이밍 전치펄스(PULSE_1b_PRE)를 비활성화시킨다.
따라서, 타이밍 전치펄스 생성부(412)에서는, 기준 타이밍 펄 스(PULSE_1b_PRE)가 토글링하는 것에 응답하여 나머지 타이밍 전치펄스(PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE)가 순차적으로 토글링되고, 나머지 타이밍 전치펄스(PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE)의 토글링이 모두 종료된 것에 응답하여 기준 타이밍 펄스(PULSE_1b_PRE)를 다시 토글링시킴으로써 나머지 타이밍 전치펄스(PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE)가 다시 순차적으로 토글링될 수 있도록 한다.
즉, 타이밍 전치펄스 생성부(412)에서는, 제1 타이밍 펄스(PULSE_1b_PRE)가 토글링하는 것에 응답하여 이후에 활성화되는 제2 내지 제6 타이밍 전치펄스(PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE)를 순차적으로 토글링시키고, 이후에 활성화되는 제2 내지 제6 타이밍 전치펄스(PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE)의 토글링이 모두 종료된 것에 응답하여 제1 타이밍 펄스(PULSE_1b_PRE)를 다시 토글링시킴으로써 이후에 활성화되는 제2 내지 제6 타이밍 전치펄스(PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE)가 다시 순차적으로 토글링시킨다.
결론적으로, 타이밍 전치펄스 생성부(412)에서는, 소오스 클록(REFCLK)에 동기된 제어클록(CONTCLK)이 계속 토글링한다면, 그에 응답하여 다수의 타이밍 전치펄스(PULSE_1b_PRE, PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE)가 계속 반복하여 순차적으로 토글링될 수 있도록 한다.
그리고, 마스크 신호 생성부(413)는, 다수의 타이밍 전치펄스(PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE) 중 어느 하나의 타이밍 전치펄스(PULSE_1b_PRE or PULSE2_PRE or PULSE3_PRE or PULSE4_PRE or PULSE5_PRE or PULSE6_PRE)가 토글링하는 것을 기준으로 마스크 신호(PULSE_MASK)의 논리레벨을 변동시키는 동작을 수행한다.
구체적으로, 마스크 신호 생성부(413)는, 클록 입력단(CLK_IN)으로 인가받은 다수의 타이밍 전치펄스(PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE) 중 어느 하나의 타이밍 전치펄스(PULSE_1b_PRE or PULSE2_PRE or PULSE3_PRE or PULSE4_PRE or PULSE5_PRE or PULSE6_PRE) 및 데이터 입력단(D_IN)으로 인가받은 마스크신호(PULSE_MASK)의 반전신호(PULSE_MASKB)에 응답하여 데이터 출력단(D_OUT)으로 마스크 신호(PULSE_MASK)를 출력하는 플리플롭을 구비한다.
즉, 마스크 신호 생성부(413)는, 마스크 신호(PULSE_MASK)의 논리레벨이 로직'로우'(Low)인 상태에서는 제6 타이밍 전치펄스(PULSE6_PRE)가 토글링하는 것에 응답하여 마스크 신호(PULSE_MASK)의 논리레벨을 로직'하이'(High)로 변동시켜주는 동작을 수행하고, 마스크 신호(PULSE_MASK)의 논리레벨이 로직'하이'(High)인 상태에서는 제6 타이밍 전치펄스(PULSE6_PRE)가 토글링하는 것에 응답하여 마스크 신호(PULSE_MASK)의 논리레벨을 로직'로우'(Low)로 변동시켜주는 동작을 수행한다.
그리고, 타이밍 펄스 출력부(414)는, 마스크 신호(PULSE_MASK)의 활성화구간에서 다수의 타이밍 전치펄스(PULSE_1b_PRE, PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE) 중 예정된 순서로 선택된 타이밍 전치펄스(PULSE2_PRE, PULSE3_PRE, PULSE6_PRE)를 예정된 순서의 타이밍 펄스(PULSE2, PULSE3, PULSE6)로 서 출력한다.
예를 들어, 타이밍 펄스 출력부(414)는, 마스크 신호(PULSE_MASK)가 로직'하이'(High)로 활성화된 구간에서 다수의 타이밍 전치펄스(PULSE_1b_PRE, PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE) 중 예정된 순서로 선택된 제2 내지 제3 타이밍 전치펄스(PULSE2_PRE, PULSE3_PRE) 및 제6 타이밍 전치펄스(PULSE6_PRE)를 예정된 순서의 제2 내지 제3 타이밍 펄스(PULSE2, PULSE3) 및 제6 타이밍 펄스(PULSE6)로서 출력한다.
그리고, 타이밍 펄스 출력부(414)는, 마스크 신호(PULSE_MASK)의 비활성화구간에서 다수의 타이밍 전치펄스(PULSE_1b_PRE, PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE) 중 예정된 순서로 선택된 타이밍 전치펄스(PULSE2_PRE, PULSE3_PRE, PULSE4_PRE PULSE6_PRE)를 입력받아 예정된 순서보다 마스크 신호(PULSE_MASK)에 대응하는 만큼 늦춰진 순서의 타이밍 펄스(PULSE9, PULSE9, PULSE10, PULSE12)로서 출력한다.
예를 들어, 타이밍 펄스 출력부(414)는, 마스크 신호(PULSE_MASK)가 로직'로우'(Low)로 비활성화된 구간에서 다수의 타이밍 전치펄스(PULSE_1b_PRE, PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE) 중 예정된 순서로 선택된 제2 내지 제4 타이밍 전치펄스(PULSE2_PRE, PULSE3_PRE, PULSE4_PRE) 및 제6 타이밍 전치펄스(PULSE6_PRE)를 입력받아 예정된 순서 - 제2 내지 제4 타이밍 펄스(PULSE2, PULSE3, PULSE4) 및 제6 타이밍 펄스(PULSE6) - 보다 마스크 신호(PULSE_MASK)에 대응하는 만큼 늦춰진 순서 - 마스크 신호(PULSE_MASK)가 제6 타 이밍 전치펄스(PULSE6_PRE)가 토글링하는 것을 기준으로 논리레벨이 변동한다고 하였을 때 6순서만큼 늦춰짐 - 의 제8 내지 제10 타이밍 펄스(PULSE8, PULSE9, PULSE10) 및 제12 타이밍 펄스(PULSE12)로서 출력한다.
결론적으로, 타이밍 펄스 출력부(414)에서는, 본 발명의 실시예에 따른 레지스터 제어형 지연고정루프(DLL)의 딜레이 쉬프팅 업데이트 주기마다 마스크 신호(PULSE_MASK)의 논리레벨을 기준으로 다수의 타이밍 전치펄스(PULSE_1b_PRE, PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE)가 두 번 반복되므로 다수의 타이밍 전치펄스(PULSE_1b_PRE, PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE) 중 예정된 순서로 선택되는 타이밍 전치펄스가 동일한 경우에도, 마스크 신호(PULSE_MASK)에 따라 출력되는 타이밍 펄스가 서로 달라질 수 있다.
예를 들어, 다수의 타이밍 전치펄스(PULSE_1b_PRE, PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE) 중에서 예정된 순서로 선택된 제2 내지 제3 타이밍 전치펄스(PULSE2_PRE, PULSE3_PRE)는 마스크 신호(PULSE_MASK)가 로직'하이'(High)로 활성화되었을 때 제2 내지 제3 타이밍 펄스(PULSE2, PULSE3)로서 출력되지만, 마스크 신호(PULSE_MASK)가 로직'로우'(High)로 비활성화되었을 때 제8 내지 제9 타이밍 펄스(PULSE8, PULSE9)로서 출력된다.
이때, 다수의 타이밍 전치펄스(PULSE_1b_PRE, PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE) 중 예정된 순서로 선택되는 타이밍 전치펄스(PULSE2_PRE, PULSE3_PRE, PULSE6_PRE or PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE6_PRE)가 선택되는 기준은, 선택된 예정된 순서로 선택되는 타이밍 전치펄스(PULSE2_PRE, PULSE3_PRE, PULSE6_PRE or PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE6_PRE)에 대응하여 생성된 다수의 타이밍 펄스(PULSE2, PULSE3, PULSE6 or PULSE8, PULSE9, PULSE10, PULSE12)가 도 1에 도시된 일반적인 레지스터 제어형 지연고정루프(DLL)회로에서 실제로 사용되는 펄스인지 아니면 실제로 사용되지 않는 펄스인지 여부이다.
즉, 다수의 타이밍 전치펄스(PULSE_1b_PRE, PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE) 및 마스크 신호(PULSE_MASK)에 응답하여 다수의 타이밍 펄스(PULSE1, PULSE2, PULSE3, PULSE4, PULSE5, PULSE6 or PULSE7, PULSE8, PULSE9, PULSE10, PULSE11, PULSE12)를 생성하였다고 하여 모두 지연고정루프(DLL)회로의 각 구성요소로 동작을 제어하는데 사용하는 것이 아니라 미리 예정된 순서로 선택되는 타이밍 전치펄스(PULSE2_PRE, PULSE3_PRE, PULSE6_PRE or PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE6_PRE)에 응답하여 생성되는 예정된 순서의 타이밍 펄스(PULSE2, PULSE3, PULSE6 or PULSE8, PULSE9, PULSE10, PULSE12)만 지연고정루프(DLL)회로의 각 구성요소로 입력된다.
그런데, 지연고정루프(DLL)회로에서 다수의 타이밍 전치펄스(PULSE_1b_PRE, PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE)를 모두 사용하여 타이밍 펄스(PULSE2, PULSE3, PULSE6 or PULSE8, PULSE9, PULSE10, PULSE12) - 제2 내지 제4 타이밍 전치펄스PULSE2_PRE, PULSE3_PRE, PULSE4_PRE) 및 제6타이밍 전치펄스(PULSE6_PRE)만이 실제로 사용됨 - 를 생성하는 것도 아닌데 다수의 타이밍 전 치펄스(PULSE_1b_PRE, PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE)를 모두 생성하는 이유는, 다수의 타이밍 펄스(PULSE2, PULSE3, PULSE6 or PULSE8, PULSE9, PULSE10, PULSE12)가 한 번씩 토글링된 시간이, 지연고정루프(DLL)회로의 딜레이 쉬프팅 업데이트 주기가 한 번 종료되는 시간과 같아야 하는데, 예컨대, 지연고정루프(DLL)회로의 딜레이 쉬프팅 업데이트 주기가 외부클록(CLK)의 12번 토글링한 시간만큼 이라고 하면, 다수의 타이밍 펄스(PULSE2, PULSE3, PULSE6 or PULSE8, PULSE9, PULSE10, PULSE12)가 한 번씩 토글링된 시간이 외부클록(CLK)의 12번 토글링한 시간과 같아야 하는데, 실제 지연고정루프(DLL)회로에서 사용되는 타이밍 펄스(PULSE2, PULSE3, PULSE6 or PULSE8, PULSE9, PULSE10, PULSE12)의 개수는 일반적으로 12개보다 작을 뿐만 아니라 각각의 타이밍 펄스(PULSE2, PULSE3, PULSE6 or PULSE8, PULSE9, PULSE10, PULSE12)가 토글링되는 타이밍이 규칙적이지 않으므로, 다수의 타이밍 펄스(PULSE2, PULSE3, PULSE6 or PULSE8, PULSE9, PULSE10, PULSE12)만을 생성할 때에는 정확한 생성 타이밍을 맞추는 것이 힘들다.
따라서, 순차적으로 일정한 간격을 갖고 토글링하는 다수의 타이밍 전치펄스(PULSE_1b_PRE, PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE)를 먼저 생성하고, 그 중에서 실제 지연고정루프(DLL)회로의 동작을 위해 필요한 펄스(PULSE2_PRE, PULSE3_PRE, PULSE6_PRE or PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE6_PRE)만을 선택하여 다수의 타이밍 펄스(PULSE2, PULSE3, PULSE6 or PULSE8, PULSE9, PULSE10, PULSE12)로 출력하는 동작이 필요하다.
도 5은 도 4에 도시된 본 발명의 실시예에 따른 타이밍 펄스 생성부의 동작에 따라 생성되는 예정된 순서로 선택되는 타이밍 펄스의 토글링 타이밍을 도시한 타이밍 다이어그램이다.
도 5을 참조하면, 본 발명의 실시예에 따른 타이밍 펄스 생성부(410)는, 로우 액티브(Low active) 신호인 기준 타이밍 펄스(PULSE_1b_PRE)가 로직'로우'(Low)로 활성화된 상태에서 소오스 클록(REFCLK)에 동기된 제어클록(CONTCLK)이 토글링하는 것에 응답하여 기준 타이밍 펄스(PULSE_1b_PRE)를 로직'하이'(High)로 비활성화시키는 것과 동시에 나머지 타이밍 전치펄스(PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE)를 순차적으로 토글링하고, 이렇게 순차적으로 토글링하는 다수의 타이밍 전치펄스(PULSE_1b_PRE, PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE) 중 예정된 개수의 타이밍 전치펄스(PULSE2_PRE, PULSE3_PRE, PULSE6_PRE or PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE6_PRE)에 대응하여 다수의 타이밍 펄스(PULSE2, PULSE3, PULSE6 or PULSE8, PULSE9, PULSE10, PULSE12)가 출력되는 것을 알 수 있다.
구체적으로, 다수의 타이밍 전치펄스(PULSE_1b_PRE, PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE)는, 로우 액티브(Low active) 신호인 기준 타이밍 펄스(PULSE_1b_PRE)가 로직'로우'(Low)로 활성화된 상태에서 로직'하이'(High)로 토글링하는 것을 시작으로 나머지 타이밍 전치펄스(PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE)가 순차적으로 토글링되고, 그 이후에 나머지 타이밍 전치펄스(PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE)가 모두 로직'로우'(Low)로 비활성화된 것에 응답하여 기준 타이밍 펄스(PULSE_1b_PRE)가 다시 토글링하는 것을 알 수 있다.
즉, 다수의 타이밍 전치펄스(PULSE_1b_PRE, PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE)는 순차적이며 반복적으로 토글링되는 것을 알 수 있다.
이때, 본 발명의 실시예에 따른 레지스터 제어형 지연고정루프(DLL)회로의 딜레이 쉬프팅 업데이트 주기를 한 번 반복하는 시간이 도면에 도시된 바와 같이 외부클록(CLK)이 12번 토글링되는 시간(12tCLK)과 동일하다고 하면, 다수의 타이밍 전치펄스(PULSE_1b_PRE, PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE)의 개수가 6개 이므로, 다수의 타이밍 전치펄스(PULSE_1b_PRE, PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE)가 두 번씩 토글링해야 본 발명의 실시예에 따른 레지스터 제어형 지연고정루프(DLL)회로의 딜레이 쉬프팅 업데이트 주기에 한 번 도달할 수 있다는 것을 알 수 있다.
그리고, 다수의 타이밍 전치펄스(PULSE_1b_PRE, PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE)가 순차적으로 토글링할 때, 마스크 신호(PULSE_MASK)가 로직'하이'(High)로 활성화된 상태이면, 다수의 타이밍 전치펄스(PULSE_1b_PRE, PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE) 중 예정된 순서로 선택된 타이밍 전치펄스(PULSE2_PRE, PULSE3_PRE, PULSE6_PRE)가 예정된 순서의 타이밍 펄스(PULSE2, PULSE3, PULSE6)으로서 출력되는 것을 알 수 있다.
또한, 다수의 타이밍 전치펄스(PULSE_1b_PRE, PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE)가 순차적으로 토글링할 때, 마스크 신호(PULSE_MASK)가 로직'로우'(Low)로 비활성화된 상태이면, 다수의 타이밍 전치펄스(PULSE_1b_PRE, PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE) 중 예정된 순서로 선택된 타이밍 전치펄스(PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE6_PRE)가 예정된 순서 - 제2 내지 제4 타이밍 펄스(PULSE2, PULSE3, PULSE4) 및 제6 타이밍 펄스(PULSE6) - 보다 마스크 신호(PULSE_MASK)에 대응하는 만큼 늦춰진 순서 - 마스크 신호(PULSE_MASK)가 제6 타이밍 전치펄스(PULSE6_PRE)가 토글링하는 것을 기준으로 논리레벨이 변동한다고 하였을 때 6순서만큼 늦춰짐 - 의 제8 내지 제10 타이밍 펄스(PULSE8, PULSE9, PULSE10) 및 제12 타이밍 펄스(PULSE12)로서 출력되는 것을 알 수 있다.
이때, 다수의 타이밍 전치펄스(PULSE_1b_PRE, PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE)가 토글링하는 타이밍만을 따로 놓고 보면 소오스 클록(REFCLK)에 동기된 제어클록(CONTCLK)이 토글링하는 것에 응답하여 순차적으로 일정한 간격을 갖고 토글링하는 것을 알 수 있다.
반면에, 다수의 타이밍 펄스(PULSE2, PULSE3, PULSE6, PULSE8, PULSE9, PULSE10, PULSE12)가 토글링하는 타이밍만을 따로 놓고 보면 각각의 타이밍 펄스(PULSE2, PULSE3, PULSE6 or PULSE8, PULSE9, PULSE10, PULSE12)가 불규칙한 간격으로 토글링되는 것을 알 수 있다.
즉, 순차적으로 일정한 간격을 갖고 토글링하는 다수의 타이밍 전치펄스(PULSE_1b_PRE, PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE)를 사용하여 미리 예정된 불규칙한 간격으로 토글링하는 다수의 타이밍 펄스(PULSE2, PULSE3, PULSE6 or PULSE8, PULSE9, PULSE10, PULSE12)를 생성하는 것을 알 수 있다.
이상에서 살펴 본 바와 같이 본 발명의 실시예를 적용하면, 순차적으로 토글링하는 다수의 타이밍 전치펄스(PULSE_1b_PRE, PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE)를 마스크 신호(PULSE_MASK)에 대응하여 서로 다른 타이밍 펄스(PULSE2, PULSE3, PULSE6 or PULSE8, PULSE9, PULSE10, PULSE12)로서 출력해 줌으로써, 상대적으로 적은 개수의 타이밍 전치펄스(PULSE_1b_PRE, PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE)를 사용하여 상대적으로 많은 개수의 타이밍 펄스(PULSE2, PULSE3, PULSE6 or PULSE8, PULSE9, PULSE10, PULSE12)를 생성할 수 있다.
즉, 다수의 타이밍 전치펄스(PULSE_1b_PRE, PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE)를 생성하기 위한 사용되는 플리플롭의 개수를 감소시키는 효과가 있다. 즉, 반도체 소자 내에서 레지스터 제어형 지연고정루프(DLL)회로가 차지하는 면적을 줄여줄 수 있다.
이렇게, 타이밍 전치펄스(PULSE_1b_PRE, PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE)의 전체 개수가 줄어드는 것으로 인해, 기준펄스(PULSE_1b_PRE)를 제외한 나머지 타이밍 전치펄스(PULSE2_PRE, PULSE3_PRE, PULSE4_PRE, PULSE5_PRE, PULSE6_PRE)가 모두 비활성화상태인지 아니면 어느 하나의 신호가 활성화상태인지를 감지할 수 있는 회로가 종래기술에 비해 간소화될 수 있다. 따라서, 종래기술에 따른 레지스터 제어형 지연고정루프(DLL)회로에서 기준펄스(PULSE_1b_PRE)가 정상적인 활성화구간을 갖지 못해 지연고정루프(DLL)회로가 정상적으로 동작하지 못했던 문제점이 본 발명의 실시예에 따른 레지스터 제어형 지연고정루프(DLL)회로에서는 발생할 확률을 현저하게 줄일 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
전술한 실시예에서 예시한 논리 게이트는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
도 1은 일반적인 레지스터 제어형 지연고정루프(DLL)회로를 도시한 블록 다이어그램.
도 2는 도 1에 도시된 일반적인 레지스터 제어형 지연고정루프(DLL)회로의 구성요소 중 종래기술에 따른 타이밍 펄스 생성부의 구성을 상세히 도시한 회로도.
도 3은 도 2에 도시된 종래기술에 따른 타이밍 펄스 생성부의 동작에 따라 생성되는 예정된 개수의 타이밍 펄스의 토글링 타이밍을 도시한 타이밍 다이어그램.
도 4는 도 1에 도시된 일반적인 레지스터 제어형 지연고정루프(DLL)회로의 구성요소 중 본 발명의 실시예에 따른 타이밍 펄스 생성부의 구성을 상세히 도시한 회로도.
도 5은 도 4에 도시된 본 발명의 실시예에 따른 타이밍 펄스 생성부의 동작에 따라 생성되는 예정된 순서로 선택되는 타이밍 펄스의 토글링 타이밍을 도시한 타이밍 다이어그램.
*도면의 주요부분에 대한 부호의 설명
112, 212 : 타이밍 전치클록 생성부 114, 214 : 타이밍 클록 생성부
1122, 2122 : 타이밍 전치클록 출력부 1124, 2124 : 동작제어부
213 : 마스크 신호 생성부

Claims (22)

  1. 지연고정을 이루기 위하여 소오스 클록에 응답하여 순차적으로 활성화되는 다수의 타이밍 펄스에 의해 정의되는 딜레이 쉬프팅 업데이트 주기마다 상기 소오스 클록의 클록에지에 대응된 내부클록을 지연하여 지연고정루프클록으로서 출력하기 위한 레지스터 제어형 지연고정루프(DLL)회로에 있어서,
    상기 소오스 클록에 응답하여 순차적으로 활성화되는 다수의 타이밍 전치펄스 - 상기 딜레이 쉬프팅 업데이트 주기마다 적어도 2번 이상 반복됨 - 을 생성하기 위한 타이밍 전치펄스 생성수단;
    다수의 타이밍 전치펄스 중 예정된 어느 하나의 클록이 토글링하는 것을 기준으로 논리레벨이 변동하는 마스크 신호를 생성하기 위한 마스크 신호 생성수단;
    상기 마스크 신호에 응답하여 다수의 타이밍 전치펄스를 다수의 타이밍 펄스로서 출력하기 위한 타이밍 펄스 출력수단
    을 구비하는 것을 특징으로 하는 레지스터 제어형 지연고정루프(DLL)회로.
  2. 제1항에 있어서,
    상기 타이밍 전치펄스 생성수단은,
    상기 소오스 클록의 토글링에 응답하여 순차적으로 토글링하는 다수의 타이밍 전치펄스를 출력하기 위한 타이밍 전치펄스 출력부; 및
    상기 타이밍 전치펄스 출력부의 동작을 반복시키기 위한 동작제어부를 구비하는 것을 특징으로 하는 레지스터 제어형 지연고정루프(DLL)회로.
  3. 제2항에 있어서,
    상기 타이밍 전치펄스 출력부는,
    다수의 타이밍 전치펄스 중 기준 타이밍 전치펄스가 토글링된 이후 상기 소오스 클록이 토글링 할 때마다 나머지 타이밍 전치펄스를 순차적으로 토글링시켜 출력하는 것을 특징으로 하는 레지스터 제어형 지연고정루프(DLL)회로.
  4. 제3항에 있어서,
    상기 동작제어부는,
    다수의 타이밍 전치펄스가 모두 비활성화상태가 되는 것에 응답하여 상기 기준 타이밍 전치펄스를 토글링시키는 것을 특징으로 하는 레지스터 제어형 지연고정루프(DLL)회로.
  5. 제2항에 있어서,
    상기 타이밍 전치펄스 생성수단은,
    상기 소오스 클록에 응답하여 상기 딜레이 쉬프팅 업데이트 주기마다 순차적으로 한 번씩 활성화되는 제1 내지 제12 타이밍 펄스에 대응하여 순차적으로 두 번 씩 활성화되는 제1 내지 제6 타이밍 전치펄스를 생성하는 것을 특징으로 하는 레지스터 제어형 지연고정루프(DLL)회로.
  6. 제5항에 있어서,
    상기 타이밍 전치펄스 출력부는,
    상기 제1 타이밍 전치펄스가 토글링된 이후, 상기 소오스 클록이 토글링할 때마다 나머지 제2 내지 제6 타이밍 전치펄스를 순차적으로 토글링시켜 출력하는 것을 특징으로 하는 레지스터 제어형 지연고정루프(DLL)회로.
  7. 제6항에 있어서,
    상기 동작제어부는,
    상기 제1 내지 제6 타이밍 전치펄스가 모두 비활성화되는 것에 응답하여 상기 제1 타이밍 전치펄스를 토글링시키는 것을 특징으로 하는 레지스터 제어형 지연고정루프(DLL)회로.
  8. 제1항에 있어서,
    상기 마스크 신호 생성수단은,
    다수의 타이밍 전치펄스 중 상대적으로 가장 늦게 토글링하는 타이밍 전치펄스에 응답하여 논리레벨이 변동하는 상기 마스크 신호를 생성하는 것을 특징으로 하는 레지스터 제어형 지연고정루프(DLL)회로.
  9. 제5항에 있어서,
    상기 마스크 신호 생성수단은,
    상기 제6 타이밍 전치펄스가 토글링하는 것에 응답하여 논리레벨이 변동하는 상기 마스크 신호를 생성하는 것을 특징으로 하는 레지스터 제어형 지연고정루프(DLL)회로.
  10. 제9항에 있어서,
    상기 타이밍 펄스 출력수단은,
    상기 마스크 신호가 활성화상태일 때, 다수의 타이밍 전치펄스 중 예정된 순서로 선택된 타이밍 전치펄스를 입력받아 상기 예정된 순서의 타이밍 펄스로서 출력하는 것을 특징으로 하는 레지스터 제어형 지연고정루프(DLL)회로.
  11. 제9항에 있어서,
    상기 타이밍 펄스 생성수단은,
    상기 마스크 신호가 비활성화상태일 때, 다수의 타이밍 전치펄스 중 예정된 순서로 선택된 타이밍 전치펄스를 입력받아 상기 예정된 순서보다 상기 마스크 신호에 대응하는 만큼 늦어진 순서의 타이밍 펄스로서 출력하는 것을 특징으로 하는 레지스터 제어형 지연고정루프(DLL)회로.
  12. 소오스 클록에 응답하여 딜레이 쉬프팅 업데이트 주기마다 순차적으로 활성화되는 다수의 타이밍 펄스를 생성하기 위한 타이밍 펄스 생성수단;
    각각의 타이밍 펄스에 의해 정의된 시점에서 소오스 클록과 피드백 클록의 위상을 비교하고, 비교결과에 대응하여 상기 소오스 클록의 클록에지에 대응된 내부클록의 위상을 지연하기 위한 위상지연수단; 및
    상기 위상지연수단의 출력신호를 입력받아 상기 내부클록 경로의 실제 지연조건을 반영하여 상기 피드백 클록으로서 출력하기 위한 지연복제모델수단을 구비하는 레지스터 제어형 지연고정루프(DLL)회로에 있어서,
    상기 타이밍 펄스 생성수단은,
    상기 소오스 클록에 응답하여 순차적으로 활성화되는 다수의 타이밍 전치펄스 - 상기 딜레이 쉬프팅 업데이트 주기마다 적어도 2번 이상 반복됨 - 을 생성하 기 위한 타이밍 전치펄스 생성수단;
    다수의 타이밍 전치펄스 중 예정된 어느 하나의 클록이 토글링하는 것을 기준으로 논리레벨이 변동하는 마스크 신호를 생성하기 위한 마스크 신호 생성수단;
    상기 마스크 신호에 응답하여 다수의 타이밍 전치펄스를 다수의 타이밍 펄스로서 출력하기 위한 타이밍 펄스 출력수단
    을 구비하는 것을 특징으로 하는 레지스터 제어형 지연고정루프(DLL)회로.
  13. 제12항에 있어서,
    상기 타이밍 전치펄스 생성수단은,
    상기 소오스 클록의 토글링에 응답하여 순차적으로 토글링하는 다수의 타이밍 전치펄스를 출력하기 위한 타이밍 전치펄스 출력부; 및
    상기 타이밍 전치펄스 출력부의 동작을 반복시키기 위한 동작제어부를 구비하는 것을 특징으로 하는 레지스터 제어형 지연고정루프(DLL)회로.
  14. 제13항에 있어서,
    상기 타이밍 전치펄스 출력부는,
    다수의 타이밍 전치펄스 중 기준 타이밍 전치펄스가 토글링된 이후, 상기 소오스 클록이 토글링 할 때마다 나머지 타이밍 전치펄스를 순차적으로 토글링시켜 출력하는 것을 특징으로 하는 레지스터 제어형 지연고정루프(DLL)회로.
  15. 제14항에 있어서,
    상기 동작제어부는,
    다수의 타이밍 전치펄스가 모두 비활성화상태가 되는 것에 응답하여 상기 기준 타이밍 전치펄스를 토글링시키는 것을 특징으로 하는 레지스터 제어형 지연고정루프(DLL)회로.
  16. 제13항에 있어서,
    상기 타이밍 전치펄스 생성수단은,
    상기 소오스 클록에 응답하여 상기 딜레이 쉬프팅 업데이트 주기마다 순차적으로 한 번씩 활성화되는 제1 내지 제12 타이밍 펄스에 대응하여 순차적으로 두 번 씩 활성화되는 제1 내지 제6 타이밍 전치펄스를 생성하는 것을 특징으로 하는 레지스터 제어형 지연고정루프(DLL)회로.
  17. 제16항에 있어서,
    상기 타이밍 전치펄스 출력부는,
    상기 제1 타이밍 전치펄스가 토글링된 이후, 상기 소오스 클록이 토글링할 때마다 나머지 제2 내지 제6 타이밍 전치펄스를 토글링시켜 출력하는 것을 특징으로 하는 레지스터 제어형 지연고정루프(DLL)회로.
  18. 제17항에 있어서,
    상기 동작제어부는,
    상기 제1 내지 제6 타이밍 전치펄스가 모두 비활성화되는 것에 응답하여 상기 제1 타이밍 전치펄스를 토글링시키는 것을 특징으로 하는 레지스터 제어형 지연고정루프(DLL)회로.
  19. 제12항에 있어서,
    상기 마스크 신호 생성수단은,
    다수의 타이밍 전치펄스 중 상대적으로 가장 늦게 토글링하는 타이밍 전치펄스에 응답하여 논리레벨이 변동하는 상기 마스크 신호를 생성하는 것을 특징으로 하는 레지스터 제어형 지연고정루프(DLL)회로.
  20. 제17항에 있어서,
    상기 마스크 신호 생성수단은,
    상기 제6 타이밍 전치펄스가 토글링하는 것에 응답하여 논리레벨이 변동하는 상기 마스크 신호를 생성하는 것을 특징으로 하는 레지스터 제어형 지연고정루프(DLL)회로.
  21. 제20항에 있어서,
    상기 타이밍 펄스 출력수단은,
    상기 마스크 신호가 활성화상태일 때, 다수의 타이밍 전치펄스 중 예정된 순서로 선택된 타이밍 전치펄스를 입력받아 상기 예정된 순서의 타이밍 펄스로서 출력하는 것을 특징으로 하는 레지스터 제어형 지연고정루프(DLL)회로.
  22. 제20항에 있어서,
    상기 타이밍 펄스 출력수단은,
    상기 마스크 신호가 비활성화상태일 때, 다수의 타이밍 전치펄스 중 예정된 순서로 선택된 타이밍 전치펄스를 입력받아 상기 예정된 순서보다 상기 마스크 신호에 대응하는 만큼 늦어진 순서의 타이밍 펄스로서 출력하는 것을 특징으로 하는 레지스터 제어형 지연고정루프(DLL)회로.
KR1020080034607A 2008-04-15 2008-04-15 레지스터 제어형 지연고정루프회로 KR100929654B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020080034607A KR100929654B1 (ko) 2008-04-15 2008-04-15 레지스터 제어형 지연고정루프회로
US12/337,562 US7940096B2 (en) 2008-04-15 2008-12-17 Register controlled delay locked loop circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080034607A KR100929654B1 (ko) 2008-04-15 2008-04-15 레지스터 제어형 지연고정루프회로

Publications (2)

Publication Number Publication Date
KR20090109255A true KR20090109255A (ko) 2009-10-20
KR100929654B1 KR100929654B1 (ko) 2009-12-03

Family

ID=41163469

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080034607A KR100929654B1 (ko) 2008-04-15 2008-04-15 레지스터 제어형 지연고정루프회로

Country Status (2)

Country Link
US (1) US7940096B2 (ko)
KR (1) KR100929654B1 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100930416B1 (ko) * 2008-08-11 2009-12-08 주식회사 하이닉스반도체 반도체 집적 회로 및 그 제어 방법
KR101004675B1 (ko) * 2008-12-26 2011-01-04 주식회사 하이닉스반도체 지연고정루프회로 및 지연고정루프회로의 동작방법
JP5687412B2 (ja) 2009-01-16 2015-03-18 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体記憶装置及びそのリード待ち時間調整方法、メモリシステム、並びに半導体装置
KR101152404B1 (ko) * 2010-07-06 2012-06-05 에스케이하이닉스 주식회사 지연고정루프회로의 동작제어회로 및 이를 구비하는 반도체 장치
KR101153805B1 (ko) * 2010-08-18 2012-07-03 에스케이하이닉스 주식회사 반도체 장치 및 이를 이용한 ｄｌｌ 회로
US8378724B2 (en) * 2010-12-22 2013-02-19 Silicon Laboratories Inc. Controlling a frequency locked loop
JP2013165354A (ja) * 2012-02-09 2013-08-22 Elpida Memory Inc 半導体装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100616490B1 (ko) * 1999-06-28 2006-08-25 주식회사 하이닉스반도체 레지스터-제어 디지털 지연동기루프
KR100399941B1 (ko) 2001-06-30 2003-09-29 주식회사 하이닉스반도체 디디알 에스디램의 레지스터 제어 지연고정루프
KR100410632B1 (ko) 2001-06-30 2003-12-18 주식회사 하이닉스반도체 소비전류와 레이아웃 면적의 감소를 위한 지연고정루프
KR100502675B1 (ko) * 2001-12-12 2005-07-22 주식회사 하이닉스반도체 레지스터 제어형 지연고정루프회로
KR20030049303A (ko) * 2001-12-14 2003-06-25 주식회사 하이닉스반도체 레지스터 제어형 지연고정루프회로
KR100482736B1 (ko) 2002-09-12 2005-04-14 주식회사 하이닉스반도체 지연고정루프의 지연 모델 및 그의 튜닝 방법
US6853231B2 (en) * 2003-03-31 2005-02-08 Mosaid Technologies Incorporated Timing vernier using a delay locked loop
KR100543910B1 (ko) * 2003-05-30 2006-01-23 주식회사 하이닉스반도체 디지털 지연고정루프 및 그의 제어 방법
KR100631164B1 (ko) * 2003-05-31 2006-10-02 주식회사 하이닉스반도체 전력 소모를 줄인 레지스터 제어 지연고정루프
KR100537196B1 (ko) * 2004-03-05 2005-12-16 주식회사 하이닉스반도체 반도체 기억 소자에서의 지연 고정 루프 및 그의 클럭록킹 방법
KR100546135B1 (ko) 2004-05-17 2006-01-24 주식회사 하이닉스반도체 지연 고정 루프를 포함하는 메모리 장치
KR100605577B1 (ko) * 2004-06-30 2006-07-31 주식회사 하이닉스반도체 레지스터 제어형 지연 고정 루프 및 그의 제어 방법
KR100639616B1 (ko) * 2004-10-29 2006-10-30 주식회사 하이닉스반도체 반도체 기억 소자에서의 지연 고정 루프 및 그의 록킹 방법

Also Published As

Publication number Publication date
US20090256604A1 (en) 2009-10-15
KR100929654B1 (ko) 2009-12-03
US7940096B2 (en) 2011-05-10

Similar Documents

Publication Publication Date Title
KR101083639B1 (ko) 반도체 장치 및 그 동작 방법
US7733140B2 (en) Delay locked loop in semiconductor memory device
KR100759786B1 (ko) 반도체 장치의 지연동기루프 회로 및 지연동기루프제어방법
US7449930B2 (en) Delay locked loop circuit
KR100929654B1 (ko) 레지스터 제어형 지연고정루프회로
US7489170B2 (en) Delay locked loop in synchronous semiconductor memory device and driving method thereof
KR20070001730A (ko) 지연고정루프회로
JP5683086B2 (ja) 遅延固定ループ回路およびこれを利用した半導体メモリ装置
KR101094932B1 (ko) 지연고정루프회로
US8085072B2 (en) Semiconductor integrated circuit having delay locked loop circuit
US20110210773A1 (en) Data output circuit and data output method thereof
US20140049305A1 (en) Fast measurement initialization for memory
KR100598101B1 (ko) 저전력 레지스터 제어형 지연고정루프회로
US7952406B2 (en) Delay locked loop circuit
US8319535B2 (en) Delay locked loop
KR100929655B1 (ko) 듀티 사이클 보정회로 및 이를 구비한 지연고정루프회로
US7812654B2 (en) Delay locked loop circuits and method for controlling the same
US8638137B2 (en) Delay locked loop
KR100735548B1 (ko) 지연동기회로 및 방법
KR100911895B1 (ko) 레지스터 제어형 지연고정루프회로
KR20080002590A (ko) 지연고정 루프회로
US8379784B2 (en) Semiconductor memory device
KR101006089B1 (ko) 지연고정루프회로
KR100875651B1 (ko) 지연고정루프회로 및 그의 동작방법
KR20100076766A (ko) 지연고정루프회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121022

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee