KR100605577B1 - 레지스터 제어형 지연 고정 루프 및 그의 제어 방법 - Google Patents

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Abstract

본 발명은 하나의 거친 지연 라인을 사용하면서도 심리스 바운더리 스위칭을 수행할 수 있는 지연 고정 루프 및 그의 제어 방법을 제공함에 목적이 있다.
상기 목적을 달성하기 위한 본원의 제1 발명에 따른 레지스터 제어형 지연 고정 루프는 지연 고정 루프를 포함하는 반도체 소자에 있어서, 상기 지연 고정 루프로부터 출력되는 내부 클럭 신호가 상기 지연 고정 루프에 인가되는 외부 클럭 신호에 대략 정렬되도록 거친 지연 동작을 수행하기 위한 거친 지연부; 및 상기 거친 지연부로부터 출력되는 클럭 신호를 병렬로 입력받아 서로 다른 시간차를 가진 복수의 클럭 신호를 생성하고, 상기 외부 클럭 신호의 위상과 상기 내부 클럭 신호의 위상 비교에 따라 상기 복수의 클럭 신호를 혼합하여 미세한 지연 동작을 수행하기 위한 미세 지연부를 포함할 수 있다.
반도체 소자, 지연 고정 루프, 거친 지연 라인, 미세 지연 라인, 위상 혼합

Description

레지스터 제어형 지연 고정 루프 및 그의 제어 방법{REGISTER CONTROLLED DELAY LOCKED LOOP AND ITS CONTROL METHOD}
도 1은 종래의 레지스터 제어형 지연 고정 루프의 전체 블럭도,
도 2는 도 1의 주요부에 대한 상세도,
도 3은 종래의 개선된 레지스터 제어형 지연 고정 루프,
도 4는 도 3의 주요부에 대한 동작 설명도,
도 5는 도 3의 지연 고정 루프가 안고 있는 문제점을 설명하기 위한 도면,
도 6의 종래의 2중 거친 지연 라인을 가진 레지스터 제어형 지연 고정 루프의 전체 블럭도,
도 7은 본 발명에 따른 단일 거친 지연 라인을 가진 지연 고정 루프의 전체 블럭도,
도 8은 도 7의 주요부에 관한 동작 설명도.
* 도면의 주요 부분에 대한 설명 *
710: 입력버퍼 720: 위상 검출기
730: 쉬프트 레지스터 740: 거친 지연 라인
750: 혼합 제어부 760-1, 760-2: 제1 및 제2 미세 지연 라인
770: 위상 혼합기 780: 듀티 싸이클 조정부
790: 리플리커 모델
본 발명은 외부 클럭과 반도체 기억 소자의 내부 클럭 간의 스큐를 보상하기 위해 사용되는 지연 고정 루프에 관한 것으로서, 특히 레지스터 제어형 지연 고정 루프에 관한 것이다.
지연 고정 루프(Delay Locked Loop)는 최근 고속으로 동작하는 반도체 회로나 시스템에 사용되는 것으로, 예를 들어 반도체 기억 소자에서 클럭을 사용하는 동기식 메모리의 내부 클럭을 에러 없이 외부 클럭과 일치시키기 위해서 사용된다. 즉, 외부에서 들어오는 클럭이 내부에서 사용될 때 타이밍 딜레이가 발생하게 되는데, 이 타이밍 딜레이를 제어하여 내부에서 사용하는 클럭이 외부에서 들어오는 클럭과 동기되도록 하기 위해서 사용된다.
도 1은 종래의 레지스터 제어형 지연 고정 루프(registered controlled delay locked loop)의 전체 블럭도로서, 도 2는 도 1의 주요부에 대한 상세도로서, 도 1의 거친 지연 라인(coarse delay line)은 복수의 단위 지연 라인을 직렬연결하고 레지스터에 의해 제어됨을 알 수 있다.
종래의 레지스터 제어형 지연 고정 루프는 위상 검출기(120)가 지연 고정 루프로부터 출력되는 내부 클럭 신호(CLKout)는 외부 클럭 신호(External CLK)의 위상을 비교하여 쉬프트 신호(shift-right, shift-left)를 출력하면, 쉬프트 레지스터(130)는 거친 지연 라인(140)으로 입력되는 내부 입력 클럭 신호(CLKin)의 지연량을 조절하여 지연 고정 루프로부터 출력되는 내부 클럭 신호(CLKout)가 외부 클럭 신호(External CLK)와 위상 정렬이 이루어지도록 동작한다.
이러한 구조에서는 거친 지연 라인을 단위 지연 셀로 구성하기 때문에 단위 지연 셀의 크기 이하로 지연량을 조절하는 것이 불가능하다.
상기의 문제점을 해결하기 위하여 도 3의 개선된 레지스터 제어형 지연 고정 루프가 제시되었다. 한편, 도 4는 미세 지연 동작을 설명하기 위한 도 3의 주요부이다.
도 3의 개선된 레지스터 제어형 지연 고정 루프는 거친 지연 라인(340)의 출력단에 위상 혼합기(360)를 추가하는 구성을 갖는다. 그리고 거친 지연 라인(340)로부터 출력되는 클럭 신호를 이용하여 하나의 단위 지연 셀에 의한 지연량 만큼의 위상차를 갖는 두 클럭 신호를 생성하고, 위상 혼합기(360)에서는 두 클럭 신호를 혼합하여 두 클럭 신호 사이의 위상을 갖는 하나의 클럭 신호를 생성한다. 이에 따라 내부 클럭 신호의 위상을 외부 클럭 신호의 위상에 좀 더 세밀하게 정렬시킬 수 있다.
그러나, 도 4와 같은 구성에 따르면, 거친 지연 라인에서 레지스터에 의해 천이가 일어나는 순간 그로 인한 클럭의 변화가 거친 지연 라인의 출력에 곧바로 나타나게 된다. 이는 위상 혼합기에 입력되는 두 클럭 신호에 영향을 미치게 되고, 결과적으로 내부 클럭 신호의 지터 특성을 저하시킨다는 문제점이 있다.
도 5는 도 3의 지연 고정 루프가 안고 있는 문제점을 설명하기 위한 도면으로서, 도 5를 참고하여 도 2의 지연 고정 루프가 안고 있는 문제점을 좀 더 구체적으로 설명하기로 한다.
도 5에서 거친 지연 라인의 네모 한 칸이 단위 지연 셀을 의미한다. 일반적으로, 단위 지연 셀은 직렬연결된 인버터와 낸드 게이트로 구성되거나 복수의 직렬연결된 낸드 게이트로 구성될 수 있다. 위상 혼합기(360)는 입력되는 두 클럭 신호 사이의 위상을 갖는 새로운 클럭 신호를 생성하기 위하여 거친 지연 라인으로부터 직접 출력되는 클럭 신호를 입력1(IN1)에 인가받고, 거친 지연 라인으로부터 출력되는 클럭 신호를 단위 지연 셀에 통과시켜 단위 지연 시간만큼 지연된 클럭 신호를 입력2(IN2)에 인가받는다.
도 5에 보이는 바와 같이, 거친 지연 라인에서 3단의 단위 지연 셀을 통과한 후 출력되는 상황을 가정하자. 이 때 위상 혼합기로 인가되는 가중치(K)가 0이라면, 위상 혼합기의 출력단에는 입력1에 입력되는 클럭 신호가 그대로 출력될 것이다. 그런데 내부 클럭 신호의 위상이 외부 클럭 신호의 위상보다 앞선다고 판단되면 위상 혼합기의 가중치는 점차 커지게 될 것이다. 그러다가 가중치가 1이 되면 위상 혼합기의 출력은 입력2에 입력되는 클럭 신호가 그대로 출력된다. 그럼에도 불구하고 여전히 내부 클럭 신호의 위상이 외부 클럭 신호의 위상보다 앞선다고 판단되면 더 이상 가중치를 증가시킬 수 없다. 이 때에는, 거친 지연 라인에서 쉬프트 레프트가 발생하여 4단의 단위 지연 셀을 거쳐 출력된다.
그로 인해 위상 혼합기의 두 입력이 모두 변하게 되는 순간이 발생하게 되며, 이와 동시에 위상 혼합기에서는 가중치를 1에서 0으로 변경시켜야 하기 때문에 위상 혼합기로부터 출력되는 클럭 신호에 지터가 발생한다. 이와 같이 거친 지연 라인에서 지연량이 변경되는 경계에서는 내부 클럭 신호가 심리스(seamless)하게 변하지 못하고 노이즈를 갖는다는 문제점이 있다.
상기의 문제점을 해결하기 위하여 도 6의 2중 구조의 거친 지연 라인을 갖는 레지스터 제어형 지연 고정 루프가 제시되었다. 도 6의 지연 고정 루프는 두 개의 거친 지연 라인(640-1, 640-2) 각각에 내부 입력 클럭 신호(CLKin)가 인가되며, 두 개의 거친 지연 라인(640-1, 640-2)으로부터 출력되는 각각의 출력이 위상 혼합기(660)의 입력으로 인가된다. 또한, 두 개의 거친 지연 라인(640-1, 640-2)은 쉬프트 레지스터(630)로부터 인가되는 각각의 제어신호를 이용하여 내부 입력 클럭 신호(CLKin)를 개별적으로 지연시킨다.
이와 같이, 도 6의 지연 고정 루프는 2중 구조의 거친 지연 라인을 가지고 있기 때문에 반도체 소자를 소형화하는 데에 걸림돌이 되고, 두 개의 거친 지연 라인(640-1, 640-2)이 쉬프트 레지스터(630)로부터 각각의 제어신호를 인가받아 제어되기 때문에 회로가 복잡해지는 문제점을 안고 있다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 하나의 거친 지연 라인을 사용하면서도 심리스 바운더리 스위칭을 수행할 수 있는 지연 고정 루프 및 그의 제어 방법을 제공함에 목적이 있다.
상기 목적을 달성하기 위한 본원의 제1 발명에 따른 레지스터 제어형 지연 고정 루프는 지연 고정 루프를 포함하는 반도체 소자에 있어서, 상기 지연 고정 루프로부터 출력되는 내부 클럭 신호가 상기 지연 고정 루프에 인가되는 외부 클럭 신호에 대략 정렬되도록 거친 지연 동작을 수행하기 위한 거친 지연부; 및 상기 거친 지연부로부터 출력되는 클럭 신호를 병렬로 입력받아 서로 다른 시간차를 가진 복수의 클럭 신호를 생성하고, 상기 외부 클럭 신호의 위상과 상기 내부 클럭 신호의 위상 비교에 따라 상기 복수의 클럭 신호를 혼합하여 미세한 지연 동작을 수행하기 위한 미세 지연부를 포함할 수 있다.
바람직하게는, 상기 미세 지연부는, 상기 거친 지연부로부터 출력되는 클럭 신호를 병렬로 입력받아 서로 다른 지연 시간차를 갖는 제1 및 제2 클럭 신호를 출력하기 위한 복수의 미세 지연 라인; 상기 외부 클럭 신호의 위상과 상기 내부 클럭 신호의 위상을 비교하여 위상 감지 신호를 출력하기 위한 위상 감지부; 상기 위상 감지 신호에 따라 가중치를 결정하여 출력하기 위한 혼합 제어부; 및 상기 가중치를 이용하여 입력되는 상기 제1 및 제2 클럭 신호의 위상을 혼합하기 위한 위상 혼합부를 포함한다.
바람직하게는, 상기 복수의 미세 지연 라인은, 대략 상기 지연 고정 루프가 노이즈의 영향에 따라 변동될 수 있는 지연량에 대응할 수 있는 소정의 단위 지연 셀을 포함한다.
바람직하게는, 상기 복수의 미세 지연 라인은, 순차적으로 연결된 N개의 단위 지연 셀을 구비하고, 상기 거친 지연 라인으로부터 출력되는 클럭 신호를 입력받아 H개(여기서, H≤N임)의 활성화된 단위 지연 셀을 통과시킬 수 있는 제1 미세 지연 라인; 및 순차적으로 연결된 N+1개의 단위 지연 셀을 구비하고, 상기 거친 지연 라인으로부터 출력되는 클럭 신호를 입력받아 H+1개의 활성화된 단위 지연 셀을 통과시킬 수 있는 제2 미세 지연 라인을 포함한다.
또한,본원의 제2 발명에 따른 레지스터 제어형 지연 고정 루프는, 외부 클럭 신호를 소정 시간 동안 지연시킬 수 있는 거친 지연 라인; 상기 거친 지연 라인으로부터 출력되는 클럭 신호를 병렬로 입력받아 서로 다른 지연 시간차를 갖는 제1 및 제2 클럭 신호를 출력하기 위한 복수의 미세 지연 라인; 상기 외부 클럭 신호의 위상과 상기 지연 고정 루프로부터 출력되는 내부 클럭 신호의 위상을 비교하여 위상 감지 신호를 출력하기 위한 위상 감지부; 상기 위상 감지 신호에 따라 가중치를 결정하여 출력하기 위한 혼합 제어부; 및 상기 제1 및 제2 클럭 신호를 입력받아 상기 제1 및 제2 클럭 신호의 위상을 혼합하기 위한 위상 혼합부를 포함할 수 있다.
또한, 본원의 제3 발명에 따른 레지스터 제어형 지연 고정 루프의 제어 방법 은, 반도체 소자의 지연 고정 루프를 제어함에 있어서, 상기 지연 고정 루프로부터 출력되는 내부 클럭 신호가 상기 지연 고정 루프에 인가되는 외부 클럭 신호에 대략적으로 정렬되도록 거친 지연 동작을 수행하여 클럭 신호를 출력하는 제1 단계; 및 상기 제1 단계의 수행으로 출력되는 클럭 신호를 병렬로 입력받아 서로 다른 시간차를 가진 복수의 클럭 신호를 생성하고, 상기 외부 클럭 신호의 위상과 상기 내부 클럭 신호의 위상 비교에 따라 상기 복수의 클럭 신호를 혼합하여 미세한 지연 동작을 수행하는 제2 단계를 포함할 수 있다.
바람직하게는, 상기 제2 단계는, 상기 제1 단계의 수행으로 출력되는 클럭 신호를 병렬로 입력받아 서로 다른 지연 시간차를 갖는 제1 및 제2 클럭 신호를 출력하는 단계; 상기 외부 클럭 신호의 위상과 상기 내부 클럭 신호의 위상을 비교하여 위상 감지 신호를 출력하는 단계; 상기 위상 감지 신호에 따라 가중치를 결정하여 출력하는 단계; 및 상기 가중치를 이용하여 입력되는 상기 제1 및 제2 클럭 신호의 위상을 혼합하는 단계를 포함할 수 있다.
바람직하게는, 상기 제1 클럭 신호는, 기수개의 단위 지연 셀을 통과하는 클럭 신호이고, 상기 제2 클럭 신호는, 상기 기수개의 단위 지연 셀보다 하나 많거나 적은 우수개의 단위 지연 셀을 통과하는 클럭 신호이다.
바람직하게는, 상기 위상을 혼합하는 단계는, 상기 제1 클럭 신호에 1에서 상기 가중치를 뺀 값을 승산한 결과와, 상기 제2 클럭 신호에 상기 가중치를 승산한 결과를 가산하여 출력한다.
또한, 본원의 제4 발명에 따른 레지스터 제어형 지연 고정 루프는, 지연 고 정 루프를 포함하는 반도체 소자에 있어서, 상기 지연 고정 루프로부터 출력되는 내부 클럭 신호가 상기 지연 고정 루프에 인가되는 외부 클럭 신호에 대략 정렬되도록 거친 지연 동작을 수행하기 위한 거친 지연부; 상기 거친 지연부로부터 출력되는 클럭 신호를 소정 시간 지연시켜 출력하기 위한 제1 미세 지연 라인; 및 상기 거친 지연부로부터 출력되는 클럭 신호를 상기 소정 시간보다 1 단위 지연 시간 - 상기 1 단위 지연 시간은 1 단위 지연 셀에 의해 지연되는 시간임 - 만큼 더 지연시켜 출력하기 위한 제2 미세 지연 라인을 포함한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기 로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
도 7은 본 발명에 따른 단일의 거친 지연 라인으로 심리스 바운더리 스위칭할 수 있는 지연 고정 루프의 전체 블럭도이고, 도 8은 도 7의 주요부에 관한 동작 을 설명하기 위한 도면이다. 도 8의 동작 설명도를 이용하여 본 발명에 따른 지연 고정 루프의 동작에 대하여 설명하기로 한다.
하나의 거친 지연 라인(740)으로부터 출력되는 클럭 신호는 제1 미세 지연 라인(760-1) 및 제2 미세 지연 라인(760-2)으로 인가된다. 여기서, 본 발명이 여기에 기재되는 관점의 범위로 제한되는 것은 아니지만, 본 발명의 제1 미세 지연 라인(760-1) 내 직렬연결된 단위 지연 셀(Unit Delay Cell: UDC)의 개수는 제2 미세 지연 라인(760-2) 내 직렬연결된 UDC의 개수보다 하나 더 적게 구성될 수 있다. 혹은 본 발명이 여기에 기재되는 관점의 범위로 제한되는 것은 아니지만, 본 발명의 제1 미세 지연 라인(760-1) 내 직렬연결된 단위 지연 셀(Unit Delay Cell: UDC)의 개수는 제2 미세 지연 라인(760-2) 내 직렬연결된 UDC의 개수보다 하나 더 많게 구성될 수 있다. 즉, 혼합 제어부(750)의 제어신호에 제어되어 제1 미세 지연 라인(760-1) 내에서 지연을 위해 이용되는 UDC의 개수는 1, 3, 5개 등으로 변화하며, 제2 미세 지연 라인(760-2) 내에서 지연을 위해 이용되는 UDC의 개수는 2, 4, 6개 등으로 변화하는데 제1 미세 지연 라인(760-1)과 제2 미세 지연 라인(760-2)에서 지연을 위해 이용되는 UDC의 개수는 서로 인접한 수이다.
예를 들어, 도 8에 보이는 바와 같이, 혼합 제어부(750)의 제어신호에 따라 제1 미세 지연 라인(760-1)을 통과하는 클럭 신호는 3단의 UDC를 거쳐 출력되고, 제2 미세 지연 라인(760-2)을 통과하는 클럭 신호는 4단의 UDC를 거쳐 출력된다.
위상 혼합부(770)로 인가되는 가중치(K)가 0이라고 하면 제1 미세 지연 라인(760-1)을 통과한 클럭 신호를 그대로 출력한다. 그런데, 위상 검출부(720)가 내부 클럭 신호(CLKout)의 위상이 외부 클럭 신호(External CLK)의 위상보다 앞서는 것으로 판단하게 되면, 혼합 제어부(750)는 가중치(K)를 점차 증가시키게 된다. 이에 따라 위상 혼합부(770)는 입력1(IN1)과 입력2(IN2)에 인가되는 두 클럭 신호 중 입력2(IN2)에 인가되는 클럭 신호의 위상에 근접한 클럭 신호를 출력하게 된다. 그러다가 가중치(K)가 1이 되면, 입력2(IN2)에 인가되는 클럭 신호만을 출력한다. 이 때에도 여전히 위상 검출부(720)가 내부 클럭 신호(CLKout)의 위상이 외부 클럭 신호(External CLK)의 위상보다 앞서는 것으로 판단하게 되면, 혼합 제어부(750)는 현재 위상 혼합부(770)의 입력2(IN2)에 인가되는 클럭 신호와 무관한 제1 미세 지연 라인(760-1)에서 쉬프트 레프트(shift left)가 일어나도록 제어한다. 즉, 제1 미세 지연 라인(760-1)에서는 클럭 신호를 3단의 UDC를 거쳐 출력하다가 5단의 UDC를 거쳐 출력하게 된다. 이 때, 가중치(K)가 1이므로 제2 미세 지연 라인(760-2)으로부터 출력되는 클럭 신호만이 위상 혼합부(770)로부터 출력되므로 제1 미세 지연 라인(760-1)에서의 지연량의 변화는 위상 혼합부(770)의 출력에 아무런 영향을 미치지 않는다. 이에 따라, 심리스 바운더리 스위칭(Seamless Boundary Switching)이 가능하게 된다.
이와 같이 제1 미세 지연 라인(760-1)에서 쉬프트 레프트(shift left)가 발생한 후에도 내부 클럭 신호(CLKout)에 지연을 증가시킬 필요가 있다면 가중치(K)를 감소시키는 것으로 달성된다. 가중치(K)가 감소된다는 것은 입력2(IN2)에 인가되는 클럭 신호의 위상으로부터 입력1(IN1)에 인가되는 클럭 신호의 위상으로 근접해간다는 의미이므로 도 8에 보이는 두번째 클럭에서 세번째 클럭쪽으로 출력을 바 꾸어가게 된다. 한편, 지연을 감소시키고자 하는 경우에는 위에서 설명한 방법이 역으로 적용됨으로써 달성될 수 있다는 것은 당업자에게 자명한 것이므로 구체적인 설명은 피하기로 한다. 또한, 제1 및 제2 미세 지연 라인(760-1, 760-2)에 쉬프트 레프트 신호(shift left)나 쉬프트 라이트 신호(shift right)를 제공할 수 있고, 위상 혼합부(770)의 가중치(K)를 제어할 수 있는 혼합 제어부(750)는, 도 6의 혼합 제어부(650)의 구성 및 작용과 대동 소이하며, 다양한 방식으로 구성될 수 있다. 예를 들면, 업-다운 카운터와 디코더 등을 이용하여 구성할 수 있다. 즉, 혼합 제어부(750)의 기능을 수행할 수 있는 실시예는 다양한 변형예를 가질 수 있고, 본 발명의 본질을 벗어나는 사항이므로 더 이상의 언급은 피하기로 한다.
또한, 거친 지연 동작이 수행된 후에는 전원전압의 변동 등 외부 노이즈에 의해 변동될 수 있는 부분만을 미세 지연 동작에 의해 처리하는 것으로 족하기 때문에 제1 및 제2 미세 지연 라인(760-1, 760-2)의 물리적 길이는 외부 전원의 흔들림, 외부 클럭의 지터(Jitter) 성분, 회로 동작시 전원의 노이즈 등을 포함하는 노이즈에 의해 변동될 수 있는 정도이면 충분하다.
이상과 같이, 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.
본 발명에 따르면, 하나의 거친 지연 라인을 사용하면서도 지터가 발생하지 않고 유연하게 내부 클럭 신호의 지연량을 변화시키는 것이 가능하다. 또한, 본 발명에 따르면 거친 지연 라인을 하나만 사용하기 때문에 반도체 기억 소자를 소형화할 수 있다. 또한, 본 발명에 따르면 거친 지연 라인을 하나만 사용하기 때문에 전력 소모가 줄어드는 이점도 있다.

Claims (22)

  1. 삭제
  2. 지연 고정 루프를 포함하는 반도체 소자에 있어서,
    상기 지연 고정 루프로부터 출력되는 내부 클럭 신호가 상기 지연 고정 루프에 인가되는 외부 클럭 신호에 대략 정렬되도록 거친 지연 동작을 수행하기 위한 거친 지연부; 및
    상기 거친 지연부로부터 출력되는 클럭 신호를 병렬로 입력받아 서로 다른 지연 시간차를 갖는 제1 및 제2 클럭 신호를 출력하기 위한 복수의 미세 지연 라인;
    상기 외부 클럭 신호의 위상과 상기 내부 클럭 신호의 위상을 비교하여 위상 감지 신호를 출력하기 위한 위상 감지부;
    상기 위상 감지 신호에 따라 가중치를 결정하여 출력하기 위한 혼합 제어부; 및
    상기 가중치를 이용하여 입력되는 상기 제1 및 제2 클럭 신호의 위상을 혼합하기 위한 위상 혼합부
    를 포함하는 레지스터 제어형 지연 고정 루프.
  3. 제2항에 있어서,
    상기 복수의 미세 지연 라인은, 대략 상기 지연 고정 루프의 외부에서 발생하는 노이즈의 영향에 따라 변동될 수 있는 지연량에 대응할 수 있는 소정의 단위 지연 셀을 포함하는 레지스터 제어형 지연 고정 루프.
  4. 제3항에 있어서, 상기 복수의 미세 지연 라인은,
    순차적으로 연결된 N개의 단위 지연 셀을 구비하고, 상기 거친 지연 라인으로부터 출력되는 클럭 신호를 입력받아 H개(여기서, H≤N임)의 활성화된 단위 지연 셀을 통과시킬 수 있는 제1 미세 지연 라인; 및
    순차적으로 연결된 N+1개의 단위 지연 셀을 구비하고, 상기 거친 지연 라인으로부터 출력되는 클럭 신호를 입력받아 H+1개의 활성화된 단위 지연 셀을 통과시킬 수 있는 제2 미세 지연 라인
    을 포함하는 레지스터 제어형 지연 고정 루프.
  5. 제4항에 있어서, 상기 제1 미세 지연 라인은,
    상기 혼합 제어부로부터 출력되는 제어 신호에 따라 기수개의 단위 지연 셀이 활성화될 수 있는 레지스터 제어형 지연 고정 루프.
  6. 제5항에 있어서, 상기 제2 미세 지연 라인은,
    상기 혼합 제어부로부터 출력되는 제어 신호에 따라 상기 기수개의 단위 지연 셀보다 하나 많거나 적은 우수개의 단위 지연 셀이 활성화될 수 있는 레지스터 제어형 지연 고정 루프.
  7. 제4항 또는 제6항에 있어서, 상기 위상 혼합부는,
    상기 제1 미세 지연 라인으로부터 출력되는 제1 클럭 신호에 1에서 상기 가중치를 뺀 값을 승산한 결과와, 상기 제2 미세 지연 라인으로부터 출력되는 제2 클럭 신호에 상기 가중치를 승산한 결과를 가산하여 출력하는 레지스터 제어형 지연 고정 루프.
  8. 외부 클럭 신호를 소정 시간 동안 지연시킬 수 있는 거친 지연 라인;
    상기 거친 지연 라인으로부터 출력되는 클럭 신호를 병렬로 입력받아 서로 다른 지연 시간차를 갖는 제1 및 제2 클럭 신호를 출력하기 위한 복수의 미세 지연 라인;
    상기 외부 클럭 신호의 위상과 상기 지연 고정 루프로부터 출력되는 내부 클럭 신호의 위상을 비교하여 위상 감지 신호를 출력하기 위한 위상 감지부;
    상기 위상 감지 신호에 따라 가중치를 결정하여 출력하기 위한 혼합 제어부; 및
    상기 제1 및 제2 클럭 신호를 입력받아 상기 제1 및 제2 클럭 신호의 위상을 혼합하기 위한 위상 혼합부
    를 포함하는 레지스터 제어형 지연 고정 루프.
  9. 제8항에 있어서,
    상기 복수의 미세 지연 라인은, 대략 상기 지연 고정 루프가 노이즈의 영향에 따라 변동될 수 있는 지연량에 대응할 수 있는 소정의 단위 지연 셀을 포함하는 레지스터 제어형 지연 고정 루프.
  10. 제9항에 있어서, 상기 복수의 미세 지연 라인은,
    순차적으로 연결된 N개의 단위 지연 셀을 구비하고, 상기 거친 지연 라인으 로부터 출력되는 클럭 신호를 입력받아 H개(여기서, H≤N임)의 활성화된 단위 지연 셀을 통과시킬 수 있는 제1 미세 지연 라인; 및
    순차적으로 연결된 N+1개의 단위 지연 셀을 구비하고, 상기 거친 지연 라인으로부터 출력되는 클럭 신호를 입력받아 H+1개의 활성화된 단위 지연 셀을 통과시킬 수 있는 제2 미세 지연 라인
    을 포함하는 레지스터 제어형 지연 고정 루프.
  11. 제10항에 있어서, 상기 제1 미세 지연 라인은,
    상기 혼합 제어부로부터 출력되는 제어 신호에 따라 기수개의 단위 지연 셀이 활성화될 수 있는 레지스터 제어형 지연 고정 루프.
  12. 제11항에 있어서, 상기 제2 미세 지연 라인은,
    상기 혼합 제어부로부터 출력되는 제어 신호에 따라 상기 기수개의 단위 지연 셀보다 하나 많거나 적은 우수개의 단위 지연 셀이 활성화될 수 있는 레지스터 제어형 지연 고정 루프.
  13. 제10항 또는 제12항에 있어서, 상기 위상 혼합부는,
    상기 제1 미세 지연 라인으로부터 출력되는 제1 클럭 신호에 1에서 상기 가중치를 뺀 값을 승산한 결과와, 상기 제2 미세 지연 라인으로부터 출력되는 제2 클럭 신호에 상기 가중치를 승산한 결과를 가산하여 출력하는 레지스터 제어형 지연 고정 루프.
  14. 삭제
  15. 반도체 소자의 지연 고정 루프를 제어함에 있어서,
    상기 지연 고정 루프로부터 출력되는 내부 클럭 신호가 상기 지연 고정 루프에 인가되는 외부 클럭 신호에 대략적으로 정렬되도록 거친 지연 동작을 수행하여 클럭 신호를 출력하는 제1 단계;
    상기 제1 단계의 수행으로 출력되는 클럭 신호를 병렬로 입력받아 서로 다른 지연 시간차를 갖는 제1 및 제2 클럭 신호를 출력하는 제2 단계;
    상기 외부 클럭 신호의 위상과 상기 내부 클럭 신호의 위상을 비교하여 위상 감지 신호를 출력하는 제3 단계;
    상기 위상 감지 신호에 따라 가중치를 결정하여 출력하는 제4 단계; 및
    상기 가중치를 이용하여 입력되는 상기 제1 및 제2 클럭 신호의 위상을 혼합하는 제5 단계
    를 포함하는 레지스터 제어형 지연 고정 루프의 제어 방법.
  16. 제15항에 있어서,
    상기 제1 클럭 신호는, 기수개의 단위 지연 셀을 통과하는 클럭 신호이고, 상기 제2 클럭 신호는, 상기 기수개의 단위 지연 셀보다 하나 많거나 적은 우수개의 단위 지연 셀을 통과하는 클럭 신호인 레지스터 제어형 지연 고정 루프의 제어 방법.
  17. 제15항 또는 제16항에 있어서, 상기 제5 단계는,
    상기 제1 클럭 신호에 1에서 상기 가중치를 뺀 값을 승산한 결과와, 상기 제2 클럭 신호에 상기 가중치를 승산한 결과를 가산하여 출력하는 레지스터 제어형 지연 고정 루프의 제어 방법.
  18. 지연 고정 루프를 포함하는 반도체 소자에 있어서,
    상기 지연 고정 루프로부터 출력되는 내부 클럭 신호가 상기 지연 고정 루프에 인가되는 외부 클럭 신호에 대략 정렬되도록 거친 지연 동작을 수행하기 위한 거친 지연부;
    상기 거친 지연부로부터 출력되는 클럭 신호를 소정 시간 지연시켜 출력하기 위한 제1 미세 지연 라인; 및
    상기 거친 지연부로부터 출력되는 클럭 신호를 상기 소정 시간보다 1 단위 지연 시간 - 상기 1 단위 지연 시간은 1 단위 지연 셀에 의해 지연되는 시간임 - 만큼 더 지연시켜 출력하기 위한 제2 미세 지연 라인
    을 포함하는 레지스터 제어형 지연 고정 루프.
  19. 제18항에 있어서,
    상기 제1 및 제2 미세 지연 라인은, 대략 상기 지연 고정 루프의 외부에서 발생하는 노이즈의 영향에 따라 변동될 수 있는 지연량에 대응할 수 있는 소정의 단위 지연 셀을 포함하는 레지스터 제어형 지연 고정 루프.
  20. 제19항에 있어서,
    상기 제1 미세 지연 라인은, 순차적으로 연결된 N개의 단위 지연 셀을 구비하고, 상기 거친 지연 라인으로부터 출력되는 클럭 신호를 입력받아 H개(여기서, H≤N임)의 활성화된 단위 지연 셀을 통과시킬 수 있고,
    상기 제2 미세 지연 라인은, 순차적으로 연결된 N+1개의 단위 지연 셀을 구비하고, 상기 거친 지연 라인으로부터 출력되는 클럭 신호를 입력받아 H+1개의 활성화된 단위 지연 셀을 통과시킬 수 있는
    레지스터 제어형 지연 고정 루프.
  21. 제20항에 있어서, 상기 제1 미세 지연 라인은,
    상기 혼합 제어부로부터 출력되는 제어 신호에 따라 기수개의 단위 지연 셀이 활성화될 수 있는 레지스터 제어형 지연 고정 루프.
  22. 제21항에 있어서, 상기 제2 미세 지연 라인은,
    상기 혼합 제어부로부터 출력되는 제어 신호에 따라 상기 기수개의 단위 지연 셀보다 하나 많거나 적은 우수개의 단위 지연 셀이 활성화될 수 있는 레지스터 제어형 지연 고정 루프.
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