CN1716783A - 寄存器控制的延迟锁定回路及其控制方法 - Google Patents

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Abstract

一种寄存器控制器的延迟锁定回路(DLL)，包括：一粗延迟线，用以通过延迟外部时钟信号而产生延迟的输入时钟信号；一细延迟线单元，用以接收所述延迟的输入时钟信号，以产生第一细延迟的时钟信号与第二细延迟的时钟信号；一相位检测器，用以比较外部时钟信号与反馈的时钟信号的相位，以基于比较结果产生相位检测信号；一相位混合器，用以基于一权重值混合第一细延迟的时钟信号与第二细延迟的时钟信号的相位，以产生一混合的时钟信号；及混合器控制器，用以基于相位检测信号而可产生所述权重值。

Description

寄存器控制的延迟锁定回路及其控制方法
技术领域
本发明关于一种延迟锁定回路(DLL)装置，尤指一种寄存器控制的DLL装置，用以补偿外部时钟信号与内部时钟信号间的时钟信号相位差。
背景技术
通常，在一个同步的半导体存储器装置中，诸如读操作及写操作的数据存取操作，是与一外部时钟信号的上升与下降沿同步执行的。
为了应用作为同步半导体存储器装置的内部时钟信号，故当外部时钟信号输入于同步半导体存储器装置时产生时间延迟，使用一种延迟锁定回路(DLL)，用以通过补偿内部时钟信号与外部时钟信号间的时钟差异，从而使内部时钟信号与外部时钟信号同步。
图1为第一种传统的寄存器控制的DLL的方块图。
如图所示，该第一种传统寄存器控制的DLL包括第一缓冲器110、第一相位检测器120、第一粗延迟线140、第一移位寄存器130、及第一延迟模型单元150。
第一缓冲器110是接收一外部时钟信号CLK以通过缓冲该外部时钟CLK而产生一输入时钟信号in_clk。输入时钟信号in_clk是基于来自第一移位寄存器130所输出多个的延迟控制信号而由第一粗延迟线140加以延迟，之后，延迟的输入时钟信号乃输出而作为延迟锁定的时钟信号dl_clk。
第一延迟模型单元150是接收延迟锁定的时钟信号dl_clk，将延迟锁定的时钟信号dl_clk延迟一段预定的时间，从而输出一反馈的时钟信号fb_clk。
第一相位检测器120比较输入时钟信号in_clk以及反馈时钟信号fb_clk的相位，以根据比较结果产生左移控制信号sl_ctr以及右移控制信号sr_ctr.
第一移位寄存器130是基于左移控制信号sl_ctr及右移控制信号sr_ctr而产生多个延迟控制信号，以控制第一粗延迟线140的延迟量。
图2为第一粗延迟线140的概略电路图。
如图所示，第一粗延迟线140包括多个单位延迟单元(UDCs)，各该单位延迟单元包括两个NAND门。多个中的各个单位延迟单元具有一单位延迟量。此处，假设第一粗延迟线140包括有3个单位延迟单元，亦即，第一～第三单位延迟单元UDC1～UDC3。亦假设多个延迟控制信号包括有第一～第三左移信号SL1～SL3，用以控制第一～第三单位延迟单元UDC1～UDC3。例如，若第三左移信号SL3被激活为一逻辑高电平时，输入时钟信号in_clk经过第三单位延迟单元UDC3输出作为延迟锁定的时钟信号dl_clk。
之后，若第一移位寄存器130把多个延迟控制信号左移以增加第一粗延迟线140的延迟量时，亦即，若第一移位寄存器130激活为取代第三左移信号SL3的第二左移信号SL2时，输入时钟信号in_clk经过第二与第三单位延迟单元UDC2与UDC3，被输出作为延迟锁定的时钟信号dl_clk。
但是，如上述，因为第一粗延迟线140的延迟量是由多个单位延迟单元控制，故输入时钟信号in_clk的延迟即不能少于单位延迟量。
图3为传统第二种寄存器控制的DLL的方块图。该第二种传统寄存器控制的DLL是第一种传统寄存器控制的DLL的升级版。
如图所示，第二种传统寄存器控制的DLL第二缓冲器310、第二粗延迟线340、第二相位检测器320、第二移位寄存器330、第相位混合器360、第一混合器控制器350、第三缓冲器370、第一工作循环(duty cycle)校正器380第二延迟模型单元390。
与图1所示的第一种传统寄存器控制的DLL相比，第二种传统寄存器控制的DLL还包括第一相位混合器360、第一混合器控制器350及工作循环校正器380。
粗延迟线340包括多个单位延迟单元、而每一个均具有一单位延迟量的单位延迟单元。粗延迟线340是把第二缓冲器310所输出的一输入时钟信号in_clk予以延迟，用以产生第一与第二延迟的时钟信号。此处，第一延迟的时钟信号及第二延迟的时钟信号中的一个比另一个经过多一个的单位延迟单元。因此，相位差与第一和第二延迟的时钟信号间的单位延迟量一样多。
第一相位混合器360是接收来自第二粗延迟线340的第一与第二延迟的时钟信号，之后，第一相位混合器360把第一与第二延迟的时钟信号的相位混合，以产生其相位介于第一与第二延迟时钟信号的相位间的第一混合时钟信号。此即，第一混合时钟信号的相位是超前于第一与第二延迟时钟信号的两个相位中的一个相位而落后于另一个的相位。第一混合时钟信号经第一工作循环校正器380的工作校正后，即输出作为延迟锁定的时钟信号dl_clk。
因之，与第一种传统寄存器控制的DLL相比、第二种传统的寄存器控制的DLL，因使用了第一相位混合器360，故可更精细的使延迟锁定的时钟信号dl_clk与外部时钟信号CLK同步。
图4为第二粗延迟线340的概略电路图。
如图所示，第一与第二延迟的时钟信号是分别经由第一输入端IN1与第二输入端IN2输入至第一相位混合器360。此处，是假设第一延迟时钟信号为经由第一输入端IN1输入，而第二延迟时钟信号是经由第二输入端IN2输入。如上述，与比较第一延迟时钟信号相比，第二延迟时钟信号经过多一个的单位延迟单元。
图5为第二粗延迟线340的操作例示，用以表示第二种传统寄存器控制的DLL的问题。
每一个矩形的第二粗延迟线340代表一个单位延迟单元。通常，单位延迟单元是包括多个串联连接的反相器(inverter)及一个NAND门或多个串联连接的NAND门。
如上述，第一相位混合器360是接收经第一输入端IN1的第一延迟时钟信号及经第二输入端IN2的第二延迟时钟信号，用以产生混合的时钟信号。
此处，如图5所示，假设输入时钟信号in_clk是经过3个单位延迟单元而拟输出作为第一延迟的时钟信号。此时，若输入于第一相位混合器(相位混合器)360的权重值K为0，则第一延迟的时钟信号输出作为混合的时钟信号。亦即，因权重值K是施加于第二延迟的时钟信号，而(1-K)的权重值是施加于第一延迟的时钟信号，故当混合第一与第二延迟时钟信号的相位时，该第二延迟的时钟信号可忽略。
但是，若第二相位混合器320所检测的为延迟锁定的时钟信号dl_clk的相位是超前于外部时钟信号CLK的相位时，权重值K逐渐增加。之后，若权重值K成为1时，第二延迟的时钟信号乃输出作为混合的时钟信号。
但是，若延迟锁定的时钟信号dl_clk的相位仍是超前于外部时钟信号CLK的相位，即使权重值K成为1时，权重值K无法再增加。因之，此时，第二移位寄存器330是把第二粗延迟线340的单位延迟单元左移，则输入时钟信号in_clk从而经过4个单位延迟单元，且权重值K变成0。
结果，如图5所示，权重值K是由1到0作变化，而第一与第二延迟的时钟信号被以单位延迟量延迟。但是，在此时，由于权重值K是自1变为0，且第一与第二延迟的时钟信号是同时以单位延迟量作延迟，故混合的时钟信号产生了一种抖动(jitter)。亦即，当发生一种边界切换(boundary switching)时，亦即当第二粗延迟线340的单位延迟单元是被左移时，由于所述跳动，混合的时钟信号无法作无缝的延迟。
图6为第三种传统寄存器控制的DLL。第三种传统寄存器控制的DLL是图3所示该第二种传统寄存器控制的DLL的升级版，用以消除第二种传统寄存器控制的DLL的上述问题。
如图所示，第三种传统寄存器控制的DLL与第二种传统寄存器控制的DLL相比，是包括了多一个的粗延迟线。亦即，第三种传统寄存器控制的DLL是包含第三粗延迟线640-1及第四粗延迟线640-2。
一输入时钟信号in_clk被输入第三与第四粗延迟线640-1与640-2，而基于多个由第三移位寄存器630所输出的多个控制信号从而将该输入时钟信号延迟。此处，该第三及第四粗延迟线中的每个包含多个单位延迟单元，且第三与第四粗延迟线中之一所含的单位延迟单元比另一个多1个。
之后，第三与第四粗延迟线640-1与640-2分别输出第三与第四延迟时钟信号至第二相位混合器660。之后，第二相位混合器660基于第二混合器控制器650所产生的控制信号而将第三与第四延迟的时钟信号的相位作混合以产生一混合的时钟信号。因为第三及第四延迟的时钟信号是单独的由第三及第四粗延迟线640-1及640-2所产生，故可防止第二种传统寄存器控制的DLL的边界切换问题。
但是，因为第三种传统寄存器控制的DLL包括了两个粗延迟线，故其尺寸增加，此外，所述两个该粗延迟线中的每个接收来自第三移位寄存器630的多个控制信号，故其亦很复杂。
发明内容
因此，本发明的目的是提供一种包括单一粗延迟线，能够执行无缝边界切换的寄存器控制的DLL。
依本发明的一个方面，所提供的寄存器控制的DLL包括一粗延迟线，用以通过延迟一外部时钟信号而产生一延迟的输入时钟信号；一细延迟线单元，用以接收该延迟的输入时钟信号，以产生第一细延迟的时钟信号及第二细延迟的时钟信号；一相位检测器，用以比较该外部时钟信号及一反馈的时钟信号的相位，以基于该比较结果产生一相位检测信号；一相位混合器，用以通过基于一权重值混合该第一与该第二细延迟时钟信号的相位而产生混合的时钟信号；及一混合器控制器，用于基于该相位检测信号而产生该权重值。
依本发明的另一个方面，所提供的寄存器控制的DLL则包括：一粗延迟线，用以产生一延迟的输入时钟信号，以通过延迟外部时钟信号而粗略地使一延迟锁定的时钟信号与该外部时钟信号同步；第一细延迟线，用于通过延迟该延迟的输入时钟信号而产生第一细延迟的时钟信号；及第二细延迟线，用以通过延迟该延迟的输入时钟信号而产生第二细延迟的时钟信号；其中该第二细延迟线所包括的单位延迟单元比第一细延迟线多1个，且以比第一细延迟线多或少一个单位延迟单元的延迟量来延迟所述延迟的输入时钟信号。
依本发明再一个方面，提供用以补偿一外部时钟信号及一混合时钟信号间的时钟差异(clock skew)的方法，包括以下步骤：将外部时钟信号延迟以产生一延迟的输入时钟信号，以粗略地将所述延迟锁定的时钟信号与外部时钟信号同步；延迟该延迟的输入时钟信号以产生具有不同相位的多个细延迟的时钟信号；及将该多个细延迟的时钟信号的相位混合以产生混合的时钟信号。
附图说明
通过以下配合附图对优选实施例的描述，本发明的上述和其他目的及特点会更明显，图中：
图1为第一种传统寄存器控制的DLL的方块图。
图2为图1中的第一粗延迟线的概略电路图。
图3为第二种传统寄存器控制的DLL的方块图。
图4为图3中的第二粗延迟线的概略电路图。
图5为图4中的第二粗延迟线的操作说明图。
图6为第三种传统寄存器控制的DLL。
图7为依本发明的寄存器控制的DLL的方块图。
图8为图7所示的第一细延迟线、第二细延迟线、及相位混合器的操作说明图。
具体实施方式
以下，佐以附图详细说明依本发明的一种寄存器控制的延迟锁定回路(DLL)。
图7为依本发明的一种寄存器控制的延迟锁定回路(DLL)方块图。
如图所示，寄存器控制的DLL包括一缓冲器710；一相位检测器720；一粗延迟线740；一移位寄存器730；第一细延迟线760-1；第二细延迟线760-2；一相位混合器770；一混合器控制器750；一工作循环校正器(duty cycle corrector)780；及一延迟模型单元790。
缓冲器710接收一外部时钟信号CLK以通过缓冲该外部时钟信号而输出一输入时钟信号in_clk。输入时钟信号in_clk由粗延迟线740基于移位寄存器730所输出的多个延迟控制信号而延迟，被输出作为一延迟的输入时钟信号dl_inclk。之后，延迟的输入时钟信号dl_inclk被输入第一细延迟线760-1及第二细延迟线760-2。
第一与第二细延迟线760-1与760-2是基于混合器控制器750所输出的控制信号而延迟该延迟的输入时钟信号dl_inclk以分别输出第一细延迟的时钟信号fd_clk1及第二细延迟的时钟信号fd_clk2。
相位混合器770接收第一与第二细延迟的时钟信号fd_clk1与fd_clk2。之后，相位混合器360将第一与第二细延迟的时钟信号clk1与clk2的相位作混合，以产生相位介于第一与第二细延迟时钟信号fd_clk1与fd_clk2两者相位间的混合时钟信号。亦即，混合时钟信号的相位是超前于第一与第二细延迟时钟信号fd_clk1与fd_clk2中一者的相位并落后于其中另一者的相位。
其后，混合的时钟信号经过一缓冲器，经工作循环校正器780作工作校正后，被输出作为一延迟锁定的时钟信号dl_clk。
延迟模型单元790是接收延迟锁定的时钟信号dl_clk，以将延迟锁定的时钟信号dl_clk延迟一预定的延迟时间。之后，延迟模型单元790输出一反馈的时钟信号fb_clk。
相位检测器720接收外部时钟信号CLK及反馈的时钟信号fd_clk，以比较外部时钟信号CLK及反馈的时钟信号fd_clk的相位。相位检测器720依比较结果可产生一相位检测信号ph_det。
移位寄存器730基于相位检测信号ph_det而产生多个延迟控制信号，以控制粗延迟线740的延迟量。
混合器控制器750基于相位检测信号ph_det产生控制信号，用以控制相位混合器770、第一细延迟线760-1及第二细延迟线760-2。
各该第一与第二细延迟线760-1、760-2包括有多个串联连接的单位延迟单元(UDCs)，且第一与第二细延迟线760-1与760-2两者中之一包括有比另一个多一个的单位延迟单元。此处，第二细延迟线760-2所含的单位延迟单元比第一细延迟线760-1多1个。
第一与第二细延迟线760-1与760-2中每个的延迟量，是通过改变延迟输入时钟信号dl_inclk经过的单位延迟单元的数量而控制的。此处，延迟输入时钟信号dl_inclk是经过第一细延迟线760-1中的奇数个单位延迟单元并经过第二细延迟线760-2中的偶数个单位延迟单元。亦即，例如，若延迟输入时钟信号是经过第一细延迟线760-1中的3个单位延迟单元时，则延迟输入时钟信号是经过第二细延迟线760-2中的4个或2个单位延迟单元。
图8为第一细延迟线760-1、第二细延迟线760-2、及相位混合器770的操作图。
如图所示，第一细延迟线的时钟信号fd_clk1经第一输入端IN1输入于相位混合器770，而第二细延迟的时钟信号fd_clk2经第二输入端IN2输入于相位混合器770。相位混合器770施加一其数值为K的第一权重值于第二细延迟的时钟信号fd_clk2并施加一数值为(1-K)的第二权重值于第一细延迟的时钟信号fd_clk1。此处，K值为大于或等于0并小于或等于1。K值基于相位检测信号ph_det而确定。
图8中，假设延迟的输入时钟信号dl_clk当前在第一细延迟线760-1中经过3个单位延迟单元，在第二细延迟线760-2中经过4个单位延迟单元。
若第一权重为0，则第二细延迟的时钟信号fd_clk2被忽略，并且因此第一细延迟时钟信号fd_clk1被输出作为混合的时钟信号。
之后，若相位检测器720所检测的是延迟锁定的时钟信号dl_clk的相位为超前于外部时钟信号CLK的相位时，混合器控制器750即逐渐增加K的数值。K值增加愈多，混合的时钟信号的相位愈接近第二细延迟的时钟信号的相位。之后，若K值成为1，第一细延迟的时钟信号fd_clk1被忽略，并且因此第二细延迟的时钟信号fd_clk2被输出作为混合的时钟信号。
但是，若延迟锁定的时钟信号dl_clk的相位仍旧超前于外部时钟信号CLK的相位时，则忽略的时钟信号，亦即，在此状况中为第一细延迟的时钟信号fd_clk1，被左移两个单位延迟单元。此即，第一延迟的时钟信号是经过第一细延迟线760-1中的5个单位延迟单元。此时，因第一细延迟的时钟信号fd_clk1由于第一权重而被忽略，故混合的时钟信号上并无第一细延迟的时钟信号fd_clk1的延迟量变化所造成的影响。因此，可执行无缝式的边界切换，亦即，在延迟量变化期间，不致产生混合时钟信号的噪声。
之后，若延迟锁定的时钟信号dl_clk仍需作更多的延迟时，则如图8所示，K值被逐渐减少。此状况中，K值愈是减少，混合的时钟信号的相位愈是接近第一细延迟的时钟信号fd_clk1。
同时，当延迟锁定的时钟信号dl_clk的相位落后于外部时钟信号CLK的相位时，延迟锁定的时钟信号dl_clk的延迟量需要减少的情况下，上述的方式可以反向应用，此为本专业技术人员可轻易得知，故有关延迟锁定的时钟信号dl_clk的延迟量的减少方法将不赘述。
混合器控制器750是控制K的数值并产生左移及右移信号用以控制第一与第二细延迟线760-1与760-2的延迟量。此处，混合器控制器750的构成及操作与图6所示的第二相位混合器650类型，但混合器控制器750可以不同地实施，例如，混合器控制器750可作成包含一个上/下计数器及一个解码器等。因混合器控制器750可不同地制成，并且被本专业技术人员所熟知，故混合器控制器750的细节被略去。
同时，因为输入时钟信号in_clk被粗延迟线740作粗略的延迟，用以使延迟锁定的时钟信号dl_clk与外部时钟信号CLK在延迟所述延迟的输入时钟信号dl_inclk，以更精确地同步延迟锁定的时钟信号dl_clk与外部时钟信号CLK之前同步，故第一细延迟线760-1与第二细延迟线760-2的物理长度不需要长。仅用于补偿由例如电源电压的波动或者外部时钟信号的跳动的噪声所产生的延迟差异的延迟线长度，为用于第一和第二细延迟的时钟信号760-1和760-2的足够的物理长度。
本申请包括涉及2004年6月30日向韩国专利局所提交的第2004-49847号韩国专利申请的主题，这里参考引用其全部内容。
此外，上面已经描述了本发明的若干特定实施例，很明显，对本专业技术人员而言，在不脱离如权利要求所限定的本发明的精神和范围的情况下，可对本发明进行多种变化或修饰。
主要元件符号说明
110            第一缓冲器
120            第一相位检测器
130            第一移位寄存器
140            第一粗延迟线
150            第一延迟模型单元
310            第二缓冲器
320            第二相位检测器
330            第二移位寄存器
350            第一混合器控制器
370            第三缓冲器
380            第一工作循环校正器
390            第二延迟模型单元
640-1，640-2   粗延迟线
660            第二相位混合器

Claims (15)

1.一种寄存器控制的延迟锁定回路(DLL)，包括：
一粗延迟线，用以通过延迟一外部时钟信号而产生一延迟的输入时钟信号；
一细延迟线单元，用以接收该延迟的输入时钟信号，以产生第一细延迟时钟信号及第二细延迟时钟信号；
一相位检测器，用以比较该外部时钟信号及一反馈时钟信号的相位，以基于该比较结果产生一相位检测信号；
一相位混合器，用以通过基于一权重值混合该第一细延迟时钟信号及第二细延迟时钟信号的相位，而产生一混合时钟信号；及
一混合器控制器，用于基于所述相位检测信号产生所述权重值。
2.如权利要求1的寄存器控制的DLL，其中该第一细延迟时钟信号及该第二细延迟时钟信号包括预定数量的单位延迟单元，用以补偿该寄存器控制的DLL的噪声所产生的延迟差异。
3.如权利要求2的寄存器控制的DLL，进一步包括：
一工作循环校正器，通过校正所述混合时钟信号的工作循环，产生一延迟锁定的时钟信号；及
一延迟模型单元，用以接收所述延迟锁定的时钟信号，以通过将该延迟锁定的时钟信号延迟一预定的延迟时间，从而产生所述反馈时钟信号。
4.如权利要求3的寄存器控制的DLL，其中该细延迟线单元包括：
第一细延迟线，具有N个串联连接的单位延迟单元，以使该延迟的输入时钟信号经过H个单位延迟单元；及
第二细延迟线，具有(N+1)个串联连接的单位延迟单元，以使该延迟的输入时钟信号经过(H+1)或(H-1)个单位延迟单元，其中H小于或等于N。
5.如权利要求4的寄存器控制的DLL，其中该第一细延迟线激活奇数个单位延迟单元，使得该延迟的输入时钟信号可经过所述奇数个单位延迟单元。
6.如权利要求5的寄存器控制的DLL，其中该第二细延迟线激活偶数个单位延迟单元，使得该延迟的输入时钟信号可经过偶数个单位延迟单元，其中，所述偶数个单位延迟单元比所述奇数个单位延迟单元小一个或大一个。
7.如权利要求6的寄存器控制的DLL，其中该相位混合器将所述权重值施加于该第一细延迟时钟信号并将一第二权重值施加于该第二细延迟时钟信号，其中该第二权重值是从1减去该权重值而得到的。
8.一种寄存器控制的DLL，包括：
一粗延迟线，用以产生一延迟的输入时钟信号，以通过延迟外部时钟信号，粗略地使延迟锁定的时钟信号与该外部时钟信号同步；
第一细延迟线，用以通过延迟该延迟的输入时钟信号而产生第一细延迟的时钟信号；及
第二细延迟线，用以通过延迟该延迟的输入时钟信号而产生第二细延迟的时钟信号；
其中该第二细延迟线所包括的单位延迟单元比该第一细延迟线多一个，且以比第一细延迟线多或少一单位延迟单元的延迟量来延迟所述延迟的输入时钟信号。
9.如权利要求8的寄存器控制的DLL，其中该第一细延迟的时钟信号与第二细延迟的时钟信号包括有预定数量的单位延迟单元，用以补偿由所述寄存器控制的DLL的噪声所产生的延迟差异。
10.如权利要求9的寄存器控制的DLL，其中具有N个串联连接的单位延迟单元的该第一细延迟线使该延迟的输入时钟信号经过H个单位延迟单元；并且具有(N+1)个串联连接的单位延迟单元的该第二细延迟线则使该延迟的输入时钟信号经过(H+1)或(H-1)个单位延迟单元，其中H小于或等于N。
11.如权利要求10的寄存器控制的DLL，其中该第一细延迟线激活奇数个单位延迟单元，使得该延迟的输入时钟信号可经过所述奇数个单位延迟单元。
12.如权利要求11的寄存器控制的DLL，其中该第二细延迟线激活偶数个单位延迟单元，使得该延迟的输入时钟信号可经过该偶数个单位延迟单元，其中，所述偶数个单位延迟单元比所述奇数个单位延迟单元小1个或大1个。
13.一种用于补偿一外部时钟信号及一混合时钟信号间的时钟差异的方法，包括以下步骤：
a)通过延迟该外部时钟信号以产生一延迟的输入时钟信号，以粗略地使该延迟锁定的时钟信号与该外部时钟信号同步；
b)通过将该延迟的输入时钟信号延迟以产生多个具有不同相位的细延迟时钟信号；及
c)通过混合该等多个细延迟的时钟信号的相位以产生所述混合时钟信号。
14.如权利要求13的方法，其中步骤b)包括以下步骤：
d)通过延迟该延迟的输入时钟信号，产生第一细延迟的时钟信号；及
e)通过延迟该延迟的输入时钟信号，产生第二细延迟的时钟信号；
其中该第二细延迟的时钟信号比该第一细延迟的时钟信号多延迟或少延迟一个单位延迟量。
15.如权利要求14的方法，其中步骤c)包括以下步骤：
f)通过比较该外部时钟信号及该混合时钟信号的相位，产生一相位检测信号；
g)基于该相位检测信号产生一权重值；及
h)将该权重值施加于该第二细延迟的时钟信号，并将从1减去该权重值的数值施加于该第一细延迟的时钟信号。
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