CN1716783B - 寄存器控制的延迟锁定回路及其控制方法 - Google Patents

寄存器控制的延迟锁定回路及其控制方法 Download PDF

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Abstract

一种寄存器控制的延迟锁定回路(DLL)，包括：粗延迟线，用以通过延迟外部时钟信号而产生延迟的输入时钟信号；具有多个单位延迟单元的细延迟线单元，用以接收所述延迟的输入时钟信号，以产生第一细延迟的时钟信号与第二细延迟的时钟信号，其中第一细延迟时钟信号比第二细延迟时钟信号被多延迟或少延迟一个单位延迟单元的延迟量；相位检测器，用以比较外部时钟信号与反馈的时钟信号的相位，以基于比较结果产生相位检测信号；相位混合器，用以基于权重值混合第一细延迟的时钟信号与第二细延迟的时钟信号的相位，以产生混合的时钟信号；及混合器控制器，用以基于相位检测信号而产生所述权重值。

Description

寄存器控制的延迟锁定回路及其控制方法
技术领域
本发明涉及一种延迟锁定回路(DLL)装置，尤其涉及一种用以补偿外部时钟信号与内部时钟信号之间的时钟偏差的寄存器控制的DLL装置。
背景技术
通常，在同步的半导体存储器装置中，诸如读操作及写操作的数据存取操作是与外部时钟信号的上升与下降沿同步地执行的。
由于当外部时钟信号被输入于同步半导体存储器装置以被用作同步半导体存储器装置的内部时钟信号时产生时间延迟，故采用延迟锁定回路(DLL)，用以通过补偿内部时钟信号与外部时钟信号之间的时钟偏差而使内部时钟信号与外部时钟信号同步。
图1为第一种传统的寄存器控制的DLL的方块图。
如图所示，第一种传统的寄存器控制的DLL包括第一缓冲器110、第一相位检测器120、第一粗延迟线140、第一移位寄存器130及第一延迟模型单元150。
第一缓冲器110接收外部时钟信号CLK，以通过缓冲该外部时钟CLK而产生输入时钟信号in_clk。输入时钟信号in_clk由第一粗延迟线140基于第一移位寄存器130所输出的多个延迟控制信号而加以延迟，之后，延迟的输入时钟信号被输出为延迟锁定的时钟信号dl_clk。
第一延迟模型单元150接收延迟锁定的时钟信号dl_clk，以通过将延迟锁定的时钟信号dl_clk延迟预定的时间而输出反馈的时钟信号fb_clk。
第一相位检测器120比较输入时钟信号in_clk及反馈时钟信号fb_clk的相位，以根据比较结果产生左移控制信号sl_ctr以及右移控制信号sr_ctr。
第一移位寄存器130基于左移控制信号sl_ctr及右移控制信号sr_ctr而产生多个延迟控制信号，以控制第一粗延迟线140的延迟量。
图2为第一粗延迟线140的概略电路图。
如图所示，第一粗延迟线140包括多个单位延迟单元(UDC)，每个单位延迟单元包括两个NAND门。多个单位延迟单元中的每个具有一单位延迟量。此处，假设第一粗延迟线140包括有3个单位延迟单元，亦即，第一～第三单位延迟单元UDC1～UDC3。亦假设多个延迟控制信号包括有用以控制第一～第三单位延迟单元UDC1～UDC3的第一～第三左移信号SL1～SL3。例如，若第三左移信号SL3以逻辑高电平被激活，则输入时钟信号in_clk经过第三单位延迟单元UDC3，以被输出为延迟锁定的时钟信号dl_clk。
之后，若第一移位寄存器130左移多个延迟控制信号以增大第一粗延迟线140的延迟量，亦即，若第一移位寄存器130激活第二左移信号SL2而不是第三左移信号SL3，则输入时钟信号in_clk经过第二与第三单位延迟单元UDC2与UDC3，以被输出为延迟锁定的时钟信号dl_clk。
但是，因为如上所述那样第一粗延迟线140的延迟量由多个单位延迟单元控制，故对输入时钟信号in_clk的延迟不能小于单位延迟量。
图3为第二种传统的寄存器控制的DLL的方块图。第二种传统的寄存器控制的DLL是第一种传统的寄存器控制的DLL的升级版。
如图所示，第二种传统的寄存器控制的DLL包括第二缓冲器310、第二粗延迟线340、第二相位检测器320、第二移位寄存器330、第一相位混合器360、第一混合器控制器350、第三缓冲器370、第一占空比(dutycycle)校正器380第二延迟模型单元390。
与图1所示的第一种传统的寄存器控制的DLL相比，第二种传统的寄存器控制的DLL还包括第一相位混合器360、第一混合器控制器350及占空比校正器380。
粗延迟线340包括多个单位延迟单元，每一个单位延迟单元均具有一单位延迟量。粗延迟线340将第二缓冲器310所输出的输入时钟信号in_clk予以延迟，用以产生第一与第二延迟的时钟信号。此处，第一延迟的时钟信号及第二延迟的时钟信号中的一个比另一个多经过一个单位延迟单元。因此，第一和第二延迟的时钟信号之间存在单位延迟量那样大的相位差。
第一相位混合器360从第二粗延迟线340接收第一与第二延迟的时钟信号，之后，第一相位混合器360把第一与第二延迟的时钟信号的相位混合，以产生其相位介于第一与第二延迟时钟信号的相位之间的第一混合时钟信号。亦即，第一混合时钟信号的相位超前于第一与第二延迟时钟信号的相位中的一个相位而落后于另一个。第一混合时钟信号经第一占空比校正器380占空比校正后，被输出为延迟锁定的时钟信号dl_clk。
因此，与第一种传统的寄存器控制的DLL相比，第二种传统的寄存器控制的DLL可通过使用第一相位混合器360来使延迟锁定的时钟信号dl_clk与外部时钟信号CLK更精细地同步。
图4为第二粗延迟线340的概略电路图。
如图所示，第一与第二延迟的时钟信号分别经过第一输入端IN1与第二输入端IN2输入至第一相位混合器360。此处，假设第一延迟时钟信号经过第一输入端IN1被输入，而第二延迟时钟信号经过第二输入端IN2被输入。如上所述，与第一延迟时钟信号相比，第二延迟时钟信号多经过一个单位延迟单元。
图5为第二粗延迟线340的操作例示，用以示出第二种传统的寄存器控制的DLL的问题。
第二粗延迟线340的每个矩形代表一个单位延迟单元。通常，单位延迟单元包括串联连接的多个反相器(inverter)及一个NAND门或串联连接的多个NAND门。
如上所述，第一相位混合器360经第一输入端IN1接收第一延迟时钟信号以及经第二输入端IN2接收第二延迟时钟信号，用以产生混合时钟信号。
此处，如图5所示，假设输入时钟信号in_clk经过3个单位延迟单元，以输出为第一延迟的时钟信号。此时，若输入于第一相位混合器(相位混合器)360的权重值K为0，则第一延迟的时钟信号被输出为混合时钟信号。亦即，因权重值K被施加于第二延迟的时钟信号，而权重值(1-K)被施加于第一延迟的时钟信号，故当混合第一与第二延迟时钟信号的相位时，第二延迟的时钟信号被忽略。
但是，若第二相位混合器320检测到延迟锁定的时钟信号dl_clk的相位超前于外部时钟信号CLK的相位，则权重值K逐渐增加。之后，若权重值K变成1，则第二延迟的时钟信号被输出为混合的时钟信号。
但是，若权重值K变成1时延迟锁定的时钟信号dl_clk的相位仍超前于外部时钟信号CLK的相位，则权重值K不能进一步增大。因此，此时，第二移位寄存器330将第二粗延迟线340左移一单位延迟单元以使得输入时钟信号in_clk可经过4个单位延迟单元，且权重值K变成0。
结果，如图5所示，权重值K从1变为0，且第一与第二延迟的时钟信号被延迟单位延迟量。但是，此时，由于权重值K从1变为0，同时第一与第二延迟的时钟信号被延迟单位延迟量，故产生混合时钟信号的抖动(jitter)。亦即，由于发生边界切换(boundary switching)时(亦即，第二粗延迟线340的一单位延迟单元被左移时)的抖动，故不能无缝地延迟混合时钟信号。
图6为第三种传统的寄存器控制的DLL。第三种传统的寄存器控制的DLL是图3所示该第二种传统的寄存器控制的DLL的升级版，用以克服第二种传统的寄存器控制的DLL的上述问题。
如图所示，第三种传统的寄存器控制的DLL与第二种传统的寄存器控制的DLL相比多了一个粗延迟线。亦即，第三种传统的寄存器控制的DLL包含第三粗延迟线640-1及第四粗延迟线640-2。
输入时钟信号in_clk被输入到第三与第四粗延迟线640-1与640-2，以基于从第三移位寄存器630输出的多个控制信号而被延迟。此处，第三及第四粗延迟线中的每个包含多个单位延迟单元，且第三与第四粗延迟线中的一个所含的单位延迟单元比另一个所含的单位延迟单元多1个。
之后，第三与第四粗延迟线640-1与640-2分别输出第三与第四延迟时钟信号至第二相位混合器660。之后，第二相位混合器660基于第二混合器控制器650所产生的控制信号而将第三与第四延迟的时钟信号的相位混合以产生混合的时钟信号。因为第三及第四延迟的时钟信号由第三及第四粗延迟线640-1及640-2独立地产生，故可防止第二种传统的寄存器控制的DLL的边界切换问题。
但是，因为第三种传统的寄存器控制的DLL包括了两个粗延迟线，故该DLL的尺寸增大，此外，因这两个粗延迟线中的每个都从第三移位寄存器630接收多个控制信号，故该DLL亦很复杂。
发明内容
因此，本发明的目的是提供一种包括单一粗延迟线、能够执行无缝边界切换的寄存器控制的DLL。
依据本发明的一个方面，所提供的寄存器控制的DLL包括：粗延迟线，用以通过延迟外部时钟信号而产生延迟的输入时钟信号；具有多个单位延迟单元的细延迟线单元，用以接收该延迟的输入时钟信号，以产生第一细延迟的时钟信号及第二细延迟的时钟信号，其中该第一细延迟时钟信号比该第二细延迟时钟信号被多延迟或少延迟一个单位延迟单元的延迟量；相位检测器，用以比较该外部时钟信号与反馈的时钟信号的相位，以基于该比较的结果产生相位检测信号；相位混合器，用以通过基于权重值混合该第一与该第二细延迟的时钟信号的相位而产生混合的时钟信号；及混合器控制器，用于基于该相位检测信号而产生该权重值。
依据本发明的另一个方面，所提供的寄存器控制的DLL包括：粗延迟线，用以通过延迟外部时钟信号而产生延迟的输入时钟信号，以粗略地使延迟锁定的时钟信号与该外部时钟信号同步；第一细延迟线，用于通过延迟该延迟的输入时钟信号而产生第一细延迟的时钟信号；及第二细延迟线，用以通过延迟该延迟的输入时钟信号而产生第二细延迟的时钟信号，其中该第二细延迟线所包括的单位延迟单元比第一细延迟线所包括的单位延迟单元多1个，且第二细延迟线比第一细延迟线对该延迟的输入时钟信号多延迟或少延迟一个单位延迟单元的延迟量。
依据本发明再一方面，提供用以补偿外部时钟信号与混合时钟信号之间的时钟偏差的方法，包括步骤：通过延迟外部时钟信号延迟而产生延迟的输入时钟信号，以粗略地将延迟锁定的时钟信号与外部时钟信号同步；通过延迟该延迟的输入时钟信号而产生多个细延迟的时钟信号，其中该多个细延迟的时钟信号相对于彼此被多延迟或少延迟一个单位延迟单元的延迟量；及将该多个细延迟的时钟信号的相位混合以产生混合的时钟信号。
附图说明
通过以下配合附图对优选实施例的描述，本发明的上述和其他目的及特点会更明显，图中：
图1为第一种传统的寄存器控制的DLL的方块图。
图2为图1中的第一粗延迟线的概略电路图。
图3为第二种传统的寄存器控制的DLL的方块图。
图4为图3中的第二粗延迟线的概略电路图。
图5为图4中的第二粗延迟线的操作说明图。
图6为第三种传统的寄存器控制的DLL。
图7为依据本发明的寄存器控制的DLL的方块图。
图8为图7所示的第一细延迟线、第二细延迟线、及相位混合器的操作说明图。
具体实施方式
以下，佐以附图详细说明依据本发明的一种寄存器控制的延迟锁定回路(DLL)。
图7为依据本发明的一种寄存器控制的延迟锁定回路(DLL)的方块图。
如图所示，寄存器控制的DLL包括缓冲器710；相位检测器720；粗延迟线740；移位寄存器730；第一细延迟线760-1；第二细延迟线760-2；相位混合器770；混合器控制器750；占空比校正器(duty cyclecorrector)780；及延迟模型单元790。
缓冲器710接收外部时钟信号CLK，以通过缓冲该外部时钟信号CLK而输出输入时钟信号in_clk。输入时钟信号in_clk由粗延迟线740基于移位寄存器730所输出的多个延迟控制信号而被延迟，以被输出为延迟的输入时钟信号dl_inclk。之后，延迟的输入时钟信号dl_inclk被输入到第一细延迟线760-1及第二细延迟线760-2。
第一与第二细延迟线760-1与760-2基于混合器控制器750所输出的控制信号而延迟该延迟的输入时钟信号dl_inclk，以分别输出第一细延迟的时钟信号fd_clk1及第二细延迟的时钟信号fd_clk2。
相位混合器770接收第一与第二细延迟的时钟信号fd_clk1与fd_clk2。之后，相位混合器770将第一与第二细延迟的时钟信号clk1与clk2的相位混合，以产生其相位介于第一与第二细延迟时钟信号fd_clk1与fd_clk2两者相位之间的混合时钟信号。亦即，混合时钟信号的相位超前于第一与第二细延迟时钟信号fd_clk1与fd_clk2中的一个的相位并落后于其中另一个的相位。
其后，混合的时钟信号经过缓冲器，经占空比校正器780占空比校正后，被输出为延迟锁定的时钟信号dl_clk。
延迟模型单元790接收延迟锁定的时钟信号dl_clk，以将延迟锁定的时钟信号dl_clk延迟预定的延迟时间。之后，延迟模型单元790输出反馈的时钟信号fb_clk。
相位检测器720接收外部时钟信号CLK及反馈的时钟信号fb_clk，以比较外部时钟信号CLK与反馈的时钟信号fb_clk的相位。相位检测器720依据比较结果可产生相位检测信号ph_det。
移位寄存器730基于相位检测信号ph_det而产生多个延迟控制信号，以控制粗延迟线740的延迟量。
混合器控制器750基于相位检测信号ph_det产生用以控制相位混合器770、第一细延迟线760-1及第二细延迟线760-2的控制信号。
第一与第二细延迟线760-1、760-2都包括串联连接的多个单位延迟单元(UDCs)，且第一与第二细延迟线760-1与760-2两者中的一个比另一个多一个单位延迟单元。此处，假设第二细延迟线760-2所含的单位延迟单元比第一细延迟线760-1所含的单位延迟单元多1个。
第一与第二细延迟线760-1与760-2中每个的延迟量是通过改变延迟输入时钟信号dl_inclk经过的单位延迟单元的数量而控制的。此处，延迟输入时钟信号dl_inclk经过第一细延迟线760-1中的奇数个单位延迟单元并且经过第二细延迟线760-2中的偶数个单位延迟单元。亦即，例如，若延迟输入时钟信号dl_inclk经过第一细延迟线760-1中的3个单位延迟单元时，则延迟输入时钟信号dl_inclk经过第二细延迟线760-2中的4个或2个单位延迟单元。
图8为第一细延迟线760-1、第二细延迟线760-2、及相位混合器770的操作图。
如图所示，第一细延迟线的时钟信号fd_clk1经第一输入端IN1输入到相位混合器770，而第二细延迟的时钟信号fd_clk2经第二输入端IN2输入到相位混合器770。相位混合器770将值为K的第一权重值施加于第二细延迟的时钟信号fd_clk2并将值为(1-K)的第二权重值施加于第一细延迟的时钟信号fd_clk1。此处，K的值大于或等于0并小于或等于1。K的值基于相位检测信号ph_det而确定。
在图8中，假设延迟的输入时钟信号dl_inclk当前经过第一细延迟线760-1中的3个单位延迟单元、第二细延迟线760-2中的4个单位延迟单元。
若第一权重为0，则第二细延迟的时钟信号fd_clk2被忽略，并且因此第一细延迟时钟信号fd_clk1被输出为混合的时钟信号。
之后，若相位检测器720检测到延迟锁定的时钟信号dl_clk的相位超前于外部时钟信号CLK的相位时，则混合器控制器750逐渐增大K的值。K值增大的程度越大，混合的时钟信号的相位越接近第二细延迟的时钟信号的相位。之后，若K值变成1，则第一细延迟的时钟信号fd_clk1被忽略，并且因此第二细延迟的时钟信号fd_clk2被输出为混合的时钟信号。
但是，若延迟锁定的时钟信号dl_clk的相位仍旧超前于外部时钟信号CLK的相位，则被忽略的时钟信号(亦即，在此情形中为第一细延迟的时钟信号fd_clk1)被左移两个单位延迟单元。亦即，第一延迟的时钟信号经过第一细延迟线760-1中的5个单位延迟单元。此时，因第一细延迟的时钟信号fd_clk1由于第一权重而被忽略，所以第一细延迟的时钟信号fd_clk1的延迟量变化对混合的时钟信号没有影响。因此，可无缝地执行边界切换，亦即，在延迟量变化期间，不产生混合时钟信号的噪声。
之后，若延迟锁定的时钟信号dl_clk仍需进一步延迟时，则如图8所示，K值被逐渐减小。此情形中，K值减小的程度越大，混合的时钟信号的相位越接近第一细延迟的时钟信号fd_clk1。
同时，在当延迟锁定的时钟信号dl_clk的相位落后于外部时钟信号CLK的相位时需要减小延迟锁定的时钟信号dl_clk的延迟量的情况下，上述的方法可以向反地应用，此为本专业技术人员可轻易得知，故有关延迟锁定的时钟信号dl_clk的延迟量的减少方法将不赘述。
混合器控制器750控制K的值并且产生用以控制第一与第二细延迟线760-1与760-2的延迟量的左移及右移信号。此处，混合器控制器750的结构及操作与图6所示的第二相位混合器650类似，混合器控制器750可以不同地实施，例如，可制成包含上/下计数器及解码器的混合器控制器750。因混合器控制器750可不同地制成并且被本专业技术人员所熟知，故混合器控制器750的细节被略去。
同时，因为在输入时钟信号in_clk被粗延迟线740粗略地延迟以使延迟锁定的时钟信号dl_clk与外部时钟信号CLK同步之后，延迟的输入时钟信号dl_inclk被延迟以使延迟锁定的时钟信号dl_clk与外部时钟信号CLK更精细地同步，故第一细延迟线760-1或第二细延迟线760-2的物理长度无需是长的。仅补偿诸如电源电压的波动或者外部时钟信号的抖动之类的噪声所产生的延迟偏差的延迟线长度是对于第一和第二细延迟的时钟信号760-1和760-2而言的足够物理长度。
本申请包括涉及2004年6月30日向韩国专利局所提交的第2004-49847号韩国专利申请的主题，这里参考引用其全部内容。
此外，上面已经描述了本发明的若干特定实施例，很明显，对本专业技术人员而言，在不脱离如权利要求所限定的本发明的精神和范围的情况下，可对本发明进行多种变化或修饰。
主要元件符号说明
110            第一缓冲器
120            第一相位检测器
130            第一移位寄存器
140            第一粗延迟线
150            第一延迟模型单元
310            第二缓冲器
320            第二相位检测器
330            第二移位寄存器
350            第一混合器控制器
370            第三缓冲器
380            第一占空比校正器
390            第二延迟模型单元
640-1，640-2   粗延迟线
660            第二相位混合器

Claims (15)

1.一种寄存器控制的延迟锁定回路，包括：
粗延迟线，用以通过延迟外部时钟信号而产生延迟的输入时钟信号；
具有多个单位延迟单元的细延迟线单元，用以接收该延迟的输入时钟信号，以产生第一细延迟时钟信号及第二细延迟时钟信号，其中该第一细延迟时钟信号比该第二细延迟时钟信号被多延迟或少延迟一个单位延迟单元的延迟量；
相位检测器，用以比较该外部时钟信号及反馈时钟信号的相位，以基于该比较的结果产生相位检测信号；
相位混合器，用以通过基于权重值混合该第一细延迟时钟信号及第二细延迟时钟信号的相位而产生混合时钟信号；及
混合器控制器，用于基于所述相位检测信号产生所述权重值。
2.如权利要求1的寄存器控制的延迟锁定回路，其中该细延迟线单元补偿该寄存器控制的延迟锁定回路的噪声所产生的延迟偏差。
3.如权利要求2的寄存器控制的延迟锁定回路，进一步包括：
占空比校正器，用以通过校正所述混合时钟信号的占空比而产生延迟锁定的时钟信号；及
延迟模型单元，用以接收所述延迟锁定的时钟信号，以通过将该延迟锁定的时钟信号延迟预定的延迟时间而产生所述反馈时钟信号。
4.如权利要求3的寄存器控制的延迟锁定回路，其中该细延迟线单元包括：
第一细延迟线，具有串联连接的N个所述单位延迟单元，该第一细延迟线用以使该延迟的输入时钟信号经过H个单位延迟单元；及
第二细延迟线，具有串联连接的(N+1)个所述单位延迟单元，该第二细延迟线用以使该延迟的输入时钟信号经过(H+1)或(H-1)个单位延迟单元，其中H小于或等于N。
5.如权利要求4的寄存器控制的延迟锁定回路，其中该第一细延迟线激活奇数个单位延迟单元，使得该延迟的输入时钟信号经过所述奇数个单位延迟单元。
6.如权利要求5的寄存器控制的延迟锁定回路，其中该第二细延迟线激活偶数个单位延迟单元，使得该延迟的输入时钟信号经过所述偶数个单位延迟单元，其中所述偶数个单位延迟单元比所述奇数个单位延迟单元少一个或多一个。
7.如权利要求6的寄存器控制的延迟锁定回路，其中该相位混合器将所述权重值施加于该第二细延迟时钟信号并将第二权重值施加于该第一细延迟时钟信号，其中该第二权重值是用1减去所述权重值而得到的。
8.一种寄存器控制的延迟锁定回路，包括：
粗延迟线，用以通过延迟外部时钟信号而产生延迟的输入时钟信号，以粗略地使延迟锁定的时钟信号与该外部时钟信号同步；
第一细延迟线，用以通过延迟该延迟的输入时钟信号而产生第一细延迟的时钟信号；及
第二细延迟线，用以通过延迟该延迟的输入时钟信号而产生第二细延迟的时钟信号；
其中该第二细延迟线所包括的单位延迟单元比该第一细延迟线所包括的单位延迟单元多一个，且该第二细延迟线比该第一细延迟线对该延迟的输入时钟信号多延迟或少延迟一个单位延迟单元的延迟量。
9.如权利要求8的寄存器控制的延迟锁定回路，其中该第一细延迟线和该第二细延迟线包括用以补偿所述寄存器控制的延迟锁定回路的噪声所产生的延迟偏差的预定数量的单位延迟单元。
10.如权利要求9的寄存器控制的延迟锁定回路，其中具有串联连接的N个单位延迟单元的该第一细延迟线使该延迟的输入时钟信号经过H个单位延迟单元；并且具有串联连接的(N+1)个单位延迟单元的该第二细延迟线使该延迟的输入时钟信号经过(H+1)或(H-1)个单位延迟单元，其中H小于或等于N。
11.如权利要求10的寄存器控制的延迟锁定回路，其中该第一细延迟线激活奇数个单位延迟单元，使得该延迟的输入时钟信号经过所述奇数个单位延迟单元。
12.如权利要求11的寄存器控制的延迟锁定回路，其中该第二细延迟线激活偶数个单位延迟单元，使得该延迟的输入时钟信号经过所述偶数个单位延迟单元，其中所述偶数个单位延迟单元比所述奇数个单位延迟单元少1个或多1个。
13.一种用于补偿外部时钟信号与混合时钟信号之间的时钟偏差的方法，包括以下步骤：
a)通过延迟该外部时钟信号而产生延迟的输入时钟信号，以粗略地使延迟锁定的时钟信号与该外部时钟信号同步；
b)通过延迟该延迟的输入时钟信号而产生多个细延迟的时钟信号，其中该多个细延迟的时钟信号相对于彼此被多延迟或少延迟一个单位延迟单元的延迟量；及
c)通过混合所述多个细延迟的时钟信号的相位而产生所述混合时钟信号。
14.如权利要求13的方法，其中步骤b)包括以下步骤：
d)通过延迟该延迟的输入时钟信号而产生第一细延迟的时钟信号；及
e)通过延迟该延迟的输入时钟信号而产生第二细延迟的时钟信号，
其中该第二细延迟的时钟信号比该第一细延迟的时钟信号被多延迟或少延迟一个单位延迟单元的该延迟量。
15.如权利要求14的方法，其中步骤c)包括以下步骤：
f)通过比较该外部时钟信号与反馈时钟信号的相位而产生相位检测信号；
g)基于该相位检测信号产生权重值；及
h)将该权重值施加于该第二细延迟的时钟信号，并将用1减去该权重值而得到的值施加于该第一细延迟的时钟信号。
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Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100578232B1 (ko) * 2003-10-30 2006-05-12 주식회사 하이닉스반도체 지연 고정 루프
US7009434B2 (en) * 2003-12-12 2006-03-07 Micron Technology, Inc. Generating multi-phase clock signals using hierarchical delays
US8164368B2 (en) * 2005-04-19 2012-04-24 Micron Technology, Inc. Power savings mode for memory systems
TWI258666B (en) * 2005-04-20 2006-07-21 Himax Tech Ltd Multi-channel receiver, digital edge tuning circuit and method thereof
KR100668852B1 (ko) * 2005-06-30 2007-01-16 주식회사 하이닉스반도체 듀티비 보정 장치
US7629819B2 (en) 2005-07-21 2009-12-08 Micron Technology, Inc. Seamless coarse and fine delay structure for high performance DLL
KR100656464B1 (ko) * 2005-12-28 2006-12-11 주식회사 하이닉스반도체 반도체 메모리의 출력 인에이블 신호 생성장치 및 방법
US7525354B2 (en) * 2006-06-09 2009-04-28 Micron Technology, Inc. Local coarse delay units
KR100854496B1 (ko) * 2006-07-03 2008-08-26 삼성전자주식회사 지연 동기 루프 및 이를 구비한 반도체 메모리 장치
KR100809692B1 (ko) * 2006-08-01 2008-03-06 삼성전자주식회사 작은 지터를 갖는 지연동기 루프 회로 및 이의 지터감소방법
US7671648B2 (en) 2006-10-27 2010-03-02 Micron Technology, Inc. System and method for an accuracy-enhanced DLL during a measure initialization mode
KR100837822B1 (ko) 2007-01-10 2008-06-16 주식회사 하이닉스반도체 Ｄｌｌ 회로 및 그 제어 방법
US20090033386A1 (en) * 2007-08-01 2009-02-05 Texas Instruments Incorporated Delay Lock Loop Circuits Including Glitch Reduction and Methods for Using Such
KR100929654B1 (ko) * 2008-04-15 2009-12-03 주식회사 하이닉스반도체 레지스터 제어형 지연고정루프회로
JP5579373B2 (ja) * 2008-05-22 2014-08-27 ピーエスフォー ルクスコ エスエイアールエル Ｄｌｌ回路
US7667507B2 (en) * 2008-06-26 2010-02-23 Intel Corporation Edge-timing adjustment circuit
KR101006089B1 (ko) * 2008-12-26 2011-01-06 주식회사 하이닉스반도체 지연고정루프회로
US7872507B2 (en) * 2009-01-21 2011-01-18 Micron Technology, Inc. Delay lines, methods for delaying a signal, and delay lock loops
KR101128961B1 (ko) 2010-01-29 2012-03-27 주식회사 하이닉스반도체 반도체 장치
CN102073008B (zh) * 2010-11-08 2013-05-01 龙芯中科技术有限公司 片上时钟不确定性的测量电路装置及系统
KR101163049B1 (ko) * 2011-01-25 2012-07-05 에스케이하이닉스 주식회사 클럭지연회로
JP2013074351A (ja) * 2011-09-27 2013-04-22 Elpida Memory Inc 半導体装置
US9160350B2 (en) * 2011-11-15 2015-10-13 Rambus Inc. Integrated circuit comprising a delay-locked loop
KR101262322B1 (ko) * 2011-12-23 2013-05-09 연세대학교 산학협력단 지연 고정 루프
KR101994243B1 (ko) * 2012-06-27 2019-06-28 에스케이하이닉스 주식회사 클럭 생성 회로 및 이를 포함하는 반도체 장치
US9049057B2 (en) * 2012-06-28 2015-06-02 Intel Corporation Duty cycle compensation of RAM transmitters
KR101331442B1 (ko) * 2012-06-29 2013-11-21 포항공과대학교 산학협력단 듀티 싸이클 보정기능이 루프 내에 내장된 지연고정루프
US8887120B1 (en) * 2013-12-27 2014-11-11 Freescale Semiconductor, Inc. Timing path slack monitoring system
US9203387B2 (en) * 2014-02-24 2015-12-01 Taiwan Semiconductor Manufacturing Company, Ltd. Delay line circuit with variable delay line unit
US9305622B1 (en) 2015-01-23 2016-04-05 Apple Inc. Data strobe to data delay calibration
KR20180031859A (ko) * 2016-09-19 2018-03-29 삼성전자주식회사 복수의 딜레이 라인을 포함하는 딜레이 고정 루프
US10158352B2 (en) * 2017-01-11 2018-12-18 Mediatek Inc. Delay signal generating apparatus using glitch free digitally controlled delay line and associated delay signal generating method
US11183995B1 (en) 2017-06-16 2021-11-23 Rambus Inc. High-resolution digitally controlled delay line
KR20210140875A (ko) * 2020-05-14 2021-11-23 삼성전자주식회사 멀티 위상 클록 생성기, 그것을 포함하는 메모리 장치, 및 그것의 멀티 위상클록 생성 방법
KR20220051497A (ko) * 2020-10-19 2022-04-26 에스케이하이닉스 주식회사 지연 회로 및 이를 이용하는 지연 고정 루프 회로
US11483004B2 (en) * 2020-10-19 2022-10-25 SK Hynix Inc. Delay circuit and a delay locked loop circuit using the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1499523A (zh) * 2002-10-30 2004-05-26 ����ʿ�뵼�����޹�˾ 具有加速模式的寄存器控制的延迟锁定回路
US6750688B2 (en) * 2001-09-19 2004-06-15 Elpida Memory, Inc. Semiconductor integrated circuit device and delay-locked loop device

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3881794B2 (ja) 1998-10-27 2007-02-14 興和株式会社 電子透かしの埋め込み方法およびその復号方法
US6765976B1 (en) * 2000-03-29 2004-07-20 G-Link Technology Delay-locked loop for differential clock signals
US6445231B1 (en) * 2000-06-01 2002-09-03 Micron Technology, Inc. Digital dual-loop DLL design using coarse and fine loops
KR20020040941A (ko) 2000-11-25 2002-05-31 윤종용 복합지연라인을 구비하는 레지스터- 제어 대칭 지연동기루프
TW465871U (en) 2000-12-04 2001-11-21 United Microelectronics Corp Digital delay phase lock circuit
KR100422572B1 (ko) 2001-06-30 2004-03-12 주식회사 하이닉스반도체 레지스터 제어 지연고정루프 및 그를 구비한 반도체 소자
KR100422585B1 (ko) * 2001-08-08 2004-03-12 주식회사 하이닉스반도체 링 - 레지스터 제어형 지연 고정 루프 및 그의 제어방법
KR100419675B1 (ko) 2001-12-05 2004-02-21 김덕성 이동식 세면대
KR100502675B1 (ko) 2001-12-12 2005-07-22 주식회사 하이닉스반도체 레지스터 제어형 지연고정루프회로
KR100557550B1 (ko) * 2001-12-21 2006-03-03 주식회사 하이닉스반도체 클럭 동기 회로
KR100408727B1 (ko) * 2001-12-28 2003-12-11 주식회사 하이닉스반도체 클럭 동기 장치
KR20040023838A (ko) 2002-09-12 2004-03-20 주식회사 하이닉스반도체 레지스터 제어 지연고정루프
KR100500925B1 (ko) * 2002-11-27 2005-07-14 주식회사 하이닉스반도체 디지털 위상 혼합기를 갖는 2 코스 하프 딜레이 라인을이용한로우 지터 ｄｌｌ
US6836166B2 (en) * 2003-01-08 2004-12-28 Micron Technology, Inc. Method and system for delay control in synchronization circuits
KR100515071B1 (ko) * 2003-04-29 2005-09-16 주식회사 하이닉스반도체 디엘엘 장치
US7009433B2 (en) * 2003-05-28 2006-03-07 Lattice Semiconductor Corporation Digitally controlled delay cells
KR100645461B1 (ko) * 2004-06-30 2006-11-15 주식회사 하이닉스반도체 듀티 싸이클 교정이 가능한 디지털 지연 고정 루프 및그의 제어 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6750688B2 (en) * 2001-09-19 2004-06-15 Elpida Memory, Inc. Semiconductor integrated circuit device and delay-locked loop device
CN1499523A (zh) * 2002-10-30 2004-05-26 ����ʿ�뵼�����޹�˾ 具有加速模式的寄存器控制的延迟锁定回路

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