CN1735005A - 使用基准信号进行同步数据传输的装置和方法 - Google Patents

使用基准信号进行同步数据传输的装置和方法 Download PDF

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Abstract

使用基准信号进行同步数据传输的装置和方法。一种数据发送器和数据接收器，其根据公共基准信号来生成各自的同步信号。该数据接收器使用分别由所接收的并行数据的单个位构成的多个一位数据信号中的每一个对第一时钟信号的相位进行调整，以使得对于各个一位数据信号确保了建立时间和保持时间，并且根据该经调整的时钟信号将各个一位数据信号载入数据缓冲器中。然后，该数据接收器根据第二时钟信号并且与该接收器同步信号同步地读取保存在该数据缓冲器中的数据。当检测到与该发送器同步信号同步发送的训练模式时初始化要载入数据信号的存储器位置。

Description

使用基准信号进行同步数据传输的装置和方法
技术领域
本发明涉及在诸如半导体芯片的具有高速接口的装置之间的数据传输。
背景技术
如在计算机中的处理器LSI(大规模集成电路)和芯片组LSI之间的数据传输中，当在半导体芯片之间执行数据传输时，必需为数据信号提供充足的建立(setup)和保持时间。根据传统方法，例如在JP-A-8-102729中所公开的，将发送器芯片的时钟信号发送给接收器芯片，该接收器芯片使所接收的时钟信号延迟，以确保建立时间和保持时间。
图1A表示用于根据传统的源同步方法发送多位并行数据的结构。发送器芯片11具有延迟电路21、触发器(FF)电路22-i、以及输出电路23和24-i(i＝1、2、…、N)，而接收器芯片12具有输入电路25和26-i、以及触发器电路27-i(i＝1、2、…、N)。
源同步方法是下述方法：当在这些芯片之间进行数据传输时，为在发送器芯片11(或接收器芯片12)中使用的时钟信号提供一固定的延迟，并将该时钟信号与数据信号一起发送给接收器芯片12。在接收器芯片12中，使用从发送器芯片11发送的时钟信号对该数据信号进行选通，如图1B所示。
通过考虑各种延迟(例如电路板布线、LSI的内部布线以及驱动器/接收器的延迟)和处理变化，将提供给时钟信号的固定延迟确定在确保接收器中的触发器电路27-i的建立和保存时间的范围内。在原理上，芯片间的布线为相同长度的布线，以减小传输路径的多个通道之间的相位差异。
源同步方法的优点在于：由于仅需要对时钟信号进行调整，所以可以相对容易地建立调整电路。然而，要求由单个时钟信号进行选通的多个数据信号之间的相位变化的范围比所发送的时钟信号的一个频率周期窄。因此，源同步方法具有以下限制：
(1)在芯片之间的布线应该是相等长度的布线。
(2)由单个时钟信号进行选通的数据位数N应该相对较小。
(3)即使满足了条件(1)和(2)，但是由于根据处理和传输劣化的相位变化，数据传输也可能无法进行。
以下各篇文献涉及并行/串行数据传输、时钟信号调整、时滞调整(skew adjustment)、时钟信号生成、定时控制等：JP-A-8-102729、JP-A-2000-285144、JP-A-8-044667、JP-A-10-164037、JP-A-2002-044061、JP-A-6-177940、JP-A-8-054955、JP-A-2002-108642、JP-A-2000-134189、JP-A-11-163846、JP-A-5-336091、JP-A-2000-341135、JP-A-2002-223208、JP-A-2003-273852、JP-A-5-225079以及JP-A-5-336210。
在发送器芯片并行地发送时钟信号和并行数据信号的上述方法中，在分别由单个位构成的多个数据信号之间，相对于同一时钟信号的相位变化的范围被限制在时钟信号的一个频率周期之内。因此，难以实现高的传输速率。此外，由于需要降低分别由单个位的数据(以下可以将其称为“一位数据信号”)构成的多个数据信号之间的相位变化，而使限制增加，这些限制包括必须使用相等长度的布线来对这些芯片彼此进行连线，使得封装布线的设计变得更加困难。
在不包括发送时钟信号的功能，而是仅提供了对接收器芯片中的PLL(锁相环路)中产生的本地时钟的相位进行调整的功能的另一方法中，由于在接收器芯片的PLL中的长时间抖动(jitter)，而使得可能不能满足确保建立和保持时间的要求。
图1C表示没有抖动的理想时钟信号，以及作为极端示例的具有长时间抖动的时钟信号。图1D表示时钟频率随时间的变化。例如，当发送器芯片的PLL的时钟信号的频率变得较高，而接收器芯片的时钟信号的频率变得较低时，即使对各个本地时钟进行调整，也可能无法满足确保建立和保持时间的要求。
发明内容
因此，本发明的一个目的在于实现在将多位并行数据从发送器发送到接收器时的高速数据传输，同时抑制分别由单个位的数据构成的多个一位数据信号之间的相位变化。
本发明的另一目的在于，当将多位并行数据从发送器发送到接收器时，确保接收器中的多个一位数据信号中的每一个的建立时间和保持时间。
根据本发明的一个优选方面，数据发送器具有同步信号发生电路、模式产生电路以及输出电路，并且将多位并行数据发送给数据接收器。根据本发明的数据接收器具有同步信号发生电路、模式检测电路、时钟调整电路、数据缓冲器电路以及读取电路，并且接收从数据发送器发送的并行数据。
在数据发送器中，同步信号发生电路使用基准信号来产生发送器同步信号，模式产生电路与发送器同步信号同步地生成各个一位数据信号的训练模式，并且输出电路将训练模式和并行数据的各个位发送给数据接收器。
在数据接收器中，同步信号发生电路使用基准信号来生成接收器同步信号，并且模式检测电路检测该训练模式。时钟调整电路通过使用各个一位数据信号来调整第一时钟信号的相位，对并行数据的每一个位生成经调整的时钟信号，以使得对于各个一位数据信号确保了建立时间和保持时间。数据缓冲器电路根据经调整的时钟信号载入各个一位数据信号，并且在时间上连续地保持预定数量的数据位，并且当检测到训练模式时初始化数据缓冲器电路的存储位置。读取电路根据第二时钟信号并且与接收器信号同步地选择按时间顺序存储在数据缓冲器电路中的多位数据，并且读出所选择的数据作为并行数据。
附图说明
图1A是表示传统的源同步方法的方框图；
图1B表示在源同步方法中的多个选通点；
图1C表示长时间的抖动；
图1D表示时钟频率的变化；
图2A表示根据本发明的数据发送器和数据接收器的原理性结构；
图2B表示如何分配基准信号S1、S2。
图3表示同步信号发生电路的结构；
图4是同步信号发生电路的时序图；
图5表示在多个芯片之间的同步传输；
图6表示多个芯片之间的同步关系；
图7表示多个芯片之间的抗时滞(deskew)功能的结构；
图8表示模式产生器的结构；
图9表示使用倍频的芯片间传输；
图10是使用倍频的芯片间传输的时序图；
图11表示用于奇偶校验的结构；
图12表示添加了奇偶校验位的传输数据；
图13表示如何发送时钟信号；
图14是输出电路的示意图；
图15是速率(rate)选择信号发生电路的示意图；
图16是半分频(frequency halfdividing)电路的示意图；
图17是在将传输模式设置为倍速传输模式的情况下的时序图；
图18是在将传输模式设置为等速传输模式的情况下的时序图；
图19是输入电路的示意图；
图20表示如何进行调谐；
图21是表示调谐处理过程的流程图；
图22表示第一调谐处理；
图23表示第二调谐处理；
图24表示校准(calibration)时序；以及
图25表示用于测试的结构。
具体实施方式
将参照附图对本发明的优选实施例进行详细说明。
图2A表示根据本发明的数据发送器和数据接收器的原理性结构。
在本发明的第一方面中，数据发送器101包括同步信号发生电路111、模式产生电路112以及输出电路113，并且将多位并行数据发送给数据接收器102。数据接收器102包括同步信号发生电路121、模式检测电路122、时钟调整电路123、数据缓冲器电路124以及读取电路125，并且接收从数据发送器101发送的并行数据。
在数据发送器101中，同步信号发生电路111使用基准信号来产生发送器同步信号，模式产生电路112与发送器同步信号同步地生成用于分别由单个位的数据构成的各个数据信号(可以将其称为“一位数据信号”)的训练模式，并且输出电路113将训练模式和并行数据按位发送给数据接收器102。
在数据接收器102中，同步信号发生电路121使用基准信号生成接收器同步信号，并且模式检测电路122检测训练模式。时钟调整电路123通过使用各个一位数据信号对第一时钟信号的相位进行调整，来生成用于并行数据的各个位的经调整的时钟信号，从而对于各个一位数据信号确保了建立时间和保持时间。数据缓冲器电路124根据经调整的时钟信号载入各个一位数据信号，并在时间上连续地保持预定数量的数据位，并且当检测到训练模式时初始化数据缓冲器电路124的存储器位置。读取电路125根据第二时钟信号并与接收器同步信号同步地选择按时间顺序存储在数据缓冲器电路124中的多位数据，并且读出所选择的数据作为并行数据。
根据数据发送器101和数据接收器102，使用了根据发送端和接收端共用的基准信号而生成的多个同步信号，并且与这些同步信号中的一个同步地生成训练模式，以确保数据发送器101和数据接收器102之间的逻辑同步。因此，在抑制了多个一位数据信号之间的相位变化，而不需要发送器101和接收器102之间的相等长度的布线的情况下，能够进行高速传输。此外，通过使用这些一位数据信号来调整时钟信号，确保了各个一位数据信号的建立时间和保持时间。
在本发明的第二方面中，第一方面的数据接收器102还包括写入电路126。数据缓冲器电路124包括预定数量的缓冲器，用于按时间顺序保持预定数量的数据位。写入电路126保持有表示多个缓冲器中的下一次要存储数据位的一个缓冲器的写入指针信息，并且将一位数据信号输入由写入指针信号表示的缓冲器。当检测到训练模式时，模式检测电路122初始化写入指针信息。
根据数据接收器102，使用与发送器同步信号同步生成的训练模式来确定数据缓冲器电路124中的写入位置的初始化定时。由此，确保了发送器同步信号与写入数据缓冲器电路124的定时之间的逻辑同步。
在本发明的第三方面中，第一方面的数据接收器102的数据缓冲器电路124包括预定数量的缓冲器，用于按照时间顺序保持预定数量的数据位。读取电路125保持有表示多个缓冲器中的下一次要从其读取数据位的一个缓冲器的读取指针信息，并且根据接收器同步信号来初始化读取指针信息。
根据数据接收器102，通过接收器同步信号来确定数据缓冲器电路124中的读取位置的初始化定时。因此，确保了接收器同步信号与从数据缓冲器电路124进行读取的定时之间的逻辑同步。
例如，数据发送器101和数据接收器102与图2B中所示并稍后描述的芯片211-221中的每一个相对应，并且分别与图7中所示并稍后描述的发送器芯片701和接收器芯片702相对应。同步信号发生电路111、121例如与图2B中所示的同步信号发生电路231-241中的每一个相对应。
模式产生电路112、输出电路113、模式检测电路122、时钟调整电路123、以及数据缓冲器电路124例如分别与图7中所示的模式产生器711、输出电路714、模式检测器722、输入电路721以及环形缓冲器724相对应。读取电路125例如与图7中所示的环形缓冲器724和读取指针电路725的组合相对应，而写入电路126例如与图7中所示的环形缓冲器724和写入指针电路723的组合相对应。
因此，确保了数据发送器和数据接收器之间的逻辑同步，而不需要数据发送器和数据接收器之间的相等长度的布线，使得在减小并行数据的多个一位数据信号之间的相位变化的同时，能够进行高速传输。此外，在数据接收器中确保了用于各个一位数据信号的建立时间和保持时间。
根据本实施例的发送器芯片和接收器芯片的主要特性如下：
(1)在接收器芯片中，根据一位数据信号的变化点生成最佳抽样点(即，最佳时钟上升沿)。将基准信号分配给所有芯片，以执行数据发送/接收，并且根据该基准信号生成在每n个周期中产生一次H(高)电平的同步信号。使用根据同步信号生成的训练模式确保发送器芯片和接收器芯片之间的逻辑同步，以实现同步传输。由此，使得相等长度的布线对于消除多个一位数据信号之间的时滞不重要。
(2)将发送器芯片中的时钟信号发送给接收器芯片，该接收器芯片对所接收的时钟信号进行调整。因此，消除了长时间的抖动对发送器芯片的PLL和接收器芯片的PLL之间的关系的影响。
(3)将在进行芯片间传输的调谐或训练或者进行多个芯片之间的数据传输时使用的训练模式与添加到该训练模式中的奇偶校验位一起进行发送，并且接收器芯片具有用于校验该奇偶校验位的机制。通过这种方式，可以正确地传输训练模式，而不会被错误地检测。
(4)在发送器芯片的输出端设置多路复用器，同时在接收器芯片中设置用于对时钟信号进行分频的功能。这使得能够以芯片的内部时钟信号的两倍频率的速率进行传输。对于采用倍速传输的部分，可以将芯片之间的布线数量减半，使得能够减少芯片的端子数量。因此，由于解决了端子不足的问题，并且增加了能够在芯片内实现的功能，所以实现了多功能芯片，并节约了成本。
(5)当仅在调谐操作过程中进行接收器芯片中的时钟信号的相位调整时，由于电源电压和温度的变化，而使得在调谐操作终止后，定时可能发生变化。因此，不仅在调谐操作过程中，而且在同步传输系统的实际操作过程中，使接收器芯片中的时钟相位调整功能保持有效。通过这种方式，可以跟踪由于系统操作过程中的电源电压和温度变化而导致的定时变化。
(6)在芯片间传输中，如果对包括在系统中的各个芯片分别执行调谐启动设置，则一系列的初始设置可能会变得过长和过于复杂。因此，将各个系统中的一个芯片确定为“父”芯片，而其它各个芯片归属于该父芯片并且包括序列发生器，该序列发生器在启动该父芯片时对父芯片和该序列发生器本身之间的接口进行调谐。由此解决了初始设置序列过长并过于复杂的问题。
(7)在各个芯片中实现了用于进行检测的训练模式产生电路。将训练模式产生电路的输出用作为接收器芯片的时钟调整电路的测试信号。通过这种方式，当对芯片间传输进行分析时，能够与其它元件无关地对各个芯片执行用于确认发送功能和接收功能可以正常操作的测试。
图2B表示用于向各个芯片分配基准信号的方法。图2B中所示的系统包括板201-207。在板201-204上分别安装有芯片211-214，而在板206和207上分别安装有芯片220和221。在板205上安装有芯片215-219。芯片211-221分别具有同步信号发生电路231-241。将两种基准信号(即基准信号S1和S2)分配给这些芯片的各个同步信号发生电路。
图3表示各个同步信号发生电路的结构，图4是图3中所示的同步信号发生电路中的信号的时序图。图3的同步信号发生电路包括PLL301、移位寄存器302、304、306、AND电路303、305以及FF电路307。移位寄存器302、304和306分别由l级、m级和n级FF电路构成。
将基准信号S1用作为PLL 301的基准时钟信号，而基准信号S2是频率为基准信号S1的两倍的信号。将基准信号S1作为基准时钟信号，PLL 301生成时钟信号Clock(VCO)和步长信号(pace signal)。该步长信号与该基准时钟信号具有相同的频率。
为了检测步长信号的微分，移位寄存器302使用时钟信号Clock(VCO)将步长信号移位l级，并且AND电路303将在步长信号的移位期间FF电路的输出和在移位末期FF电路的输出的逻辑乘积作为信号X1输出。移位寄存器306使用时钟信号Clock(VCO)，将作为异步信号的基准信号S2移位n级，以使基准信号S2同步，并且将经移位的基准信号S2输出为信号X3。
移位寄存器304使用时钟信号Clock(VCO)将信号X1移位m级，以便以信号X3的“H”(高)电平周期为中心对信号X1的脉冲进行移位，并且将由此进行了移位的信号X1输出为信号X2。AND电路305输出信号X2和X3的逻辑积，作为信号X4。FF电路307根据时钟信号Clock(VCO)对信号X4进行锁存，然后将其输出为这些芯片共用的同步信号。
与在生成同步信号时使用的时钟信号Clock(VCO)同步的同步信号保持有基准信号S1和S2的定时，并且在时钟信号Clock(VCO)的每n个周期上升到“H”电平一次。在图4的示例中，n为16。
通过参照图5和图6对多个芯片之间的传输进行说明。所要达到的目的是实现多个芯片之间的同步关系，即，从多个芯片到单个芯片以及从单个芯片到多个芯片的传输中的同步关系，以及实现以这些芯片的倍频进行芯片间传输。
图5表示用于从多个发送器芯片A、...、A′到接收器芯片B以这些芯片的两倍速率传输数据的结构。发送器芯片A具有输出电路501-i(i＝1、2、....、p)，而发送器芯片A′具有输出电路502-i(i＝1、2、...、p)。接收器芯片B具有输入电路503-i、504-i，环形缓冲器505-i、506-i(i＝1、2、...、p)、以及读取指针电路507。
输出电路501-i和502-i中的每一个通过时分多路复用将两位的并行数据输出给构成传输路径的多条信号线中的对应的一条信号线。输入电路503-i和504-i分别将来自各条信号线的数据输入传送给环形缓冲器505-i和506-i中的对应的多个环形缓冲器。
环形缓冲器505-i和506-i中的每一个都由多个缓冲器或者多级构成，并且在时间上连续地保持这些级的数量的数据位。如上所述，环形缓冲器的级数与其中产生一次“H”电平的同步信号的频率的周期数n一致。
各个环形缓冲器将新接收的数据位的值载入其多个缓冲器或者多个级中的一个(其由写入指针(WP)的值来指定)。其它缓冲器保持已经存储在其中的各个值。写入指针的值表示要在下一时钟定时进行写入的缓冲器，并且周期性地改变为环形缓冲器的所有级的相应值。
读取指针电路507分别将表示环形缓冲器505-i和506-i的要在下一时钟定时从其读出数据位的各个缓冲器或者各个级的值保持为读取指针(RP)。通过同步信号将各个读取指针初始化为触发器，并且与写入指针的情况相似，将各个读取指针的值周期性地改变为对应的环形缓冲器的所有缓冲器或者所有级的相应值。与写入无关地从该缓冲器或者该级进行读取，以在各个环形缓冲器505-i和506-i中选择由读取指针表示的缓冲器或级中的数据，并且一次性地全部读出该数据。同时读取存储在各个环形缓冲器的相邻的两级中的两位数据。
可以认为，当从接收器芯片B的环形缓冲器505-i读取在特定时间从发送器芯片A发送并且通传输路径由接收器芯片B接收的数据A1、A2、...、Am、An，同时从接收器芯片B的环形缓冲器506-i读取从发送器芯片A′发送的数据A′1、A′2、...、A′m、A′n时，在芯片A、...、A′和芯片B之间实现了同步。
图6示意性地表示了在芯片之间建立了同步之前的数据状态。图6左侧的图“输入电路的输出”表示作为输入电路503-i、504-i中对时钟信号的相位调整的结果的状态，各个一位数据信号的相位不同步。图6中间的图“环形缓冲器：写入”表示将来自芯片A和A′的数据分别写入芯片B的环形缓冲器505-i和506-i的状态。此时，还没有建立芯片间同步。
图6右侧的图“环形缓冲器：读取”表示在由同步信号提供的触发器定时来读取分别写入环形缓冲器505-i和506-i的数据，并且由此建立芯片间同步的状态。
图7表示使用环形缓冲器的芯片间抗时滞的结构。发送器芯片701具有模式产生器711、选择电路712、713以及输出电路714，而接收器芯片702具有输入电路721、模式检测器722、写入指针电路723、环形缓冲器724以及读取指针电路725。发送器芯片701和接收器芯片702的组件与图2B所示的各个芯片的全部组件的一部分相对应，并且实际上所有芯片中的每一个都包括发送器芯片和接收器芯片的组件。
发送器芯片701的模式产生器711通过将图3和图4中所示的同步信号作为触发信号(trigger)来生成训练模式。选择电路712、713中的每一个根据数据切换信号来选择常规数据信号或者模式产生器711的输出信号，并且输出所选择的信号。输出电路714具有用于提高所发送数据的驱动力的功能。
接收器芯片702的输入电路721具有用于对时钟信号的相位进行调整，并且输出经调整的时钟信号和所接收的数据信号的功能。模式检测器722从所接收的数据信号序列中检测训练模式，并且输出用于初始化写入指针的清零信号。写入指针电路723和读取指针电路725分别保持上述写入指针和读取指针。环形缓冲器724将从输入电路721输出的数据信号存储到由写入指针指定的缓冲器或者级中，并且从由读取指针指定的缓冲器或者级输出数据。
通过发送器芯片701和接收器芯片702的以下操作，消除了数据信号之间的时滞，并且建立了芯片间同步：
(1)根据发送器芯片701的同步信号生成训练模式。
(2)在接收器芯片702中，模式检测器722在由输入电路721进行相位调整后检测训练模式，以确定通过清零信号对写入指针电路723的写入指针进行初始化的定时。在检测到训练模式之后，屏蔽清零信号。
(3)通过接收器芯片702的同步信号来确定用于对读取指针进行初始化的定时。
(4)根据写入指针和读取指针来执行环形缓冲器724的写入/读取。写入指针和读取指针的初始值根据设定而不同。
在发送器芯片701中，在由输入电路721进行的相位调整过程中，或者在时滞调整过程中，选择电路712、713将模式产生器711的输出提供给输出电路714。通过将同步信号作为触发信号来生成在时滞调整中使用的训练模式，并且该训练模式可以是具有预定周期的重复模式。
图8是图7中所示的模式产生器的结构。图8中所示的模式产生器711包括计数器801、解码器802、选择电路803、OR电路804以及FF电路805。在同步信号为“L”(低)电平时，计数器801进行其计数操作以输出计数器值，而在同步信号上升为“H”电平时将计数器值清零。
解码器802对来自计数器801的计数器值进行解码，并且输出用于相位调整的训练模式(即，相位调整模式)以及用于时滞调整的另一训练模式(即，时滞调整模式)。选择电路803根据模式选择信号来选择相位调整模式或者时滞调整模式，并且输出所选择的模式。OR电路804输出来自选择电路803的输出和终止模式选择信号的逻辑和，并且FF电路805锁存OR电路804的输出，以将其输出为输出模式。
图9表示用于以这些芯片的倍频进行芯片间传输的结构，图10是根据该结构的芯片间传输的时序图。
图7中所示的发送器芯片701的输出电路714包括多路复用器901和FF电路902，并且通过速率为该芯片的时钟信号的两倍的时钟信号(即，内部时钟信号)对该芯片中的相邻的两个一位数据信号进行多路复用，并且将经多路复用的信号输出到传输路径。以下可以将两倍速率的时钟信号称为“倍频时钟信号”。接收器芯片702的输入电路721对频率为接收器芯片702的内部时钟信号的两倍的时钟信号的相位进行调整，并且输出经调整的倍频时钟信号。通过这种方式，在从输出电路714输出的时刻与写入环形缓冲器724的时刻之间以两倍速率传输多个数据位。
读取指针电路725根据内部时钟信号来更新读取指针，并且从由读取指针指定的环形缓冲器724的两个缓冲器或者两级中同时读取两个数据位。通过这种方式，实现了以这些芯片的倍频进行的芯片间传输。
在本实施例中，倍频时钟信号与图3中的时钟信号Clock(VCO)相对应，并且例如通过对芯片的倍频时钟信号进行分频，来生成内部时钟信号。
图11表示通过向训练模式添加奇偶校验位来发送训练模式，以执行奇偶校验的结构。在该实施例中，奇偶校验位产生电路包括在发送器芯片701的输出电路714中，而奇偶校验检测电路1101包括在接收器芯片702中。
如图12所示，在调谐过程中，发送器芯片701的奇偶校验位产生电路将单个位的奇偶校验位添加到预定位数的串行数据中。接收器芯片702的奇偶校验检测电路1101从所接收的数据信号序列中检测奇偶校验位，以执行奇偶校验。由此，可以逐条线地确定通过各条信号线传输的数据位的完整性。
图13表示用于将时钟信号从发送器芯片701发送到接收器芯片702的结构。在该实施例中，发送器芯片701具有时钟驱动器专用电路1302，而接收器芯片702具有时钟接收器专用电路1312。时钟驱动器专用电路1302将从PLL 1301输出的倍频时钟信号作为源时钟信号发送给接收器芯片702，并且时钟接收器专用电路1312将所接收的源时钟信号传送给输入电路721。
输入电路721根据时钟选择信号CLKSEL将从PLL 1311输出的源时钟信号或者倍频时钟信号作为进行相位调整的对象。选择源时钟信号而不是来自PLL 1311的时钟信号的优点如下：
—使由于刚打开电源之后的电压和温度变化而导致的相位变化减小。
—减小了PLL的长时间抖动的影响。
图14表示输出电路714的结构，该结构包括速率选择信号发生电路1401、半分频电路1402、选择电路1403、OR电路1404、1410、FF电路1405、1406、1414、1415、1416、AND电路1407、1408、1409、同或电路1411、异或电路1412、NAND电路1413以及缓冲器1417、1418和1419。
在这些元件中，速率选择信号发生电路1401、半分频电路1402、选择电路1403、OR电路1404、1410、FF电路1405、1406以及AND电路1407、1408、1409协作，以根据模式设定信号来切换传输模式。即，当模式设定信号为“H”电平时，选择等速传输模式，而当模式设定信号为“L”电平时，选择倍速传输模式。
当建立了等速传输模式时，通过对各个一位数据信号提供的单输出电路714和单输入电路721，来执行以倍频时钟信号的一半频率进行的数据传输。以单个位为单位从环形缓冲器724读取数据。
如图15所示，速率选择信号发生电路1401包括FF电路1501、1503、AND电路1502和反相器1504，并且根据同步信号和倍频时钟信号来生成速率选择信号。如图16所示，半分频电路1402包括AND电路1601、FF电路1602、反相器1603，并且通过对倍频时钟信号进行分频来生成频率为倍频时钟信号的一半的等频(equal frequency)时钟信号。
当模式设定信号为“H”电平时，选择电路1403选择并输出从半分频电路1402输出的时钟信号，而当模式设定信号为“L”电平时，选择并输出倍频时钟信号。将从选择电路1403输出的时钟信号输入到FF电路1405、1406、1414、1415、1416的各个时钟端子。
OR电路1404将速率选择信号发生电路1401的输出和选择电路1403的输出的逻辑和作为输入数据锁存控制信号输出给FF电路1405、1406。AND电路1407将模式设定信号的逻辑非和速率选择信号发生电路1401的逻辑积作为路径选择信号输出给AND电路1408、1409。
FF电路1405、1406根据来自OR电路1404的输入数据锁存控制信号分别锁存从数据输入端子A和B输入的数据信号，并且根据来自选择电路1403的时钟信号来输出该数据信号。AND电路1408、1409和OR电路1410一起用作为路径选择电路，并且当来自AND电路1407的路径选择信号为“L”电平时，选择和输出来自FF电路1405的数据信号，而当路径选择信号为“H”电平时，选择并输出来自FF电路1406的数据信号。
同或电路1411、异或电路1412、NAND电路1413、FF电路1414、1415、1416以及缓冲器1417、1418、1419进行协作，以执行用于加强输出数据信号的边沿的峰化操作。
图17和18分别是建立了倍速传输模式和等速传输模式的情况下的时序图。
在倍速传输模式下，将从速率选择信号发生电路1401输出的速率选择信号用作为输入数据锁存控制信号，以及用作为路径选择信号，而不需要进行处理。在这种模式下，速率选择信号发生电路1401中的FF电路1501将同步信号移位一个周期，并且与经移位的同步信号的下降沿同步地将速率选择信号清零为“L”电平(1701)，如图17所示。此后，该速率选择信号反相，或者以倍频时钟信号的频率对该速率选择信号进行切换(toggle)。在输入第一同步信号之前，速率选择信号的状态(即，“H”或“L”)是未知的(1702)。
FF电路1405、1406与输入数据锁存控制信号的下降沿同步地分别锁存(1703-1706)来自数据输入端子A、B的数据信号。路径选择电路与路径选择信号的下降沿同步地选择(1707)来自FF电路1405的数据信号，并且与路径选择信号的上升沿同步地选择来自FF电路1406的数据信号。
另一方面，在等速传输模式下，不采用从速率选择信号发生电路1401输出的速率选择信号，而是将输入数据锁存控制信号固定为“H”电平，同时将路径选择信号固定为“L”电平。在这种模式下，与同步信号的下降沿同步地将从半分频电路1402输出的时钟信号清零为“L”电平(1801)，并且使该时钟信号反相，或者以倍频时钟信号的频率对该时钟信号进行切换，如图18所示。
FF电路1405、1406根据该时钟信号分别锁存来自数据输入端子A、B的数据信号，并且路径选择电路根据路径选择信号固定地选择来自FF电路1405的数据信号。
图19表示输入电路721的结构，其具有选择电路1901、分频电路1902、相位调整电路1903、上/下计数器1904、选通信号发生电路1905、相位检测器1906、分频电路1907、斩波器电路1908以及锁存电路1909。输入电路721在数据信号的变化点处检测输入时钟信号的电平(“H”或“L”)，并且对时钟信号的相位进行调整，以使得可以在确保建立时间和保持时间的适当定时接收数据。
选通信号发生电路1905检测数据信号的变化点。相位检测器1906在数据信号的变化点处接收经调整的时钟信号，以检测时钟信号的电平，并且输出指定上/下计数器1904的计数方向或移位方向的控制信号。
分频电路1907根据数据信号的变化点生成上/下计数器1904的移位时钟信号。通过信号DIV[1:0]设定分频电路1907的分频比。上/下计数器1904根据来自分频电路1907的移位时钟信号，以由相位检测器1906指定的计数方向进行其计数操作。
当时钟选择信号CLKSEL为“H”电平时，选择电路1901将从发送器芯片701接收的源时钟信号选择为调整对象，而当信号CLKSEL为“L”电平时，将从PLL 1311输出的倍频时钟信号选择为调整对象。当模式设定信号为“H”电平时(即，当建立了等速传输模式时)，半分频电路1902对来自选择电路1901的时钟信号进行分频，以生成频率为来自选择电路1901的时钟信号的一半的等频时钟信号。另一方面，当模式设定信号为“L”电平时(即，当建立了倍速传输模式时)，半分频电路1902输出来自选择电路1901的时钟信号，而不对该时钟信号进行处理。
相位调整电路1903参照上/下计数器1904的状态，并且提早或延迟从半分频电路1902输出的时钟信号的相位。将由相位调整电路1903进行了调整的时钟信号作为经调整的时钟信号从输入电路721输出，并且输入到斩波电路1908。锁存电路1909根据来自斩波电路1908的时钟信号锁存并输出数据信号。在本实施例中，将斩波电路1908和锁存电路1909的组合用于抑制单元延迟(cell delay)。然而，也可以采用FF电路而不是该组合。
图20表示使用训练模式进行调谐的结构。图21是表示根据该结构的调谐处理的流程图。图20中的发送器芯片701和接收器芯片702分别具有寄存器2001、2002。
以两级(即相位调整和时滞调整)来进行调谐，并且根据所关注的调整类型对为进行调整而发送的训练模式进行区分。通过输出相位调整模式的发送器芯片701的模式产生器711对调谐进行初始化，并且输出电路714将该模式发送给接收器芯片702(步骤2101)。例如，在调谐之前发送“a 11‘0’”，而在相位调整过程中发送“11101000”的重复模式(该重复模式为相位调整模式)。接收器芯片702的输入电路721根据所接收的相位调整模式的数据信号对时钟信号的相位进行调整(步骤2102)。
在发送相位调整模式之后，在经过预定时间段ΔT1后(步骤2103)，将由模式产生器711生成的模式从相位调整模式切换为时滞调整模式(步骤2104)。例如，发送“10011101”作为时滞调整模式。接收器芯片702中的模式检测器722在检测到时滞调整模式时，初始化环形缓冲器的写入指针(步骤2105)。
在发送时滞调整模式之后，在经过预定时间段ΔT2后(步骤2106)，模式产生器711输出终止模式，并将发送完成的通知写入寄存器2001(步骤2107)。此时，图8中所示的终止模式选择信号的电平变为“H”，并且发送终止模式“a 11‘1’”。在发送终止模式时，发送器芯片701将发送数据切换为常规数据。接收器芯片702的模式检测器722在检测到终止模式时(步骤2108)，将接收完成的通知写入寄存器2002(步骤2109)。
可以使图21的处理流程的执行与系统构成或者接口无关，并且可以在步骤2104的时滞调整模式的传输之后继续进行相位调整。通过清除写入寄存器2001、2002的发送/接收完成通知，使得可以再次进行调谐。
在接收器芯片702中，在检测到终止模式时，可以向输入电路721发出中止相位调整的指令。当发出该指令时，将用于设置定时操作的调谐选择信号输入到模式检测器722。
在根据调谐选择信号设定了仅在调谐过程中执行相位调整的模式的情况下，模式检测器722在检测到终止模式时将中止相位调整的指令输出给输入电路721，以停止相位调整，如图22所示。
在根据调谐选择信号设定了始终进行相位调整的另一模式的情况下，模式检测器722将始终执行相位调整的指令输出给输入电路721，以便即使在检测到终止模式时也不停止相位调整，如图23所示，并由此在接收常规数据时继续进行相位调整。
图24表示在执行图2B所示系统的多个芯片之间的调谐或校准所依据的顺序，其中芯片215是父芯片。当指示芯片215启动时，根据图21的过程发送训练模式。各个芯片自动确定是否完成发送/接收，并执行下一步骤的处理。在本实施例中，以(1)-(4)的顺序进行调谐。
图25表示用于测试接收器芯片702的输入电路721的结构，该接收器芯片702包括：p个输入电路721-i，用于接收p位并行数据；p个模式检测器722-i(i＝1、2、...、p)；以及模式产生器2501，用于生成用于测试的训练模式(或者“测试模式”)。模式产生器2501的输出与用于对各个输入电路721-i进行测试的输入端子相连。
输入电路721-i使用测试模式而不是从发送器芯片701发送的相位调整模式来执行相位调整，并且根据经调整的时钟信号来输出测试模式的数据信号序列。模式检测器722-i从所输出的数据信号序列中检测测试模式，以对输入电路721-i的相位调整功能进行测试。逐位对测试结果进行判断。当检测到测试模式时，输出“确定”。当在已经检测到一次之后没有检测到测试模式时，或者当根本没有检测到测试模式时，输出“NG”。

Claims (18)

1、一种数据发送器，用于将多位并行数据发送给接收器，该数据发送器包括：
同步信号发生电路，其使用基准信号来生成发送器同步信号；
模式产生电路，其与所述发送器同步信号同步地生成用于所述并行数据的各个位的训练模式；以及
输出电路，其将所述训练模式和所述并行数据逐位地发送给所述接收器，其中使用所述基准信号来生成接收器同步信号，当检测到所述训练模式后，初始化数据缓冲器电路的存储器位置，通过使用分别由并行数据的单个位构成的多个一位数据信号中的每一个对第一时钟信号的相位进行调整，来生成用于所述并行数据的每一位的经调整的时钟信号，以使得对于每一个一位数据信号确保建立时间和保持时间，根据经调整的时钟信号将每一个一位数据信号载入所述数据缓冲器电路，将在时间上连续的预定位数的数据保存在数据缓冲电路中，并且根据第二时钟信号并与所述接收器同步信号同步地按时间顺序来选择存储在所述数据缓冲器电路中的多位数据，并读取该多位数据作为并行数据。
2、根据权利要求1所述的数据发送器，
其中所述输出电路包括选择电路，其选择频率与所述第二时钟信号相同的等频时钟信号，或者频率为所述第二时钟信号的两倍的倍频时钟信号，
并且当选择了等频时钟信号时，使用所选择的等频时钟信号来发送所述并行数据，而当选择了倍频时钟信号时，使用所选择的倍频时钟信号，通过时分多路复用以两个位来发送所述并行数据。
3、根据权利要求1所述的数据发送器，其中所述模式产生电路通过将所述训练模式分成相位调整模式、时滞调整模式、以及终止模式来输出所述训练模式。
4、一种数据接收器，用于接收从发送器发送的多位并行数据，该数据接收器包括：
同步信号发生电路，其使用基准信号来生成接收器同步信号；
模式检测电路，其检测与发送器同步信号同步发送的训练模式，该发送器同步信号是使用所述基准信号由所述发送器产生的；
时钟调整电路，其通过使用分别由所述并行数据的单个位构成的多个一位数据信号中的每一个对第一时钟信号的相位进行调整，来生成用于所述并行数据的各个位的经调整的时钟信号，以使得对于每一个一位数据信号确保建立时间和保持时间；
数据缓冲器电路，其根据所述经调整的时钟信号来载入各个一位数据信号，并且保存在时间上连续的预定位数的数据，并且在检测到所述训练模式时，初始化其存储器位置；以及
读取电路，其根据第二时钟信号并与所述接收器同步信号同步地来选择按时间顺序存储在所述数据缓冲器电路中的多位数据，并且读取所选择的数据作为并行数据。
5、根据权利要求4所述的数据接收器，还包括写入电路，并且
其中所述数据缓冲器电路包括与所述预定数量的数据位相同数目的缓冲器，用于按时间顺序保存所述多个数据位，
其中所述写入电路保存写入指针信息，该写入指针信息表示所述多个缓冲器中的下一次要存储数据位的一个缓冲器，并且所述写入电路将下一个一位数据信号输入到由所述写入指针信息表示的所述缓冲器中，
并且所述模式检测电路在检测到训练模式时初始化所述写入指针信息。
6、根据权利要求4所述的数据接收器，
其中所述数据缓冲器电路包括与所述预定数量的数据位相同数量的缓冲器，用于按时间顺序保存所述多个数据位，
并且所述读取电路保存读取指针信息，所述读取指针信息表示所述多个缓冲器中的下一次要从其读取数据位的一个缓冲器，并且所述读取电路根据所述接收器同步信号初始化所述读取指针信息。
7、根据权利要求4所述的数据接收器，其中所述数据缓冲器电路包括n个缓冲器，用于按时间顺序保存预定数量的数据位，并且所述发送器同步信号和所述接收器同步信号中的每一个每n个周期上升为高电平一次。
8、根据权利要求4所述的数据接收器，还包括：
时钟发生电路，其生成时钟信号；以及
选择电路，其选择由所述时钟发生电路生成的所述时钟信号或从所述发送器发送的源时钟信号，作为所述第一时钟信号。
9、根据权利要求4所述的数据接收器，还包括奇偶校验检测电路，其在将奇偶校验位添加到训练模式的数据信号序列中时，从所接收的数据信号序列中检测该奇偶校验位，以执行奇偶校验。
10、根据权利要求4所述的数据接收器，其中所述时钟调整电路包括分频电路，其在使用频率与所述第二时钟信号相同的时钟信号发送并行数据，并且所述第一时钟信号的频率为所述第二时钟信号的两倍时，通过对所述第一时钟信号进行分频，来生成频率为所述第一时钟信号的一半的时钟信号，并且该分频电路在通过时分多路复用以两位发送所述并行数据时，通过使用频率为所述第二时钟信号的两倍的时钟信号来输出所述第一时钟信号，而不对所述第一时钟信号进行处理，所述时钟调整电路调整从该分频电路输出的时钟信号的相位。
11、根据权利要求4所述的数据接收器，其中当设置了仅在调谐操作过程中执行所述相位调整的第一模式时，在所检测到的训练模式为终止模式的情况下，所述模式检测电路将指示中止所述相位调整的信号输出给所述时钟调整电路，而当设置了持续进行所述相位调整的第二模式时，即使所检测到的训练模式为终止模式，所述模式检测电路也将指示继续进行相位调整的信号输出给所述时钟调整电路。
12、根据权利要求4所述的数据接收器，还包括模式产生电路，其生成用于测试的训练模式，并且其中，当所述时钟调整电路使用所述用于测试的训练模式来调整所述第一时钟信号的相位时，所述模式检测电路从根据所述经调整的时钟信号发送的数据信号序列中检测所述用于测试的训练模式，以测试所述时钟调整电路的相位调整功能。
13、一种包括多个数据发送器-接收器的系统，该多个数据发送器-接收器相互发送/接收多位并行数据，该多个数据发送器-接收器中的每一个包括：
同步信号发生电路，其通过使用分配给所述多个数据接收器-发送器的基准信号来生成同步信号；
模式产生电路，其与所述同步信号同步地生成用于所述并行数据的各个位的训练模式；
输出电路，其将所述训练模式和所述并行数据逐位地发送给作为接收端的其它数据发送器-接收器；
模式检测电路，其检测与一同步信号同步发送的训练模式，该同步信号是使用作为发送端的所述多个数据发送器-接收器之一中的所述基准信号生成的；
时钟调整电路，其通过使用分别由所述并行数据的单个位构成的多个一位数据信号中的每一个来调整第一时钟信号的相位，以对从作为发送端的数据发送器-接收器发送的所述并行数据的各个位生成经调整的时钟信号，以使得对于所述各个一位数据信号确保了建立时间和保持时间；
数据缓冲器电路，其根据所述经调整的时钟信号来载入各个一位数据信号，并保存在时间上连续的预定数量的数据位，并且当检测到所述训练模式时初始化该数据缓冲器电路的存储器位置；以及
读取电路，其根据第二时钟信号并且与由所述同步信号发生电路生成的同步信号同步地选择按时间顺序存储在所述数据缓冲器电路中的多位数据，并且读取所选择的数据作为并行数据。
14、一种包括多个数据发送器-接收器的系统，该多个数据发送器-接收器相互发送/接收多位并行数据，该多个数据发送器-接收器中的每一个包括：
同步信号发生电路，其使用分配给所述多个数据接收器-发送器的基准信号来生成同步信号；
模式产生电路，其与所述同步信号同步地生成用于所述并行数据的各个位的训练模式；以及
输出电路，其将所述训练模式和所述并行数据逐位地发送给作为接收端的其它数据发送器-接收器；
模式检测电路，其检测与一同步信号同步地发送的训练模式，该同步信号是使用作为发送端的所述多个数据发送器-接收器之一中的所述基准信号生成的；
时钟调整电路，其通过使用分别由所述并行数据的单个位构成的多个一位数据信号中的每一个来调整第一时钟信号的相位，以对从作为发送端的数据发送器-接收器发送的所述并行数据的各个位生成经调整的时钟信号，以使得对于每一个一位数据信号确保了建立时间和保持时间；
数据缓冲器电路，其根据所述经调整的时钟信号来载入各个一位数据信号，并且保存时间上连续的预定数量的数据位；以及
读取电路，其根据第二时钟信号选择按时间顺序存储在所述数据缓冲器电路中的多位数据，并且读取所选择的数据作为并行数据，
其中所述多个发送器-接收器使用由所述同步信号发生电路生成的同步信号以及所述训练模式来执行所述并行数据的同步传输。
15、根据权利要求14所述的系统，其中当将启动调谐的指令发送给所述多个数据发送器-接收器中的一个数据发送器-接收器时，通过将所述一个数据发送器-接收器用作为起点，在所述多个数据发送器-接收器之间依次执行使用所述训练模式的调谐。
16、一种数据传输方法，用于将多位并行数据从发送器发送到接收器，该方法包括：
在所述发送器部分上，使用基准信号来生成发送器同步信号；
与所述同步信号同步地生成用于所述并行数据的各个位的训练模式；以及
将所述训练模式和所述并行数据逐位地发送给所述接收器，并且
在所述接收器部分上，使用所述基准信号来生成接收器同步信号；
当检测到所述训练模式时，初始化数据缓冲器电路的存储器位置；
通过使用分别由所述并行数据的单个位构成的多个一位数据信号中的每一个来调整第一时钟信号的相位，来生成用于所述并行数据的各个位的经调整的时钟信号，以使得对于各个一位数据信号确保了建立时间和保持时间；
根据所述经调整的时钟信号将各个一位数据信号载入所述数据缓冲器电路，以将在时间上连续的预定数量的数据位保存在所述数据缓冲器电路中；以及
根据第二时钟信号选择按时间顺序存储在所述数据缓冲器电路中的多位数据，并且读取所选择的数据作为并行数据。
17、一种数据发送器，用于将多位并行数据发送给接收器，该数据发送器包括：
同步信号发生电路，其使用基准信号来生成发送器同步信号；
模式产生电路，其与所述同步信号同步地生成用于所述并行数据的各个位的训练模式；以及
输出电路，其将所述训练模式和所述并行数据逐位地发送给所述接收器，在所述接收器中，使用所述基准信号来生成接收器同步信号，当检测到所述训练模式时初始化数据缓冲器电路的存储器位置，通过使用分别由所述并行数据的单个位构成的多个一位数据信号对第一时钟信号的相位进行调整，来生成用于所述并行数据的各个位的经调整的时钟信号，以使得对于各个一位数据信号确保了建立时间和保持时间，根据所述经调整的时钟信号将各个一位数据信号载入所述数据缓冲器电路，以将在时间上连续的预定数量的数据位保存在所述数据缓冲器电路中，并且根据第二时钟信号按时间顺序来选择存储在所述数据缓冲器电路中的多位数据。
18、一种数据接收器，用于接收从发送器发送的多位并行数据，该数据接收器包括：
同步信号发生电路，其使用基准信号来生成接收器同步信号；
模式检测电路，其检测与使用所述发送器中的基准信号生成的发送器同步信号同步发送的训练模式；
时钟调整电路，其通过使用分别由所述并行数据的单个位构成的多个一位数据信号中的每一个对第一时钟信号的相位进行调整，来生成用于所述并行数据的各个位的经调整的时钟信号，以使得对于各个一位数据信号确保了建立时间和保持时间；
数据缓冲器电路，其根据所述经调整的时钟信号来载入各个一位数据信号，并保存在时间上连续的预定数量的数据位，并且当检测到所述训练模式时初始化该数据缓冲器电路的存储器位置；以及
读取电路，其根据第二时钟信号并与所述接收器同步信号同步地选择按时间顺序存储在所述数据缓冲器电路中的多位数据，并且读取所选择的数据作为并行数据。
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