CN1717643A - 时钟同步电路 - Google Patents

Abstract

一种同步第一时钟信号(Φ₁)和第二时钟信号(Φ₂)的时钟同步电路，用于从第一功能模块(2)的数据传输，从由第一时钟信号(Φ₁)在相对高的时钟频率(f_Φ1)同步的第一功能块(2)数据传输到由第二时钟信号(Φ₂)在相对低的时钟频率(f_Φ2)同步的第二功能块(3)，其中时钟同步电路(24)包括取样单元(30)，为了产生取样值(S)和取样的第二时钟信号(Φ₂)的边缘检测值(E)，使用第一时钟信号(Φ₁)取样第二时钟信号(Φ₂)；逻辑电路(38)，使用第一时钟信号(Φ₁)同步，从逻辑电路(38)的输出(42)在第一时钟信号(Φ₁)的时间帧内输出产生的取样值(S)或产生的边缘检测值(E)作为重建的第二时钟信号(Φ₂′)，其中，在逻辑电路(38)接收使能信号之前，在输出值(S，E)后复位逻辑电路(38)的输出(42)，其中，如果在接收使能信号前产生的边缘检测值(E)是逻辑高，则逻辑电路(38)产生边缘太早信号(ETE)，如果在产生的边缘检测值(E)是逻辑高前接收了使能信号，则产生边缘太迟信号(ETL)；信号延迟电路(44)，使用第一时钟信号(Φ₁)同步，基于边缘太早信号(ETE)和边缘太迟信号(ETL)，用可变时间延迟(τ)延迟重建的第二时钟信号(Φ₂′)。

Description

时钟同步电路

技术领域

本发明涉及同步在不同时域中的功能块之间数据传输的两个时钟信号的时钟同步电路。

背景技术

在许多情况中数字电路包含各种功能块，它们运行在不同的时域中并互相交换数据。在此情况中，由在不同时钟频率的时钟信号同步不同的功能块。如果逻辑功能块作用不同的时钟信号作为时间参考，必须保证从一个功能块到另一功能块传输的数据信号不误释。

在芯片上提供各种不相关的时域有许多不同的原因。在许多应用中在整个芯片上时钟信号的信号发送是不可能的，因为时钟频率太高。各种时钟信号之间的随机相位差相比于频率有高的可变性。另一可能性是从外部数据流产生时钟信号。

在完全不相关的时钟信号中，也有可变相关性的相关的时钟信号的情况。可变的相关性是典型的部分电路单元的动态频率缩放比例。读出由许多不同时域表现的各种选项是可能的，在G.Semeraro，G.Magklis，R.Balasubramonian，D.F.Albonesi，S.Dwarkadas和M.L.Scott，“使用有动态电压和频率换算的多时域的能量-有效的处理器设计”，8th InternationalSymposium on High-performace Computer Architecture，29-40页，2002年二月。

在不同时域中的功能块之间数据传输的数据信号不能由常规的寄存器采样，因为寄存器的设置时间可由接收的数据信号破坏，在此情况中寄存器处在“亚稳的”状态。在此情况中，两个时域之间的相位差是不知道的。其原因可能是信号的变化太大或产生值的不精确度太高。亚稳态的寄存器产生不能允许的数据输出值，因为在电源电压和地电位之间输出电压维持在中间范围。这不能允许输出值在此后的栅极中可产生不能允许的数据，因此导致整个芯片中的其它设备产生故障。

发明内容

为此，已提出特殊设计的“同步”寄存器，这降低了亚稳的状态出现的可能性。此同步基本上包括两个级联，边缘触发的触发器。单级的同步寄存器在故障(MTBF)之间在任何情况中有太大的平均时间。对许多应用，使用有两个级联的，边缘触发的触发器的同步寄存器是可能的，因为在故障MTBF之间的平均时间可认为是适当的。在非常高的时钟频率，有时应用由两个级联，边缘触发的触发器组成，获得在故障MTBF之间足够高的平均时间。有更独立的同步寄存器，更缩短故障MTBF之间的连接平均时间。同步寄存器的提供在电路设计中是不确定性的恒定源。

为了克服在不同时域中的功能块之间数据传输的不确定性，已经提出了各种技术提案，这能分为两组，即“握手技术”和排队技术。

图1显示使用排队技术的数据传输的例子。电路使用FIFO寄存器在不同时域中的功能块之间数据传输。FIFO寄存器包括大量的存储器寄存器R_i。FIFO寄存器由第一时钟信号Φ₁和第二时钟信号Φ₂同步。数据在第一时钟信号Φ₁的时钟频率写入FIFO寄存器，在第二时钟信号Φ₂的时钟频率从FIFO寄存器读出数据。在说明的例子中，已写入的数据来自各种数据信道k_i，这些信道是使用多路复用器由信道控制器选择的。为了通过各种数据信道k_i进一步的数据传输，信道控制器也在FIFO寄存器输出方启动多路复用器。满指示器标志向第一时域中的功能块指出FIFO寄存器是满的，空指示器标志向第二时域中的功能块指出FIFO寄存器是空的。

如果数据从在第一时域的数据信道k_i传输到在第二时域中的各数据信道k_i，可能发生“头线阻塞”(head of line blocking)。在此情况中，如果相应输出信道没有准备好，由信道阻塞了排队。解决在不同时域中的功能块之间同步问题的进一步的方法是握手信号交换式实现。此握手信号交换式实现的例子在US5291529中描述。

图2显示有运行在不同时域的同步逻辑的两个功能块之间的握手信号交换式实现的原理。使用第一时钟信号Φ₁同步“主方”，使用第二时钟信号Φ₂同步从属单元。在此情况中两个时钟信号的时钟频率是不同的。为了传输数据，主方电路单元发送请求信号到从属单元。从属单元检测请求信号并执行请求。那么向主方返回确认信号，从属单元向主方指出任务已执行。作为说明的例子，因为主方单元和从属单元没有公共的时基，即，它们在不同的时钟频率由时钟信号同步，由于亚稳状态，这是保证在主方单元和从属单元之间交换的数据信号没有误释的基本原则。

特别是从同步在高时钟频率的功能块，传输数据到同步在低时钟频率的功能块是关键性的，并只能使用常规的电路用复杂的方式获得。常规的握手信号交换式实现的特别问题是，由低时钟频率信号同步的功能块对来自由高时钟频率时钟信号同步的功能块的请求反应太滞后。

因此本发明的目标是使用能保证运行在不同时域的数据的高可靠数据传输的小的电路复杂性提供时钟同步电路。

有权利要求1规定的特征的时钟同步电路的方式，本发明达到此目标。

本发明提供同步第一时钟信号(Φ₁)和第二时钟信号(Φ₂)的时钟同步电路，从由第一时钟信号(Φ₁)在相对高的时钟频率(f_Φ1)同步的第一功能块数据传输到由第二时钟信号(Φ₂)在相对低的时钟频率(f_Φ2)同步的第二功能块。

其中时钟同步电路有：

取样单元，为了产生取样值(S)和取样的第二时钟信号(Φ₂)的边缘检测值(E)，使用第一时钟信号(Φ₁)取样第二时钟信号(Φ₂)，

逻辑电路，使用第一时钟信号(Φ₁)同步，在逻辑电路的输出在第一时钟信号(Φ₁)的时间帧输出产生的取样值(S)或边缘检测值(E)作为重建的第二时钟信号(Φ₂′)，

其中在输出值(S，E)后复位逻辑电路的输出，直到在逻辑电路接收使能(enable)信号，

其中，如果在接收使能信号前产生的边缘检测值(E)是逻辑高，逻辑电路产生边缘太早(Edge-Too-Early)信号(ETE)，

在如果在产生的边缘检测值(E)是逻辑高前接收使能信号，产生边缘太迟(Edge-Too-Late)信号(ETL)，

信号延迟电路，使用第一时钟信号(Φ₁)同步的，用基于边缘太早信号(ETE)和边缘太迟信号(ETL)的可变时间延迟(τ)延迟重建的第二时钟信号(Φ₂′)。

在一个优选的实例中，重建的第二时钟信号(Φ₂′)启动由第一时钟信号(Φ₁)同步的第一边缘触发的触发器，在数据传输缓冲器中缓冲由第一功能块输出的数据。

在一个优选的实例中，第一边缘触发的触发器有由第二时钟信号(Φ₂)同步的下游第二边缘触发的触发器，第二边缘触发的触发器发送在数据传输缓冲器中缓冲的数据到第二功能块。

在本发明的时钟同步电路中的逻辑电路优选的取操作模式控制信号为，输出取样值(S)或边缘检测值(E)为重建的第二时钟信号(Φ₂′)的基础。

信号延迟电路优选的延迟重建的第二时钟信号(Φ₂′)时间延迟(τ)，这是第一时钟信号(Φ₁)的时钟周期(T₁)的(N)倍，相乘因子(N)是边缘太早信号(ETE)和边缘太迟信号(ETL)的时间延迟传输函数。

在此情况中，时间延迟传输函数优选的存储在信号延迟电路的传输函数逻辑单元中。

传输函数逻辑单元优选的控制多路复用器，连接延迟元件链的输出之一到逻辑电路作为使能信号。

在此情况中，延迟元件优选的由第一时钟信号(Φ₁)同步。

在本发明的时钟同步电路的一个优选的实例中，在信号延迟电路中的传输函数逻辑单元是可编程的。

在本发明的时钟同步电路中的取样单元包括

第一寄存器，包括两个串联连接的边缘触发的触发器，取样有第一时钟信号(Φ₁)上升时间沿的第二时钟信号(Φ₂)，

第二寄存器，包括两个串联连接的边缘触发的触发器，取样有第一时钟信号(Φ₁)下降时间沿的第二时钟信号(Φ₂)，

其中为了接收来自第二功能块的第二时钟信号(Φ₂)，第一和第二寄存器并行连接，

信号边缘检测测器，是由第一时钟信号(Φ₁)同步的，并取从第一寄存器发送的样本，和从第二寄存器发送的样本，和在前面时钟周期中输出的样本作为发送边缘检测值到逻辑电路的基础。

在本发明的时钟同步电路的一个优选的实例中，发送重建的第二时钟信号(Φ₂′)到第二功能块作为指示器信号，指示器信号指出数据传输缓冲器有数据缓冲在第二功能块将要读的缓冲器中。

为了解释作为本发明基本原理的特点，参考附图描述本发明的时钟同步电路的优选实例。

附图说明

图1显示基于现有技术的排队的数据传输接口；

图2显示基于现有技术的握手信号交换式实现的基本设计；

图3显示本发明的时钟同步电路的框图；

图4显示本发明的时钟同步电路的优选实例的电路设计；

图5显示解释本发明的时钟同步电路工作方式的时序图；

图6a显示包含在本发明的时钟同步电路中的取样单元的优选实例；

图6b显示包含在取样单元中的信号边缘检测器的真值表；

图7显示包含在本发明的时钟同步电路中的信号延迟电路的优选实例；

图8显示本发明的时钟同步电路的特殊的优选实例。

具体实施方式

从图3可以看到，连接接口电路1在第一功能块2和第二功能块3之间作数据传输。接口电路1通常在功能块2，3之间传输数据，它们运行在不同的时域。功能块2，3是任意的，同步运行数据处理电路都用时钟信号同步。两个时钟信号Φ₁，Φ₂是不相关的或有可变相关的。第一功能块2由第一时钟信号Φ₁在相对高的时钟频率f_Φ1通过时钟线4同步。通过时钟线5施加第二时钟信号Φ₂到第二功能块3。第二时钟信号Φ₂有比第一时钟信号Φ₁相对低的时钟频率f_Φ2。数据传输接口电路1保证数据没有不稳状态的，因此没有数据误差产生的从第一功能块2传输到第二功能块3。数据传输接口电路1包括数据传输存储器6，它由两个串联连接的边缘触发的触发器7，8组成。

第一边缘触发的触发器7的数据输入9通过数据线10连接到第一功能块2的数据输出11。触发器7有数据输出11，它通过在数据缓冲器6中的内部数据线12连接到触发器8的数据输入13。第二边缘触发的触发器8同样有数据输出14，它通过数据线15发送缓存的数据到第二功能块3的数据输入16。

包括在数据传输缓冲器6中的触发器7，8各有时钟输入17，18。第一触发器7的时钟输入17连接到倒向电路19，它的输入连接到与门20的输出。与门20逻辑的组合通过线21提供的第一时钟信号Φ₁与写-使能信号WE，WE是通过线22从在本发明的时钟同步电路24中的信号输出23发送的。时钟同步电路24有两个时钟信号输入25，26。第一时钟信号输入25接收第一时钟信号Φ₁，它通常同步第一功能块2(第一时域)。时钟同步电路24的第二时钟信号输入26施加有第二时钟信号Φ₂，它同步第二功能块3。此外，时钟同步电路24有接收复位(Reset)信号的Reset输入27。时钟同步电路24通常同步两个时钟信号Φ₁，Φ₂。这样做时，时钟同步电路24在第一时钟信号Φ₁的时间帧产生重建的第二时钟信号Φ₂′，并通过线22发送此信号到在数据缓冲器6中的第一触发器7作为写-使能信号WE。此外，重建的第二时钟信号Φ₂′通过指示器信号线28发送到第二功能块3。此指示器信号向第二功能块3指出数据缓冲器6包括准备读的数据。

时钟同步电路24使用进一步的信号输入29接收在两种运行模式之间改变的运行模式控制信号。

图4显示本发明的时钟同步电路24的电路设计，如在图3中说明的。

时钟同步电路24包括取样单元30，使用第一时钟信号Φ₁取样第二时钟信号Φ₂，用取样单元30产生取样值S和取样的第二时钟信号Φ₂的边缘检测值E。取样单元使用通过线32连接到输入26的信号输入31，接收第二时钟信号Φ₂。取样单元30包括时钟信号输入33，它通过内部时钟信号线34接收作用的第一时钟信号Φ₁。取样单元30有两个输出35，36。它使用第一输出35通过线37发送取样值S到下游逻辑电路38。发现的取样的第二时钟信号Φ₂的边缘检测值E同样通过线39发送到逻辑电路38。作为它的一部分，逻辑电路38有时钟信号输入40，为了同步逻辑电路38它通过内部时钟线41接收第一时钟信号Φ₁。

逻辑电路38有输出42，通过线43连接到时钟同步电路24的信号输出23。

如果由取样单元30发送的边缘检测值E在使能信号前选定逻辑高值，逻辑电路38产生边缘太早信号(ETE)。否则，如果在边缘检测值E是逻辑高前由取样单元30接收使能信号，逻辑电路38产生边缘太迟信号(ETL)。在此情况中，使能信号来自时钟同步电路24中的时钟信号延迟电路44。逻辑电路38通过线45发送边缘太早信号ETE，并通过线46发送边缘太迟信号ETL到时钟信号延迟电路44。时钟信号延迟电路44有信号输入47，通过线48连接到逻辑电路38的输出42。时钟信号延迟电路44有输出49，通过线50施加使能信号到逻辑电路38的输入51。时钟信号延迟电路44有时钟信号输入52，它通过内部时钟线53接收第一时钟信号Φ₁。此外，时钟信号延迟电路44有两个输入54，55，接收边缘太早信号ETE和边缘太迟信号ETL，这是由逻辑电路38通过输出56，57发送的。

此外，逻辑电路38包括信号输入58，通过线59接收运行模式控制信号。

图5显示作用于时钟同步电路24的两个时钟信号Φ₁，Φ₂，和由时钟同步电路24产生的重建的第二时钟信号Φ₂′的时序图。时钟同步电路24在第一高频时钟信号Φ₁的时间帧映射第二低频时钟信号Φ₂的上升沿。为了能检测第二时钟信号Φ₂的下一个上升沿，在此情况中重起作为输出的重建的第二时钟信号Φ₂′。本发明的时钟同步电路24使用反馈环在第一时钟信号Φ₁的时间帧重建第二时钟信号Φ₂。反馈环包括时钟信号延迟电路44，为了在随后的降低的第二时钟信号Φ₂的相位是希望的时间，在输出49输出，施加到它的信号输入47的时钟信号Φ₂′延迟预先确定的第一时钟信号Φ₁的周期数。在此情况中，由时钟信号延迟电路44基于边缘太早信号ETE和边缘太迟信号ETL，设置延迟时间。从逻辑电路38接收的两个信号ETE和ETL包含，关于由时钟信号延迟电路44引起的时间延迟是太长或太短的信息。结合图7详细的解释时钟信号延迟电路44的电路设计。

图6a显示包含在本发明的时钟同步电路24中的取样单元30的优选实例。为了产生取样值S和取样的第二时钟信号Φ₂的边缘检测值E，取样单元30通常使用第一时钟信号Φ₁取样第二时钟信号Φ₂。为此目标，取样单元30有第一时钟信号的第一时钟信号输入33，和第二更慢时钟信号Φ₂的时钟信号输入31。此外，取样单元有复位输入60。

取样单元30包括第一寄存器61和第二寄存器62。第一寄存器61由两个串联连接的边缘触发的触发器61a，61b组成。第二寄存器62由两个串联连接的边缘触发的触发器62a，62b组成。第一寄存器61a用于取样有第一时钟信号Φ₁上升沿的第二时钟信号Φ₂，第二寄存器62用于取样有第一时钟信号Φ₁下降沿的第二时钟信号Φ₂。在此情况中，为了通过在取样单元30中的内部线63接收第二时钟信号Φ₂，两个寄存器61，62并行连接。使用复位输入60，能复位两个寄存器61，62。

除了两个取样寄存器61，62，取样单元30包括时钟信号边缘检测器64。信号边缘检测器64包括逻辑单元65，它的真值表显示在图6b中。此外，信号边缘检测器64包括延迟元件66。由第二寄存器62发送的取样值S通过取样单元30的输出35发送到逻辑电路38。此外，取样值S施加到信号边缘检测器64，并由延迟元件66延迟第一时钟信号Φ₁的一个周期。延迟元件66优选的是与第一时钟信号Φ₁同步的边缘触发的触发器。信号边缘检测器64从第二寄存器62取取样值S，从第一寄存器61取取样值S′，也取在前面时钟周期在输出35发送的取样值，作为符合显示在图6b中的真值表，发送边缘检测值E的基础。

图7显示时钟信号延迟电路44的优选实例。时钟信号延迟电路44延迟重建的第二时钟信号Φ₂′，使用作为第一时钟信号Φ₁的时钟周期的倍数的时间延迟τ，Φ₂′出现在输出23。在此情况中，基于边缘太早信号ETE和边缘太迟信号ETL设置相乘因子N。

信号延迟电路44由M个延迟元件67-i链组成，它的输出通过线68各个连接到多路复用器70的输入69。在链中的各个延迟元件67有时钟输入71，通过内部时钟线72施加第一时钟信号Φ₁。信号延迟电路44使用它在的输出49发送使能信号到逻辑电路38。信号延迟电路44的输出49通过内部线73连接到多路复用器70的输出。多路复用器70取通过控制线74接收的控制信号，作为连接它的输入67i之一到使能信号输出49的基础。多路复用器70通过控制信号线74从包含在信号延迟电路44的传输函数逻辑单元75接收控制信号。传输函数逻辑单元75通过线76，77从逻辑电路38接收边缘太早信号ETE和边缘太迟信号ETL。传输函数逻辑单元75可以是有硬-接线的，或在一个优选的实例中，可包含在存储的传输函数中。在此上下文中，使用编程线78传输函数逻辑单元75是可编程的。传输函数指出作为由信号延迟电路44信号延迟的结果是太长或太短。传输函数是离散函数。它能引起在下一个到最佳值两个状态值之间的振荡。如果最佳时间延迟是4.5个时钟周期，传输函数带来高频率的第一时钟信号的4或5个时钟周期的可选择的时间延迟。独立于在芯片中的其它电路，可以规定或编程传输函数。

在一个优选的实例中，下面应用于传输函数的：

如果ETE_k，ETL_k规定高频率的第一时钟信号Φ₁的第n个时钟周期的ETE，ETL的值，那么，下面的是真：

对任何时间延迟τ₀ε[1，M]4N

$S_K=\underset{i=0}{\overset{k}{\mathrm{\Σ}}}{\mathrm{ETL}}_k-{\mathrm{ETE}}_i$

S_k＞1→τ_k+1＝max(τ_k-1，1)

S_k＜1→τ_k+1＝min(τ_k+1，M)

图8显示本发明的时钟同步电路24的一个特殊的优选实例。在显示在图8中的实例的情况中，逻辑电路38有特殊的电路设计。在此优选实例中的逻辑电路38包括非门79，与门80，复位设置触发器81，多路复用器82，逻辑电路83，缓冲器触发器84，缓冲器触发器85，复位设置触发器86。在逻辑电路38中的触发器81，84，85，86由第一时钟信号Φ₁时钟同步。

组合的公式：

ETL＝E∨ holds

ETE＝E∧holds

rec ckl_s＝ holds∧(queued_s∨(mode∧s)∨( mode∧E))

hold_s＝ GO∧(hold_r∨recclk_r)

queued_s＝ETE∧(queued_ r∧ recckl_r)

状态公式：

hold_r＝hold_s

queued_r＝queued_s

recclk_r＝recclk_s

Φ₂′＝recclk_o＝rec_clk_r

在复位设置触发器81的情况中，设置输入有优先权，即，如果S和R都在逻辑1，那么设置输入有优先权。在复位设置触发器86的情况中，设置输入有优先权。

第一复位设置触发器81优选的由边缘触发的触发器实现，由于高频率的时钟信号Φ₁边缘触发的触发器运行符合下面的规则：

当R＝1Q＝0否则当S＝11否则Q_r

当上升沿(Φ₁)Q_r＝Q，

使用多路复用器82能在逻辑电路38上在两个运行模式之间改变。

在第一运行模式中，从时钟同步电路24输出取样值S作为重建的第二时钟信号Φ₂′，在第二运行模式中，输出边缘检测值E作为重建的第二时钟信号。多路复用器82有连接它的下游的逻辑电路83，逻辑电路包括反向器83a，或门83b和与门83c。

如果第一时钟信号的频率近似于第二时钟信号的频率同样的量级，启动取样运行模式(取样值模式)。在此情况中，取样单元30检测大多数信号边缘。在两个时钟频率是同样的理论情况中，取样单元30不检测信号边缘，并识别为常数值。因为在时钟信号Φ₁，Φ₂的两个频率之间频率差增加，取样单元包括愈来愈多的信号边缘。

在边缘运行模式中，即，当输出识别的边缘检测值E作为重建的第二时钟信号Φ₂′时，在新的外部时钟信号周期认为已启动前，太缩短的延迟涉及下一个信号边缘的等待。

在取样值模式运行模式(取样值模式)中，有下一个高逻辑值的等待，如果传输函数引起太短的信号延迟，那么识别哪个高逻辑值属于同样的逻辑高外部时钟信号相位是可能的，为了在较快的第一时钟信号Φ₁的时间帧形成较慢的时钟信号Φ₂的复制，当本发明的时钟同步电路使用信号延迟电路44影响可调整的信号延迟时，考虑它为新的状态。

本发明的时钟同步电路有不包括模拟元件的优点。因为它也不包括特殊元件，数字逻辑电路38可容易的组合成，即，从元件库能有标准单元写入。本发明的时钟同步电路24的电路设计是较小的。使用本发明的时钟同步电路，在功能块2，3之间的接口1能运行在非常高的数据通过率。

Claims (11)

1.一种同步第一时钟信号(Φ₁)和第二时钟信号(Φ₂)的时钟同步电路，用于从第一功能模块(2)的数据传输，从由第一时钟信号(Φ₁)在相对高的时钟频率(f_Φ1)同步的第一功能块(2)数据传输到由第二时钟信号(Φ₂)在相对低的时钟频率(f_Φ2)同步的第二功能块(3)，

其中时钟同步电路(24)包括：

(a)取样单元(30)，为了产生取样值(S)和取样的第二时钟信号(Φ₂)的边缘检测值(E)，使用第一时钟信号(Φ₁)取样第二时钟信号(Φ₂)；

(b)逻辑电路(38)，使用第一时钟信号(Φ₁)同步，从逻辑电路(38)的输出(42)在第一时钟信号(Φ₁)的时间帧内输出产生的取样值(S)或产生的边缘检测值(E)作为重建的第二时钟信号(Φ₂′)，

其中，在逻辑电路(38)接收使能信号之前，在输出值(S，E)后复位逻辑电路(38)的输出(42)，

其中，如果在接收使能信号前产生的边缘检测值(E)是逻辑高，则逻辑电路(38)产生边缘太早信号(ETE)，如果在产生的边缘检测值(E)是逻辑高前接收了使能信号，则产生边缘太迟信号(ETL)；

(c)信号延迟电路(44)，使用第一时钟信号(Φ₁)同步，基于边缘太早信号(ETE)和边缘太迟信号(ETL)，用可变时间延迟(τ)延迟重建的第二时钟信号(Φ₂′)。

2.根据权利要求1所述的时钟同步电路，其特征在于重建的第二时钟信号(Φ₂′)启动数据传输缓冲器(6)中由第一时钟信号(Φ₁)同步的第一边缘触发的触发器(7)，用于缓冲由第一功能块(2)输出的数据。

3.根据权利要求2所述的时钟同步电路，其特征在于第一边缘触发的触发器(7)具有数据传输缓冲器(6)中由第二时钟信号(Φ₂)同步的下游的第二边缘触发的触发器(8)，此第二边缘触发的触发器发送缓冲的数据到第二功能块(3)。

4.根据权利要求1所述的时钟同步电路，其特征在于逻辑电路(38)提取操作模式控制信号作为基础，用于输出样本或边缘检测值作为重建的第二时钟信号(Φ₂′)。

5.根据权利要求1所述的时钟同步电路，其特征在于信号延迟电路(44)用时间延迟(τ)延迟重建的第二时钟信号(Φ₂′)，时间延迟(τ)是第一时钟信号(Φ₁)的时钟周期(T₁)的倍数，相乘因子是边缘太早信号(ETE)和边缘太迟信号(ETL)的时间延迟传输函数。

6.根据权利要求5所述的时钟同步电路，其特征在于时间延迟传输函数存储在信号延迟电路(44)中的传输函数逻辑单元(75)中。

7.根据权利要求6所述的时钟同步电路，其特征在于传输函数逻辑单元(75)控制多路复用器(70)，用于将延迟元件(67-i)链(67)的输出之一连接到逻辑电路(38)作为使能信号。

8.根据权利要求7所述的时钟同步电路，其特征在于由第一时钟信号(Φ₁)同步延迟元件(67-i)。

9.根据权利要求6所述的时钟同步电路，其特征在于在信号延迟电路(44)中的传输函数逻辑单元(75)是可编程的。

10.根据权利要求1所述的时钟同步电路，其特征在于取样单元(30)有：

第一寄存器(61)，包括两个串联连接的边缘触发的触发器(61a，61b)，用第一时钟信号(Φ₁)的上升沿采样第二时钟信号(Φ₂)；

第二寄存器(62)，包括两个串联连接的边缘触发的触发器(62a，62b)，用第一时钟信号(Φ₁)的下降沿采样第二时钟信号(Φ₂)，

其中，为了接收第二时钟信号(Φ₂)，第一寄存器(61)和第二寄存器(62)并行连接；

信号边缘检测测器(64)，由第一时钟信号(Φ₁)同步的，并提取从第一寄存器(61)发送的样本和从第二寄存器发送的样本，在前面时钟周期中从第二寄存器输出的样本作为基础，发送边缘检测值(E)到逻辑电路(38)。

11.根据权利要求1所述的时钟同步电路，其特征在于重建的第二时钟信号(Φ₂′)被发送到第二功能块(3)作为指示器信号，指示器信号指出数据传输缓冲器(6)有数据缓冲在第二功能块(3)将要读的缓冲器中。

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