CN1589425A

CN1589425A - 无假信号的时钟选择切换

Info

Publication number: CN1589425A
Application number: CNA028227980A
Authority: CN
Inventors: F·伯陶德
Original assignee: Analog Devices Inc
Current assignee: Xueshan Technology Co ltd
Priority date: 2001-11-15
Filing date: 2002-10-09
Publication date: 2005-03-02
Anticipated expiration: 2022-10-09
Also published as: WO2003044996A3; DE60216811D1; EP1451666A2; CN100373288C; DE60216811T2; EP1451666B1; ATE348356T1; US6600345B1; WO2003044996A2

Abstract

一种用于从多个时钟中选择一个时钟作为输出时钟的时钟选择电路。当选择电路在多个时钟中的两个时钟之间进行切换用于输出时，就从所述输出上去除当前输出的时钟。当前输出时钟的去除与当前选择的时钟同步进行。随后，新选择的时钟耦合到所述输出。新选择时钟的耦合与新选择的时钟同步进行。

Description

无假信号的时钟选择切换

发明背景

本发明涉及时钟选择领域，尤其涉及无假信号的时钟选择。

数字电子系统常依赖于时钟信号来同步和控制各种电路元件(例如，门电路、触发器、锁存器等等)的工作。在许多当前的数字电子系统中，诸如基于微处理器的装置，存在多个时钟源并伴生出对它们之间切换的需要。

在时钟间切换时，优选避免选择电路的时钟输出上的假信号和中间时钟行为。图1a和1b帮助说明时钟源间切换时假信号的产生。图1a示出用于时钟源间切换的常规电路。如图1a所示，两个时钟信号，CLOCK_1和CLOCK_2设置成切换电路100的输入，诸如多路复用器。多路复用器100也接收Select信号，它在输入信号CLOCK_1和CLOCK_2之间切换输出信号CLOCK_OUT。例如，当Select信号是高态时CLOCK_1在CLOCK_OUT上输出，而当Select信号是低态时CLOCK_2在CLOCK_OUT上输出。图1b示出Select信号CLOCK_1和CLOCK_2间的时序关系，它导致了CLOCK_OUT上的假信号。如图所示，Select信号初始是高态，使得CLOCK_OUT上输出CLOCK_1。随后，Select信号降低同时CLOCK_1是高态而CLOCK_2是低态。这导致CLOCK_OUT上输出短脉冲102，即假信号。

通常，由于假信号会不规律地计时后续触发器、锁存器等等，所以假信号会引起微处理器和其它部件执行期间的错误。因此，需要一种切换电路，它能动态而干净地切换时钟源且无时钟驱动的逻辑电路上的任何干扰。

发明概述

在本发明的一个方面中，提供了一种用于在多个可能的时钟间切换的时钟选择电路。从现有时钟到新频率时钟的切换与现有和新频率时钟同步进行。时钟选择电路包括接收现有时钟作为输入的第一时钟输入和接收新频率时钟的新频率时钟输入。电路还包括与第一时钟有关的第一同步逻辑用来启用/禁用现有时钟的输出，以及与新频率时钟有关的第二同步逻辑用来启用/禁用新频率时钟的输出。第一同步和第二同步逻辑协作来与现有时钟同步禁用现有时钟的输出和与新频率时钟同步地启用新频率时钟的输出。

在本发明的另一个方面中，提供了一种用于从多个输入时钟之中选择一个输入时钟信号输出的时钟选择电路。该电路包括启用逻辑，它响应于时钟选择输入为每个输入时钟选择有关的选择信号。每个选择信号指示其有关输入时钟是否被选择来进行输出。对于每个选择信号，都有响应于选择信号的同步逻辑来产生与选择信号的有关输入时钟同步的启用信号。启用信号指示选择信号的有关时钟是否将被输出。输出逻辑响应于启用信号来输出所选的输入时钟。

在本发明的另一个方面中，提供了一种用于从与输出耦合的第一时钟信号切换到与该输出耦合的第二时钟信号的时钟选择电路。该电路包括启用逻辑，它响应于时钟选择信号来产生指示第一时钟将从输出上去耦的第一选择信号，以及指示第二时钟信号将耦合到该输出的第二选择信号。第一同步逻辑响应于第一选择信号产生一个与第一时钟同步的第一启用信号。该第一启用信号指示第一时钟将从输出上去耦。第二同步逻辑响应于第二选择信号来与第二时钟同步地产生第二启用信号。第二启用信号指示第二时钟信号将耦合到输出。输出逻辑响应于第一启用信号将第一时钟信号从输出上去耦并响应于第二启用信号将第二时钟信号耦合到输出上。

在本发明的另一个方面中，提供了一种从与时钟选择电路的输出耦合的第一时钟信号切换到与该时钟选择电路的输出耦合的第二时钟信号的方法。接收一表示从输出第一时钟信号切换到第二时钟信号的指示信号。与第一时钟同步地从输出上去除第一时钟。随后，与第二时钟信号同步地将第二时钟信号耦合到输出。

附图概述

图1a示出用于时钟源之间切换的常规电路；

图1b示出造成图1a电路的CLOCK_OUT上的假信号的Select信号CLOCK_1和CLOCK_2间的时序关系；

图2a示出根据本发明原理的时钟选择电路；

图2b示出图2a电路的时序图；

图2c示出图2a的时钟选择电路的实施例，它允许同步逻辑电路的同步复位；

图2d示出图2a的时钟选择电路的实施例，它允许同步逻辑电路的同步复位；

图2e示出扩展到三个时钟源之间选择的图2a的时钟选择电路；

图3示出时钟选择电路的使用，它用于基时钟和基于锁相环路(PLL)倍频器产生的较高频率时钟之间的选择；

图4a示出根据本发明原理的时钟选择电路400，它特别适于基时钟和基于锁相环路(PLL)的倍频器产生的较高频率时钟之间的选择；

图4b-4c示出图4a的选择电路的时序图；

图4d示出图4a的时钟选择电路的实施例，其中没有连接到触发器的复位输入的内部启用信号；

图4e示出图4a的时钟选择电路的另一个实施例，其中没有连接到触发器的复位输入的内部启用信号；

图5a示出一种结构，其中根据本发明原理的时钟选择电路用于计时发出时钟选择电路的控制输入的处理器；

图5b示出根据本发明原理的时钟选择电路，它特别适用于与所选时钟同步改变的控制信号；以及

图5c-5f示出图5b的选择电路的时序图。

具体实施方式

图2a示出根据本发明原理的时钟选择电路200。选择电路200通常包括启用逻辑电路203，由CLOCK_1计时的同步逻辑电路204a，由CLOCK_2计时的同步逻辑电路204b，以及输出逻辑电路202。

启用逻辑电路203根据Select输入和时钟选择的当前状态产生内部选择信号SEL1和SEL2，其中所述当前状态即是否输出CLOCK_1和是否输出CLOCK_2。内部选择信号表示在CLOCK_OUT上将输出CLOCK_1还是CLOCK_2。内部选择信号SEL1输入到同步逻辑电路204a，同时内部选择信号SEL2输入到同步逻辑电路204b。同步逻辑电路204a根据内部选择信号SEL1与CLOCK_1同步地生成内部启用信号EN1。同样，同步逻辑电路204b根据内部选择信号SEL2与CLOCK_2同步地生成内部启用信号EN2。除CLOCK_1和CLOCK_2之外，内部启用信号EN1和EN2输入到输出逻辑电路202。启用信号EN1和EN2的状态确定CLOCK_1和CLOCK_2中哪一个由输出逻辑电路202输出。启用信号EN1和EN2还分别通过变换器212和214提供回启用逻辑电路203。

如图所示，启用逻辑电路202包括AND门电路218和216，和变换器212。AND门电路218的输出是SEL1而AND门电路216的输出是SEL2。AND门电路218的一个输入直接连接到Select输入，同时AND门电路216的一个输入通过变换器220连接到Select输入。AND门电路216的另一个输入通过变换器212连接到EN1。同样，AND门电路218的另一个输入通过变换器214连接到EN2。

同步逻辑204a优选包括多个串联存储器元件或触发器，诸如D触发器。有关输入时钟，即CLOCK_1，计时每个触发器，例如在输入时钟的负沿上。级联的第一个触发器具有连接到SEL1的输入且级联的最后的触发器的输出是EN1。以类似的方式，同步逻辑204b优选包括多个级联的触发器，诸如D触发器。有关输入时钟，即CLOCK_2计时每个触发器，例如在输入时钟的负沿上。级联的第一个触发器具有连接到SEL2的输入而级联的最后的触发器的输出是EN2。

虽然优选使用多个级联的触发器，但同步逻辑204a或204b由单个触发器构成也在本发明的精神范围内。但是，由于能降低亚稳情况的可能性，优选使用多个级联的触发器。

输出逻辑202包括OR门电路206，其中一个输入连接到AND门电路208的输出而另一个输入连接到第二AND门电路210的输出。AND门电路208具有连接到CLOCK_1的一个输入和连接到EN1的另一个输入。同样，AND门电路210具有连接到CLOCK_2的一个输入和连接到EN2的另一个输入。OR门电路206的输出用作CLOCK_OUT。

将结合附图2b中的时序图进行CLOCK_1和CLOCK_2之间选择的选择电路200的操作的讨论，并将从在CLOCK_OUT上输出CLOCK_1的状态开始。此外，将相对于有效高逻辑(active high logic)进行选择电路200操作的讨论，但同时使用有效低逻辑也在本发明的精神范围内。

起始，在CLOCK_OUT上输出CLOCK_1，EN1是高态，EN2是低态且Select是高态。通过将Select从高态切换成低态将CLOCK_2选为输出时钟。当Select切换为低态时，这使得SEL1变成低态。触发器204a由CLOCK_1计时，使得低态输入信号SEL1传播到同步触发器204a的输出，即EN1，与CLOCK_1同步。信号EN1变低禁用CLOCK_OUT上CLOCK_1的输出。输出EN1变低还使得SEL2变高。触发器204b由CLOCK_2计时，使得高态输入信号SEL2传播到同步触发器204b的输出，即EN2，与CLOCK_2同步。输出EN2变高启用CLOCK_OUT上CLOCK_2的输出。因此，可以了解，CLOCK_OUT上CLOCK_1的禁用与CLOCK_1同步进行而CLOCK_OUT上CLOCK_2的启用与CLOCK_2同步进行，由此防止时钟输出切换期间假信号的产生。

如以下将说明的，根据本发明原理的选择电路可以扩展为包括应用的特别需要，例如更多控制线，省电特性，降低同步等待时间等等，并满足同步逻辑204的起始需求。

通常，时钟选择电路200用来选择在系统中计时各种部分的时钟信号。在上电之后，Select通常由系统初始化为缺省值，从而在CLOCK_OUT上提供初始时钟输出。例如，Select设计成缺省高态。在上电时Select缺省为高态时，SEL2被初始化为低态。该低态信号随后通过同步逻辑204b传播到EN2以使EN2变成一个定义的(低)的数值。在EN2变成低态后，高态的SEL1可以通过同步逻辑204a传播到EN1。EN1的变高使得在CLOCK_OUT上输出CLOCK_1。在某些应用中，系统需要CLOCK_OUT上的输出来初始化Select。或者，在某些应用中，首先传播SEL2通过同步逻辑204b随后传播SEL1通过同步逻辑204a所需的时间可能太长。在这些应用中就需要能复位选择电路200的能力。此外，还通常需要选择电路200的复位以便允许选择电路200在正常操作期间置于已知状态。

图2c示出图2a的时钟选择电路200的一个实施例，它允许同步逻辑204的同步复位。通过同步复位，这表示nReset输入与CLOCK_OUT上的时钟输出同步地改变状态。选择电路200如关于图2a和2b所描述地方式进行工作，除了复位逻辑222使得同步逻辑204产生启用信号EN1和EN2的特殊状态，而不管Select和当前选择的时钟的状态。这导致当激活nReset输入时输出特殊时钟。如图所示，通过变换器将nReset信号提供给复位逻辑222，使得nReset为有效低态。但是，根据复位逻辑222，可能不需要变换器。例如，如果需要nReset为有效高态，可以直接将其提供给复位逻辑222。在图2c所示的实施例中，复位逻辑222包括OR门电路224、变换器226和AND门电路228。OR门电路222接收nReset和AND门电路218的输出作为输入而其输出是到同步逻辑204a的SEL1。AND门电路228通过变换器接收nReset和AND门电路216的输出作为输入而其输出是到同步逻辑204b的SEL2。

对于图2c的实施例，高态中的nReset对CLOCK_OUT上启用哪个时钟没有效果。但是，当nReset置于低态中时，SEL1由复位逻辑222被强制为高态，同时SEL2由复位逻辑222被强制低态。这使得在CLOCK_OUT上启用CLOCK_1，而不管Select的状态。如对本技术领域内熟练的技术人员显而易见的，复位逻辑可以容易地设计成使得CLOCK_2输出而不是CLOCK_1。例如，交换OR门电路224和AND门电路228的输出从而OR门电路的输出是SEL2而AND门电路的输出是SEL1同时除去提供nReset所经过的变换器，这就提供了复位逻辑，它导致当nReset处于高态中时输出CLOCK_2。

图2d示出图2a的时钟选择电路200的实施例，它允许同步逻辑204的异步复位。通过异步复位，这表示nReset输入与CLOCK_OUT上的时钟输出异步地改变状态。选择电路200如图2a和2b中所描述地进行操作，除了nReset输入使得同步逻辑204产生启用信号EN1和EN2的特别状态，而不管Select和当前选择的时钟的状态。这导致当激活nReset时输出特殊时钟。对应于被输出的特殊时钟的同步逻辑具有连接到nReset的设定输入(set input)，同时另一个同步逻辑具有连接到nReset的复位输入(reset input)。如图2d所示，CLOCK_1是在复位上启用的时钟，因此，其同步逻辑204a具有经由变换器连接到nReset的设定输入。同步逻辑204b具有经由变换器连接到nReset的复位输入。设定输入迫使其对应的同步逻辑的输出在其是高态时走向高态。相反地，复位输入迫使其对应的同步逻辑的输出在其是高态时走向低态。对于设定或复位输入低态，同步逻辑正常操作。因此，当nReset是低态时，在CLOCK_OUT上启用CLOCK_1，同时nReset高态不影响选择电路200。

根据本发明原理的时钟选择电路可以扩展成多于两个时钟之间的选择。图2e示出时钟选择电路200，它扩展成三个时钟源之间的选择，CLOCK_1、CLOCK_2和CLOCK-3。选择电路200与图2a的电路类似并通常包括启用逻辑203、由CLOCK_1计时的同步逻辑204a、由CLOCK_2计时的同步逻辑204b和输出逻辑202。选择电路200已通过添加由CLOCK-3计时的同步逻辑204c和在启用逻辑203中添加逻辑以产生第三内部选择信号SEL3进行了扩展。此外，为了提供三个时钟之间的选择，Select输入是两个Select线，Select-1和Select-2。

因此，图2e的扩展选择电路200类似于两个时钟的实例进行操作。启用逻辑203根据Select输入和时钟选择的当前状态产生内部选择信号SEL1、SEL2和SEL3。每个这些信号都被分别输入到相应的同步逻辑204a、204b和204c。如同采用两个时钟的实例，同步逻辑204a、204b和204c分别产生启用信号EN1、EN2和EN3。启用信号是根据内部选择信号产生的，从而与其自身同步禁用启用的时钟且随后与其自身同步启用将被启用的时钟。启用信号提供给输出逻辑202以控制哪个时钟被输出和被反馈给启用逻辑以指示时钟选择的当前状态。

在所示的三个时钟实例中，低态的两个Select输入使得在CLOCK_OUT上启用CLOCK_1。两个Select输入上的低态导致SEL1处于高态同时SEL2和SEL3处于低态。根据哪个时钟已是有效的，EN2或EN3与其各时钟同步地变成低态，禁用该时钟。例如，如果正输出CLOCK_2，EN2与CLOCK_2同步变成低态(在这种情况中，EN3已是低态从而它不改变)，使得CLOCK_2被禁用。类似地，如果正输出CLOCK-3，EN3与CLOCK-3同步变成低态(在这种情况中，EN2已是低态从而它不改变)，使得CLOCK-3被禁用。在之前启用的时钟是禁用的后，EN1与CLOCK_1同步变成高态(之前是低态)，这使得在CLOCK_OUT上启用CLOCK_1。

Select-1上的低态和Select-2上的高态使得在CLOCK_OUT上启用CLOCK_2。Select-1上的低态和Select-2上的高态导致SEL2是高态，同时SEL1和SEL3是低态。根据哪个时钟已是有效的，EN1或EN3与其各时钟同步变成低态，禁用该时钟。例如，如果正输出CLOCK_1，EN1与CLOCK_1同步变成低态(在这种情况中，EN3已是低态从而它不改变)，使得CLOCK_1被禁用。类似地，如果正输出CLOCK-3，EN3与CLOCK-3同步变成低态(在这种情况中，EN2已是低态从而它不改变)，使得CLOCK-3被禁用。在之前启用的时钟是禁用的后，EN2与CLOCK_2同步变成高态(它之前是低态)，这使得在CLOCK_OUT上启用CLOCK_2。

Select-1上的高态和Select-2上的低态使得在CLOCK_OUT上启用CLOCK-3。Select-1上的高态和Select-2上的低态导致SEL3是高态，同时SEL1和SEL2是低态。根据哪个时钟已是有效的，EN1或EN2与其各时钟同步变成低态，禁用该时钟。例如，如果正输出CLOCK_1，EN1与CLOCK_1同步变成低态(在这种情况中，EN2已是低态从而它不改变)，使得CLOCK_1被禁用。类似地，如果正输出CLOCK_2，EN2与CLOCK_2同步变成低态(在这种情况中，EN1已是低态从而它不改变)，使得CLOCK_2被禁用。在之前启用的时钟是禁用的后，EN与CLOCK-同步变成高态(它之前是低态)，这使得在CLOCK_OUT上启用CLOCK-3。

最后，Select-1上的高态和Select-2上的高态使得所有时钟都被禁用，将CLOCK_OUT驱动成低态。Select-1上的高态和Select-2上的高态导致SEL1、SEL2和SEL3变成低态。依次，启用的任何时钟将与其自身同步被禁用且CLOCK_OUT将被驱动到低态。

用于根据本发明的时钟选择电路的一个实例性应用是基时钟(base clock)和更高频率时钟之间的选择，其中更高频率时钟是从基于锁相环路(PLL)的倍频器产生的。这通常如图3所示。如图所示，根据本发明，基时钟信号CLOCK-IN(如同CLOCK_1)提供给时钟切换和同步电路302。CLOCK-IN还提供给PLL倍频器300，它将CLOCK-IN的频率倍增以产生时钟信号CLOCK_2，它具有比CLOCK_1的频率高的频率。第二时钟信号CLOCK_2还提供给时钟切换和同步电路302。Select线用来在CLOCK_1或CLOCK_2之间进行选择作为CLOCK_OUT上的输出。例如，当Select是高态时，CLOCK_1作为CLOCK_OUT输出(即，绕过PLL倍频器300)。而当Select是低态时，CLOCK_2作为CLOCK_OUT输出。

时钟选择电路302还有nReset、StopCK和CLOCK_VALID作为控制输入。控制输入nReset是有效低态输入，它复位时钟选择电路302。StopCK输入用来停止CLOCK_OUT输出上的时钟。当StopCK是高态时，CLOCK_OUT被停止。在PLL没有实现锁定期间，CLOCK-VALID输入用来阻止切换到PLL时钟，CLOCK_2。当PLL实现锁计时，CLOCK-VALID变成高态，允许切换到CLOCK_2。

图4a示出根据本发明原理的时钟选择电路400，它特别适用于基时钟和基于锁相环路(PLL)的倍频器产生的更高频率时钟之间的选择。选择电路400通常包括启用逻辑404、由CLOCK_1计时的同步逻辑408、由CLOCK_2计时的同步406和输出逻辑402。

启用逻辑404根据输入信号nReset、Select、StopCK和CLOCK-VALID以及时钟选择的当前状态产生内部选择信号SEL1和SEL2，其中时钟选择的当前状态即是否输出CLOCK_1和是否输出CLOCK_2。内部选择信号SEL1输入到同步逻辑408，同时内部选择信号SEL2输入到同步逻辑406。根据内部选择信号SEL1，同步逻辑408产生与CLOCK_1同步的内部启用信号EN1。类似地，根据内部选择信号SEL2，同步逻辑406产生与CLOCK_2同步的内部启用信号EN2。除了CLOCK_1和CLOCK_2，内部启用信号EN1和EN2也输入到输出逻辑402。启用信号EN1和EN2的状态决定哪个时钟由输出逻辑402输出，CLOCK_1或CLOCK_2。启用信号EN1和EN2还分别通过变换器412和414被反馈回启用逻辑404。

如图所示，启用逻辑404包括AND门电路424、428和432，变换器420，NOR门电路430和OR门电路422。OR门电路218的输出是SEL1。OR门电路218的一个输入是变换器420的输出，它具有nReset信号作为其输入。OR门电路的另一个输入是AND门电路424的输出。AND门电路424接收Select信号、经由变换器412的EN2和经由变换器426的AND门电路428的输出，作为输入。AND门电路428接收nReset信号和StopCK信号作为输入。AND门电路432的输出。AND门电路432具有CLOCK-VALID信号、经由变换器416的EN1和NOR门电路430的输出作为输入。NOR门电路430接收Select信号和AND门电路428的输出作为输入。

与图2a的实施例类似，同步逻辑408优选包括多个级联的触发器，诸如D触发器。每个触发器都由有关输入时钟计时，即CLOCK_1，在输入时钟的负沿上作为变换器434的结果。此外，每个触发器具有连接到EN2的其复位输入。级联的第一个触发器接收SEL1作为其输入。同步逻辑408还包括OR门电路以促进nReset的复位功能。变换器420的输出是OR门电路434的一个输入。级联的最后一个触发器的输出是OR门电路434的另一个输入。OR门电路434的输出是EN1。类似地，同步逻辑406优选包括多个级联的触发器，诸如D触发器。每个触发器由有关输入时钟计时，即CLOCK_2，在输入时钟的负沿上作为变换器438的结果。此外，每个触发器具有连接到EN1的其复位输入。级联的第一个触发器接收SEL2作为其输入而级联的最后一个触发器的输出是EN2。

如以上结合图2a的实施例所述的，采用多个触发器而非单个触发器降低了亚稳情况的可能性。

优选将EN1和EN2应用到所示的触发器的相对一套的复位输入上，以使相对的一套触发器处于复位状态，如以下将描述的。这确保当一个内部启用信号是高态时，相对的内部启用信号是低态。

输出逻辑402包括OR门电路440，它有连接到AND门电路442的输出的一个输入以及连接到第二AND门电路446的输出的另一个输入。AND门电路442有连接到CLOCK_1的一个输入和连接到EN1的另一个输入。同样地，AND门电路446具有连接到CLOCK_2的一个输入和连接到EN2的另一个输入。OR门电路440的输出用作CLOCK_OUT。

将结合图4b中的时序图描述用于CLOCK_1和CLOCK_2之间选择的选择电路400的操作，且这从CLOCK_OUT上输出CLOCK_1开始。此外，将对于有效高态逻辑进行选择电路400的操作的讨论，而同时使用有效低态逻辑也在本发明的精神范围内。

应注意，选择电路400提供相对于所选时钟异步地改变输入的能力。这是因为，在变成完全在输出上操作之前，对任何输入的改变经过同步触发器406和408。

在CLOCK_OUT上输出CLOCK_1的情况中，Select和nReset是高态，同时StopCK是低态。这导致内部选择信号SEL1是高态，而SEL2是低态。从而，内部启用信号EN1是高态，它将同步触发器406保持在复位状态，确保内部启用信号EN2被保持在低态。因为EN1是高态而EN2是低态，从输出逻辑402输出CLOCK_1。

当选择在CLOCK_OUT上输出CLOCK_2时，Select切换成低态，这使得SEL1切换成低态。只要CLOCK-VALID是高态，指示PLL锁定，则把Select切换成低态将导致SEL2变成高态。这样，EN1仍旧将触发器406保持在复位状态，阻止SEL2传递到EN2。

但是，因为EN2是低态，触发器408不再保持在复位状态。因此，SEL1通过触发器408传递。触发器408由CLOCK_1的负沿计时。这导致EN1通过在CLOCK_1的下降沿后而在上升沿前变成低态来同步地禁用CLOCK_OUT上的CLOCK_1输出。CLOCK_OUT上CLOCK_1的这种同步禁用阻止了假信号输出。

内部启用信号EN1变成低态将触发器406从复位状态移开。因此，SEL2通过触发器406传递。触发器406由CLOCK2的负沿计时。这导致EN2通过在CLOCK_2的下降沿后而在上升沿前变成高态来同步地启用CLOCK_OUT上的CLOCK_2输出。CLOCK_OUT上CLOCK_2的这种同步启用阻止了假信号输出。此外，内部启用信号EN2变成高态使得触发器408进入复位状态，这将使EN1保持在低态。

如前所述，选择电路的操作还取决于输入CLOCK-VALID、nReset和StopCK。CLOCK-VALID是表示时钟输入CLOCK_2是良好的或有效的并表示可以进行切换的信号。在本实施例中，当PLL没有实现锁计时，CLOCK_2不是有效的，CLOCK-VALID是低态，使得SEL2处于低态。这会阻止CLOCK_2的输出，即使在Select是低态的情况中。因此，当PLL不是锁定的时(即当CLOCK_2不是有效的时)，CLOCK-VALID阻止切换到CLOCK_2。对CLOCK_1，或被切换的任何其它时钟，可以存在类似的信号。

StopCK停止CLOCK_OUT上的输出且nReset将选择电路400置于复位状态中。当StopCK变成高态时，SEL1和SEL2两者都变成低态，从而使得EN1和EN2两者处于低态，这停止了CLOCK_OUT上的输出，如图4c所述。当nReset变成低态时，EN1和SEL1都被迫使到高态，由此迫使EN2和SEL2变成低态。这导致在CLOCK_OUT上输出CLOCK_1。

如本技术领域内熟练的技术人员显而易见的，内部启用信号，EN1和EN2不应用到触发器的复位输入上的设置是可能的。这在图4d和4e中示出。如图所示，图4d的实施例与图4a的实施例相同，除了内部启用信号，EN1和EN2，没有连接到相对触发器的复位输入。

在图4e的实施例中，EN1和EN2没有连接到相对触发器的复位。但在这个实施例中，nReset经由变换器404连接到触发器408的设定输入。同样，nReset经由变换器450连接到触发器406的复位输入。除去OR门电路434和422，其中AND门电路424的输出作为SEL1直接连到触发器408的第一个触发器。在这个实施例中，由于设定输入，nReset变成低态使得EN1变成高态，同时由于复位输入EN2变成低态。

为控制信号(即Select、StopCK和StopClockout)设计了本发明的另一个实施例，它们与所选时钟同步改变。例如，当时钟选择电路用于计时发出控制信号的处理器时，这便产生，如图5a所示。处理器501由根据本发明原理设计的时钟选择电路500的CLOCK_OUT信号计时。时钟选择电路500的某些控制输入，即Select和nReset，由处理器501提供到选择电路500。产生StopCK作为来自处理器501、外部逻辑503和系统逻辑505的输出组合。因为CLOCK_OUT计时处理器501，Select、nReset和StopCK与选为CLOCK_OUT上输出的任一时钟(CLOCK_1或CLOCK_2)同步改变。

如图5b所示，选择电路500通常包括启用逻辑502、由CLOCK_1计时的同步逻辑504、由CLOCK_2计时的同步逻辑506、输出逻辑508和电源控制逻辑510。

启用逻辑502根据输入信号nReset、Select和StopCK产生内部选择信号SEL1和SEL2。内部选择信号SEL1输入到同步逻辑504，同时内部选择信号SEL2输入到同步逻辑506。同步逻辑504根据内部选择信号SEL1产生与CLOCK_1同步的内部启用信号EN1。同样，同步逻辑506根据内部选择信号SEL2产生与CLOCK_2同步的内部启用信号EN2。除了CLOCK_1、CLOCK_2和StopClockout之外，内部启用信号EN1和EN2也输入到输出逻辑502。启用信号EN1和EN2的状态决定哪个时钟由输出逻辑502输出，CLOCK_1或CLOCK_2。除了CLOCK_1和CLOCK_2，启用信号EN1和EN2也输入到电源控制逻辑510。如以下更完整描述的，电源控制逻辑510根据EN1和EN2的状态控制同步逻辑504和506的计时。

如图所示，启用逻辑502包括OR门电路512、522和520，变换器516、NAND门电路514，以及AND门电路518。NAND门电路514的输出是SEL1。NAND门电路514的一个输入是Select信号。NAND门电路518的另一个输入是变换器420的输出，它具有AND门电路518的输出作为其输入。AND门电路518接收nReset信号和StopCK信号作为输入。OR门电路520的输出是SEL2。OR门电路520接收Select信号和AND门电路428的输出作为输入。

信号nReset还提供给OR门电路512的一个输入。OR门电路512的另一个输入是NAND门电路514的输出，即SEL1。OR门电路512的输出提供给电源控制逻辑510和同步逻辑504以便启用nReset的功能。同样，信号nReset提供给OR门电路522的一个输入。OR门电路522的另一个输入是OR门电路514的输出，即SEL2。OR门电路522的输出还提供给电源控制逻辑510，以便启用nReset的功能。

同步逻辑504优选包括多个级联的触发器，诸如D触发器。每个触发器由有关输入时钟计时，即CLOCK_1，在输入时钟的正沿上。级联的第一个触发器接收SEL1作为输入。此外，SEL1被应用到每个触发器的设定输入上。同步逻辑504还包括AND门电路524和OR门电路526。级联的最末触发器具有连接到AND门电路526的输出，门电路526的另一个输入是OR门电路512的输出。AND门电路526的输出被输入到OR门电路524。OR门电路524的另一个输入是SEL1。OR门电路524的输出是EN1。

同样，同步逻辑506优选包括多个级联的触发器，诸如D触发器。每个触发器由有关输入时钟计时，即CLOCK_2，在输入时钟的正沿上。级联的第一个触发器接收SEL2作为输入。此外，SEL2被应用到每个触发器的设定输入上。同步逻辑506还包括AND门电路530和OR门电路528。级联的最末触发器具有连接到AND门电路530的输出，门电路530的另一个输入是OR门电路522的输出。AND门电路530的输出被输入到OR门电路528。OR门电路524的另一个输入是SEL2。OR门电路528的输出是EN2。

应注意，与其它实施例类似，使用多个触发器而非单个触发器降低了亚稳情况的可能性，但使用单个触发器也是可以的。

输出逻辑508包括AND门电路548，其中一个输入连接到OR门电路544的输出而另一个输入连接到第二OR门电路546的输出。OR门电路544具有连接到CLOCK_1的一个输入和连接到EN1的另一个输入。同样，OR门电路546具有连接到CLOCK_2的一个输入和连接到EN2的另一个输入。AND门电路548的输出被输入到OR门电路550。OR门电路550的另一个输入是信号StopClockout。OR门电路550的输出用作CLOCK_OUT。

电源控制电路510包括NAND门电路532，AND门电路536和538，以及OR门电路540和542。NAND门电路532接收EN1和EN2作为输入。NAND门电路532的输出被输入到AND门电路536。AND门电路536还接收OR门电路512的输出作为输入。AND门电路536的输出是OR门电路540的一个输入。OR门电路540的另一个输入是CLOCK_1。触发器的每个时钟输入接收OR门电路540的输出。NAND门电路532的输出也被输入到AND门电路538。AND门电路538还接收OR门电路522的输出作为输入。AND门电路538的输出是到OR门电路542的一个输入。OR门电路540的另一个输入是CLOCK_1。触发器的每个时钟输入都接收OR门电路542的输出。

将结合附图5c的时序图进行用于CLOCK_1和CLOCK_2之间选择的选择电路500的操作的讨论，这是从CLOCK_OUT上输出CLOCK_1开始的。

在CLOCK_OUT上输出CLOCK_1的情况中，Select和nReset是高态，同时StopCK和StopClockout是低态。这导致内部选择信号SEL1是低态，同时SEL2是高态。因此，内部启用信号EN1是低态，同时启用信号EN2是高态。因为EN1是低态而EN2是高态，在输出逻辑508的CLOCK_OUT上输出CLOCK_1。

如前所述，除了CLOCK_1和CLOCK_2启用信号EN1和EN2也被输入到电源控制逻辑510。电源控制逻辑510根据EN1和EN2的状态控制同步逻辑504和506的计时以便减少选择电路500的电源使用。因此，当为输出而启用时钟时，电源控制逻辑510阻止同步逻辑504和506的计时，同时在时钟之间切换期间或复位时，电源控制逻辑510允许同步逻辑504和506的计时。这样，输出CLOCK_1时电源控制逻辑510阻止同步逻辑504和506的计时。

当选择CLOCK_2在CLOCK_OUT上输出时，Select被切换成低态。将Select切换成低态导致SEL2变成低态，同时SEL1和EN1变成高态。因为Select信号与当前选择的时钟同步，当改变Select时，可以禁用CLOCK_OUT上CLOCK_1的输出。这样，因为Select与当前选择的时钟同步，Select改变时禁用CLOCK_1将禁用与其自身同步的CLOCK_1。但CLOCK_OUT上CLOCK_2的启用必须仍旧与CLOCK_2同步以阻止假信号输出。因此，同步逻辑506将EN2保持在高态。

当EN1和EN2两者是高态(指示时钟的切换)时，电源控制电路510允许同步逻辑504和506的计时。因此，SEL2通过同步逻辑506进行传递。同步逻辑506由CLOCK_1的正沿计时。这导致EN1通过在CLOCK_2的上升沿后而在下降沿前变成低态来同步地启用CLOCK_OUT上的CLOCK_2输出。CLOCK_OUT上CLOCK_2的这种同步启用阻止了假信号输出。此外，EN2变成高态使得电源控制逻辑510阻止同步逻辑504和506的计时。

如前所述，选择电路500的操作还取决于输入nReset，StopCK和StopClockout。信号nReset将选择电路500置于复位状态。在逻辑的初始化期间，nReset是低态且Select是高态。这迫使AND门电路514的输出是低态而OR门电路520的输出是高态。同样，OR门电路512的输出是低态。OR门电路520的输出设定触发器同步逻辑506，同时OR门电路512的输出迫使CLOCK_1计时同步逻辑504，它将在几个时钟沿之后被初始化(即，SEL1将通过触发器进行传递)。

当StopClockout变成高态，CLOCK_OUT将变成高态，有效地阻止CLOCK_OUT上CLOCK_1或CLOCK_2的输出，如图5c所示。StopClockout通常由通过选择电路500计时的处理器使用以便进入下电模式，在下电模式中它不被计时。但当处理器进入下电模式时，必须有一种方式来唤醒处理器。因此，使用仍旧接收时钟信号并可以唤醒处理器的次级电路。从而，次级电路可以仍旧接收时钟信号，较佳地，当StopClockout是高态时时钟信号IO_CK仍从选择电路500处可得。这样，当StopClockout是高态时，CLOCK_OUT保持高态，而IO_CK继续用作时钟信号。

StopCK完全停止选择电路500的输出，包括IO_CK。如图5e所示，当CLOCK_OUT上输出CLOCK_2时，EN1是高态而EN2是低态。当StopCK变成高态时，EN1变成高态。这导致CLOCK_OUT和IO_CK保持高态。同样，如图5f所示，当在CLOCK_OUT上输出CLOCK_1时，EN2是高态而EN1是低态。当StopCK变成高态时，EN2变成高态。这同样导致CLOCK_OUT和IO_CK保持高态。

虽然参考几个较佳实施例示出和描述了本发明，但可以在形式上和细节上进行各种修改、省略和添加而不背离本发明的精神和范围。

Claims

1.一种时钟选择电路，其特征在于，所述电路在多个可能的时钟间切换，从现有时钟到新频率时钟进行的切换与现有和新频率时钟同步进行，所述时钟选择电路包括：

第一时钟输入，用来接收现有时钟作为输入；

新频率时钟输入，用来接收新频率时钟；

第一同步逻辑，与第一时钟相关联以启用/禁用现有时钟的输出；

第二同步逻辑，与新频率时钟相关联以启用/禁用新频率时钟的输出；以及

所述第一同步逻辑和所述第二同步逻辑协力以与现有时钟同步地禁用现有时钟的输出和与新频率时钟同步地启用新频率时钟的输出。

2.如权利要求1所述的时钟选择电路，其特征在于，

所述第一同步逻辑包括：

第一套一个或多个级联的触发器，每个所述触发器由现有时钟信号计时；以及

所述第二同步逻辑包括：

第二套一个或多个级联的触发器，每个所述触发器由第二时钟信号计时。

3.如权利要求2所述的时钟选择电路，其特征在于，还包括：

电源控制逻辑，用来控制第一套和第二套触发器的计时，从而除非禁用第一时钟且启用新时钟，否则第一套和第二套触发器不被计时。

4.如权利要求1所述的时钟选择电路，其特征在于，所述时钟选择电路进一步包括一逻辑，当新时钟不是有效的时，所述逻辑响应于时钟有效输入来阻止第二同步逻辑启用新时钟。

5.如权利要求1所述的时钟选择电路，其特征在于，所述时钟选择电路响应于复位输入将所述时钟选择电路置于已知状态中，而不管其它输入的状态。

6.如权利要求1所述的时钟选择电路，其特征在于，所述现有时钟是基频时钟而新频率时钟由基频时钟上工作的PLL倍频器产生。

7.如权利要求1所述的时钟选择电路，其特征在于，所述时钟选择电路响应于停止输入来停止所有时钟输出。

8.一种用于输出从多个输入时钟中选择的输入时钟信号的时钟选择电路，其特征在于，包括：

启用逻辑，它响应于时钟选择输入为每个输入时钟产生关联选择信号，每个选择信号指示是否选择输出其相关联的输入时钟；

同步逻辑，对于每个选择信号，所述同步逻辑响应于选择信号而与所述选择信号的关联输入时钟同步地产生一启用信号，所述启用信号指示是否将输出所述选择信号的关联时钟；以及

输出逻辑，它响应于所述启用信号来输出所选择的输入时钟。

9.如权利要求8所述的时钟选择电路，其特征在于，用于每个选择信号的所述同步逻辑包括一个或多个级联的触发器，每个所述触发器由选择信号的关联时钟计时，第一个触发器接收所述选择信号作为输入。

10.如权利要求9所述的时钟选择电路，其特征在于，所述启用信号是最后一个触发器的输出。

11.如权利要求9所述的时钟选择电路，其特征在于，进一步包括：

电源控制逻辑，它响应于启用信号来控制触发器的计时。

12.如权利要求8所述的时钟选择电路，其特征在于，在产生所述选择信号时，所述启用逻辑另外响应所述启用信号。

13.如权利要求8所述的时钟选择电路，其特征在于，所述时钟选择电路进一步包括一逻辑，当所选输入时钟不是有效的时，所述逻辑响应于时钟有效输入来阻止所选输入时钟的启用。

14.如权利要求8所述的时钟选择电路，其特征在于，所述时钟选择电路响应于复位输入来将时钟选择电路置于已知状态中，而不管其它输入的状态。

15.如权利要求8所述的时钟选择电路，其特征在于，多个输入时钟中的至少一个由PLL倍频器产生。

16.如权利要求8所述的时钟选择电路，其特征在于，所述时钟选择电路响应于停止输入来停止所有的时钟输出。

17.一种用于从与输出耦合的第一时钟信号切换到与所述输出耦合的第二时钟信号的时钟选择电路，其特征在于，所述电路包括：

启用逻辑，它响应于时钟选择信号来产生指示第一时钟将从输出上去耦的第一选择信号，以及指示所述第二时钟信号将耦合到所述输出的第二选择信号；

第一同步逻辑，它响应于所述第一选择信号来与所述第一时钟同步地产生第一启用信号，所述第一启用信号指示所述第一时钟将从所述输出上去耦；

第二同步逻辑，它响应于所述第二选择信号来与所述第二时钟同步地产生第二启用信号，所述第二启用信号指示所述第二时钟信号将耦合到所述输出；

输出逻辑，它响应于所述第一启用信号将所述第一时钟信号从所述输出上去耦并响应于所述第二启用信号将所述第二时钟信号耦合到所述输出上；以及

其中在产生所述第二启用信号之前产生所述第一启用信号。

18.如权利要求17所述的时钟选择电路，其特征在于，在产生所述第一和第二选择信号时，所述启用逻辑另外响应于所述第一和第二启用信号。

19.如权利要求17所述的时钟选择电路，其特征在于，所述第一同步逻辑包括：

第一套一个或多个级联的触发器，每个所述触发器由所述第一时钟信号计时，所述第一套的第一触发器接收所述第一选择信号；以及

第二套一个或多个级联的触发器，每个所述触发器由所述第二时钟信号计时，所述第一套的第一触发器接收所述第二选择信号。

20.如权利要求19所述的时钟选择电路，其特征在于，进一步包括：

电源控制逻辑，它响应于所述第一和第二启用信号来控制所述第一和第二套触发器的计时，从而所述第一和第二套的触发器不被计时。

21.如权利要求17所述的时钟选择电路，其特征在于，所述时钟选择电路进一步包括逻辑，当第二时钟不是有效的时，所述逻辑响应于时钟有效输入来阻止所述第二启用信号的产生。

22.如权利要求17所述的时钟选择电路，其特征在于，所述时钟选择电路响应于复位输入将所述时钟选择电路置于已知状态中，而不管其它输入的状态。

23.如权利要求17所述的时钟选择电路，其特征在于，至少一个所述第二时钟由PLL倍频器产生。

24.如权利要求17所述的时钟选择电路，其特征在于，所述时钟选择电路响应于停止输入来停止所有时钟输出。

25.一种从与时钟选择电路的输出耦合的第一时钟信号切换到与所述时钟选择电路的输出耦合的第二时钟信号的方法，其特征在于，所述方法包括：

接收指示，以便从输出所述第一时钟信号切换到所述第二时钟信号；

与所述第一时钟同步地从输出上去除所述第一时钟；以及

与所述第二时钟信号同步地将所述第二时钟信号耦合到所述输出。