CN103135494A

CN103135494A - Plc中的高速计数器模块中的输入电路

Info

Publication number: CN103135494A
Application number: CN2012104886597A
Authority: CN
Inventors: 金锡渊
Original assignee: LS Industrial Systems Co Ltd
Current assignee: LS Electric Co Ltd
Priority date: 2011-11-25
Filing date: 2012-11-26
Publication date: 2013-06-05
Anticipated expiration: 2032-11-26
Also published as: US8705687B2; EP2597540B1; ES2744931T3; KR20130058349A; CN103135494B; US20130142302A1; KR101728559B1; EP2597540A2; EP2597540A3

Abstract

本公开提供了一种用于PLC的高速计数器模块中的输入电路，所述输入电路被配置为使得多种类型的脉冲信号被改变为单一类型的脉冲信号并且传输至MPU，从而检查输入脉冲的类型或省略检查加计数/减计数的操作以增加中断处理速度。

Description

PLC中的高速计数器模块中的输入电路

技术领域

本公开涉及一种输入电路，特别涉及一种被配置为用于高速计数器模块中的输入电路，该高速计数器模块为可编程逻辑控制器（PLC）的扩展模块之一。

背景技术

在此背景技术部分中所公开的信息仅仅用于增强对于本公开的一般背景技术的理解，而不应被认为是承认或任何形式的暗示此信息构成对于本领域的技术人员来说是已知的现有技术。

通常，可编程逻辑控制器（PLC）的高速计数器模块用于对脉冲发生器或编码器的快速脉冲信号进行计数，并且由用于执行在工业场所了解电动机旋转的操作所必须的PLC的扩展模块来定义。

高速计数器模块使用高速脉冲以提高脉冲计数功能的准确性，并且常规的高速计数器模块使用微处理器单元（MPU）来通过中断对各种输入信号进行计数。然而，使用中断的MPU具有的缺点在于在对高速脉冲计数时需要许多的条件。

图1为示出了依据现有技术的PLC的高速计数器模块的脉冲输入方法的示意图，以及图2为示出了图1的脉冲输入模块的计数方法的示意图，其中图2a示出了1相/2输入/1倍模式，图2b示出了2相/4倍模式，以及图2c示出了顺时针方向（CW）/逆时针方向（CCW）计数模式。

参见图1和图2，编码器100通常输出1相脉冲或2相脉冲，并且PLC的MPU 200通过中断来接收脉冲的上升沿或下降沿以对脉冲计数。MPU 200通常通过1相/2输入/1倍模式、1相/2输入/2倍模式、2相/1倍模式、2相/2倍模式、2相/4倍模式或CW/CCW模式来对脉冲计数，其中计数的类型以及加计数/减计数的状态被检查以执行加计数/减计数操作。在常规的计数方法中，上升沿/下降沿被检测并且所有的计数操作必须在检测下一边沿之前完成。

在图2a中的A相（1相/2输入/1倍模式）为待计数的脉冲，并且B相为加计数/减计数状态。图2b（2相/4倍模式）示出了A相与B相相比较的状态，并且如果A相的相位在前，则进行加计数，而如果A相的相位在后，则进行减计数。图2c（CW/CCW）示出了A相的输入被加计数而B相的输入被减计数的状态。

如上文所提到的，MPU 200检测连接到脉冲输入的中断的上升沿/下降沿以处理中断的服务程序。

图3a和图3b为示出了在2相/4倍模式下的常规MPU的中断处理程序的流程图，其中图3a示出了A相中断程序而图3b示出了B相中断程序。

在A相和B相中断处理程序开始的情况下（S301，S311），首先检查倍增模式（S302，S312）。如上文所阐述的，该倍增模式包括1相/2输入/1倍模式、1相/2输入/2倍模式、2相/1倍模式、2相/2倍模式、2相/4倍模式以及CW/CCW模式，其中用于每个模式的对加计数和减计数进行分类的方法是不同的，并且在倍增模式不是2相/4倍模式的情况下执行其他模式（S304，S314）。

在倍增模式为2相/4倍模式（S303，S313）的情况下，当A相不同于B相时，A相中断程序（图3a）执行加计数，并且在A相与B相相同时执行减计数（S305，S307），或者B相中断程序执行加计数/减计数（S315至S317）。以相同的方式，在2相/1倍模式与2相/2倍模式中对加计数/减计数进行分类。在加计数/减计数之后，检查上溢/下溢（S308，S318）并且最后执行附加功能（S309，S319）。

图4为示出了在1相/2输入/1倍模式下的常规MPU的中断处理程序的流程图。

在中断处理程序开始的情况下（S401），首先检查倍增模式（S402）。在1相/2输入/1倍模式的情况下（S403），加计数/减计数通过B相电平分类。1相/2输入/2倍模式也以同样的方式分类。就是说，当B相为低的情况下（S405），在A相的上升沿执行加计数（S406，S407），并且在B相为高的情况下（S405），在A相的下降沿执行减计数（S408，S409）。当B相在A相的上升沿为高以及当B相在A相的下降沿为低时，不执行加计数/减计数。

如上文所提及的，依据现有技术的用于PLC的高速计数器模块为这样的：在脉冲输入期间首先对操作模式分类，并且在掌握加计数/减计数的状态之后执行计数操作。存在不同的输入模式以及响应于每个模式的操作沿的不同处理。处理程序必须至少在输入下一脉冲之前完全结束。除了高速计数之外，MPU 200还必须执行其他的功能，从而中断程序计数脉冲需要被最大化地缩短。

图5为示出了在2相/4倍模式下MPU的中断处理程序期间所遇到的问题的示意图，其中问题发生在当输入脉冲的频率增加时，在中断程序处理之前输入下一脉冲。如以上所提到的，在中断周期等于或小于中断程序处理时间的情况下，MPU 200的缺点在于仅执行高速计数，或者由于忽略了输入脉冲而执行错误操作。

发明内容

本部分提供本公开的总体概括，并且不是本公开全部范围或者其所有特征的全面公开。

本公开示例性方案旨在从实质上解决至少一个前述的问题和/或缺陷并且至少提供下文中的优点。

因此，本公开的方案提供一种用于PLC的高速计数器模块中的输入电路，其被配置为使得多种类型的脉冲信号被改变为单一类型的脉冲信号并且传输至MPU，从而检查输入脉冲的模式或省略检查加计数/减计数的操作以增加中断处理速度。

然而，应该强调的是，本公开不局限于如上文所阐述的特定公开。应当理解的是，本领域的技术人员可以理解其他未在此处提及的技术主题。

在本公开的一个总方案中，提供了一种用于PLC的高速计数器模块中的输入电路，其被配置为将脉冲输入至MPU，所述输入电路包括：第一多谐振荡器，其通过检测第一接点输入的上升沿/下降沿来生成脉冲；第二多谐振荡器，其通过检测第二接点输入的上升沿/下降沿来生成脉冲；第一缓冲器，其以3-状态输出所述第一多谐振荡器的输出；第二缓冲器，其以3-状态输出所述第二多谐振荡器的输出；第一多路复用器(MUX)，其输出第一接点输入和第二接点输入的异或信号和异或信号的反向信号两者中的任意一个；第二MUX，其输出所述第一MUX的输出和所述第二接点输入两者中的任意一个；以及第一开关，其输出所述第一缓冲器和第二缓冲器的输出作为第一相输入或第二相输入。

在某些示例性的实施例中，所述第一接点输入和第二接点输入为如下模式中的任意一个信号：1相/2输入/1倍模式、1相/2输入/2倍模式、2相/1倍模式、2相/2倍模式、2相/4倍模式以及CW/CCW模式。

在某些示例性的实施例中，所述输入电路可还包括第二开关，其通过接收低信号和高信号进行切换。

在某些示例性的实施例中，所述第二开关可接收所述第二接点输入作为选择信号，并且接收“在1相/1倍下的低信号”作为控制信号。

在某些示例性的实施例中，所述第一多谐振荡器可接收所述第二开关的输出作为控制信号。

在某些示例性的实施例中，所述第一多谐振荡器和第二多谐振荡器可从MPU接收控制信号。

在某些示例性的实施例中，所述第一缓冲器可接收第一输出和第二输出的或（逻辑和）作为控制信号，其中所述第一输出可以是第二接点输入和“在2相/1倍下的高信号”的与（逻辑积）并且所述第二输出可以是所述第一多谐振荡器的反向输出。

在某些示例性的实施例中，所述第二缓冲器可接收所述第二多谐振荡器的反向输出作为控制信号。

在某些示例性的实施例中，所述第一MUX可接收所述第一多谐振荡器的输出作为控制信号。

在某些示例性的实施例中，所述第二MUX可接收“在1相输入时的低信号”作为控制信号。

在某些示例性的实施例中，所述第一开关可接收所述第二MUX的输出作为选择信号。

依据本公开的用于PLC的高速计数器模块中的输入电路所具有的有益效果在于，输入信号被简化成CW/CCW模式以免于检查倍增模式以及固件的中断程序中的加计数/减计数状态的要求，从而能够提高中断处理速度。

另一有益效果在于，考虑到小尺寸的PLC还必须执行除了高速计数功能之外的其他功能，通过本公开的脉冲信号的中断处理速度的提升，小尺寸的PLC能够在执行其他的功能方面显著地减少。

本公开的其他的示例性方案、优点以及显著特征将通过下文的详细描述对于本领域的普通技术人员来说变得更加显而易见，结合附加的附图，下文的详细描述公开了本发明的示例性实施例。

本方面的上述以及其他特征将在下文中进行讨论。

附图说明

现在将结合在附图中示出的特定示例性实施例而对本公开的上述以及其他特征进行详细描述，这些附图在下文中仅以图示的方式给出，因此不作为对本发明的限定，其中：

图1为示出了依据现有技术的PLC的高速计数器模块的脉冲输入方法的示意图；

图2为示出了图1的脉冲输入模块的计数方法的示意图；

图3a和图3b为示出了在2相/4倍模式下常规MPU的中断处理程序的流程图；

图4为示出了在1相/2输入/1倍模式下常规MPU的中断处理程序的流程图；

图5为示出了在2相/4倍模式下MPU的中断处理程序期间遇到的问题的示意图；

图6为示出了依据本公开的示例性实施例的用于PLC的高速计数器模块中的输入电路的结构框图；

图7a为示出了依据本公开的示例性实施例的在1相/2输入/1倍的倍增模式下图6的电路操作的结构框图；

图7b为依据本公开的示例性实施例的图7a的每个点的正时图；

图8a为示出了依据本公开的示例性实施例的在1相/2输入/2倍的倍增模式下图6的电路操作的结构框图；

图8b为依据本公开的示例性实施例的图8a的每个点的正时图；

图9a为示出了依据本公开的示例性实施例的在2相/1倍的倍增模式下图6的电路操作的结构框图；

图9b为依据本公开的示例性实施例的图9a的每个点的正时图；

图10a为示出了依据本公开的示例性实施例的在2相/2倍的倍增模式下图6的电路操作的结构框图；

图10b为依据本公开的示例性实施例的图10a的每个点的正时图；

图11a为示出了依据本公开的示例性实施例的在2相/4倍的倍增模式下图6的电路操作的结构框图；

图11b为依据本公开的示例性实施例的图11a的每个点的正时图；

图12a为示出了依据本公开的示例性实施例的在CW/CCW模式下图6的电路操作的结构框图；以及

图12b为依据本公开的示例性实施例的图12a的每个点的正时图。

本公开的另外优点、目的以及特征将部分在随后的说明书中阐述，并且在对下文审查时对于本领域技术人员来说部分将变得显而易见或者可以从对本公开的实践中得知。本公开的目的以及其他优点可通过在书面的说明书和其权利要求书以及附图中所特别指出的结构而实现和得到。

应该理解的是，本公开的前述概括说明以及下文的详细说明是示例性的和阐释性的，并且旨在提供对如要求保护的本公开的进一步解释。

具体实施方式

在描述本公开时，对于本领域所已知的构造和过程的详细说明可被省略，以避免因关于这些已知的构造和功能的不必要细节而模糊本领域技术人员对于本发明的理解。因此，在说明书和权利要求书中使用的特殊术语和词汇的意义不应当限于文字上的或一般使用的意义，而是应当依据用户或操作者的意图和惯例用法而进行解释或不同。因此，特殊术语和词汇的定义应当基于整个说明书的内容。

词尾“模块”、“单元”、“设备”以及“部件（part）”可以被用于元件以便于本公开。可不给予词尾本身重要的意义或功用，应当理解的是，“模块”、“单元”、以及“部件”可以一起或交替使用。就是说，说明书中描述的术语“者（-er）”、“器（-or）”、“部件”以及“模块”意指用于处理至少一个功能和操作的单元并且能够通过硬件组件或者软件组件以及其组合而实现。

如在此所使用的，“示例性”仅意图表示举例的意思，而不表示最好的意思。还应当了解的是，为了简洁和易于理解的目的，在此所描述的特征、层和/或元件图示有相对于彼此的具体尺寸和/或方向，而实际的尺寸和/或方向可与所图示的基本上不同。就是说，在附图中，为了清晰起见可以扩大或者缩小层、区域和/或其他元件的尺寸和相对尺寸。在全文中相似的附图标记表示相似的元件并且将省略彼此相同的说明。

应理解的是，尽管术语“第一”、“第二”等在此处被使用以描述不同元件，但是这些元件不应当被这些术语所限定。这些术语仅仅用于使一个元件区分于另一个元件。例如，第一区域/层可以被表示为第二区域/层，并且类似的，第二区域/层可以被表示为第一区域/层，不会偏离本公开的教导。

在此所使用的术语，仅仅用于描述具体实施例的目的，而并非旨在限制总体的发明构想。如在此所使用的，单数形式的“一（a）”、“一（an）”和“这个（the）”意图也包括复数形式，除非上下文另外明确地指出。

MPU执行加计数是这样的：在CW/CCW模式下A相输入执行加计数而B相输入执行减计数，由此省略对加计数/减计数进行分类的程序从而与其他倍增模式相比简化了操作。本公开注意到此优点以将多种倍增模式改变为CW/CCW模式。

在下文中，本公开的示例性实施例将结合附图进行详细描述。

此处，图6为示出了依据本公开的示例性实施例的用于PLC的高速计数器模块中的输入电路的结构框图。

本公开省略了直接将常规输入脉冲传输至MPU 200的方法，而是使用包括多谐振荡器的数字电路将常规输入脉冲转变成容易计数的CW/CCW模式的脉冲并且将该输入脉冲传输至MPU（未示出）。

在图6中，A接点输入和B接点输入为在通过本公开的输入电路进行数字转换之前的信号，而A相输入和B相输入为在通过本公开的输入电路进行数字转换之后的信号。

在本公开中，不同的输入信号在数字转换后都被转换成CW/CCW模式以提供给如图1所示的MPU，其中MPU能够在没有条件句的情况下执行加计数/减计数（加计数用于A相输入，减计数用于B相输入）以确保相对于常规系统的更快的任务转换。

参见图6，依据本公开的脉冲输入电路包括第一总线交换开关10、第一多谐振荡器20、第二多谐振荡器30、第一多路复用器（MUX）40、第二MUX50、第一3态缓冲器60、第二3态缓冲器70以及第二总线交换开关80。

第一总线交换开关10和第二总线交换开关80响应/En端的控制信号和S端的选择信号对两个输入进行切换并且输出切换后的信号。更具体来说，第一总线交换开关10和第二总线交换开关80可在A1端和A2端接收输入并且通过连接到B1端和B2端（A1→B1，A2→B2）或通过连接到B2端和B1端（A1→B2，A2→B1）而输出，其中第一和第二总线交换开关10、80的输入和输出如下表1所示：

【表1】

第一多谐振荡器20和第二多谐振荡器30用于通过检测输入信号的上升沿/下降沿来生成短脉冲，其中脉冲可优选设定在10ns至10ms或以上。可选择的，第一和第二多谐振荡器20、30可以响应输入至/Epos端和/Eneg端的控制信号而在所有的上升沿和下降沿生成脉冲，或仅在上升沿生成脉冲或仅在下降沿生成脉冲，其中第一和第二多谐振荡器20、30的输入和输出如下表2所示。

【表2】

2×1的第一MUX 40和第二MUX 50响应输入至SEL端的控制信号而选择两个输入中的一个输入并且输出这一个输入。2×1的第一和第二MUX 40、50的输入和输出在如下的表3中示出。

【表3】

第一3态缓冲器60与第二3态缓冲器70为具有三种输出状态的逻辑元件之一，其中低、高和HI-Z（高阻抗）通过输入至/En端的控制信号而被输出。

第一与第二3态缓冲器60、70的输入和输出在如下的表4中示出。

【表4】

控制信号(/En端)	输入	输出
			低	低	低
低	高	高
			高-		HI-Z

与此同时，除了上述提到的元件外，图6的脉冲输入电路还包括逻辑积（AND）门91、逻辑和（OR）门92、非门93以及异或（EX-OR）门94。

与门91的输入和输出在如下的表5中示出。

【表5】

或门92的输入和输出在如下的表6中示出。

【表6】

非门93的输入和输出在如下的表7中示出。

【表7】

输入	输出
		低	高
高	低

此外，异或门94为在互不相等时输出1的逻辑元件，其输入和输出在如下的表8中示出。

【表8】

因此描述的输入电路将所有类型的输入脉冲变换为CW/CCW模式。在CW/CCW模式中，A相输入意味着计数器加计数，而B相输入意味着计数器减计数，这样使得在图3a中，步骤S302至S306可以被省略，以及在图3b中，步骤S312至S315、S317可以被省略。

现在，将描述图6的输入电路的连接状态。

第一总线交换开关10使用输入至/En端和S端的控制信号和选择信号切换输入至A1端的高输入以及输入至A2端的低输入，并且输出它们。在1相/1倍模式的情况下，输入至第一总线交换开关10的/En端的控制信号为低信号，并且输入至S端的选择信号为B接点输入。因此，在1相/1倍模式的情况下，可响应第二接点输入的电平而对加计数/减计数进行不同地控制。

为了控制脉冲的生成条件，第一多谐振荡器20接收输入至连接到第一交换开关10的B1端的/Epos端以及输入至连接到B2端的/Eneg端的信号作为控制信号，以通过检测A接点输入的上升沿/下降沿来生成短脉冲。然而，尽管图6已经示出了输入至/Epos端和/Eneg端的控制信号为第一总线交换开关10的输出的示例，但是对于本领域的技术人员来说显而易见的是，控制信号可由MPU接收。

第二多谐振荡器30通过从MPU输入至/Epos端和/Eneg端的控制信号，通过检测B接点输入的上升沿/下降沿而生成短脉冲。

第一MUX 40通过输入至SEL端的控制信号而输出与A接点输入和B接点输入相关的异或门94的输出以及非门93的输出中的任意一个，非门93使用异或门94的输出作为输入。此外，第二MUX 50通过输入至SEL端的控制信号而输出第一MUX 40的输出以及B接点输入中的任意一个。输入至第一MUX 40的SEL端的控制信号为第一多谐振荡器20的输出，而输入至第二MUX 50的SEL端的控制信号为“1相输入情况下的低信号”。

使用第一多谐振荡器20的输出作为输入，第一3态缓冲器60通过输入至/En端的控制信号以3状态输出。输入至第一3态缓冲器60的/En端的控制信号为或门92的输出，其中或门92的输入为使用B接点输入以及“在2相1倍情况下的高信号”作为输入的与门91的输出以及来自第一多谐振荡器20的/Q端的输出（也即Q端的反相输出）。

第二3态缓冲器70接收第二多谐振荡器30的Q端的输出作为输入，并使用Q端的反相输出（/Q端的输出）作为/En端的控制信号以3状态输出。

第二总线交换开关80接收第一3态缓冲器60的输出以及第二3态缓冲器70的输出作为A1端的输入信号，并且使用第二MUX 50的输出作为输入至S端的选择信号，通过切换到B1或B2端而将其输出。

尽管电信号不能够使两个不同的输出作为一个信号，但是对于第一和第二3态缓冲器60、70来说，可以使两个输出作为单一信号，因为第一和第二3态缓冲器60、70在没有输出的情况下处于高阻抗状态，并且不存在第一和第二3态缓冲器60、70的两个输出被同时输出的情况。

由第二总线交换开关80的B1端输出的信号为本公开的输入电路的A相输入，而由第二交换开关80的B2端输出的信号为本公开的输入电路的B相输入。

图7a为示出了依据本公开的示例性实施例的在1相/2输入/1倍的倍增模式下图6的电路操作的结构框图，图7b为依据本公开的示例性实施例的图7a的每个点的正时图，其中以粗线表示的路线示出了信号被输入和输出的流向，并且在后面的附图中也应用了同样的表示。

输入至第一多谐振荡器20的/Eneg端的控制信号与B接点输入②相同，并且输入至/Epos端的控制信号与B接点输入反相，这样使得在B接点输入为低的情况下，当A接点输入处于上升沿时脉冲被输出，而在B接点输入为高的情况下，当A接点输入处于下降沿时脉冲被输出。

①的A接点输入通过经由第一多谐振荡器20被转换为③的脉冲。输入至第一3态缓冲器60的/En端的控制信号为第一多谐振荡器20的/Q端的输出，这样使得③的脉冲和⑨的脉冲相匹配。

输入至第二总线交换开关80的S端的选择信号为B接点输入，这样使得在B接点输入为低（⑧的脉冲为低）的情况下，⑨的脉冲被传输至A相输入，并且在B接点输入为高（⑧的脉冲为高）的情况下，⑨的脉冲被传输至B相输入。

因此，可以注意到的是，1相/2输入/1倍的条件被满足。

图8a为示出了依据本公开的示例性实施例的在1相/2输入/2倍的倍增模式下图6的电路操作的结构框图，以及图8b为依据本公开的示例性实施例的图8a的每个点的正时图。

参见图8a和图8b，在1相/2输入/2倍模式的情况下，必须对A接点输入的上升沿和下降沿均计数，使得第一多谐振荡器20自MPU（未示出）接收低作为控制输入，以通过生成A接点输入的上升沿和下降沿的脉冲来生成③的脉冲。

此时，输入至第一3态缓冲器60的/En端的控制信号为来自第一多谐振荡器20的/Q端的信号（即，从Q端输出的反相信号），使得第一3态缓冲器60的输出（⑨的脉冲）与③的脉冲相同。

第二总线交换开关80的控制信号为B接点输入，使得在B接点输入为低（⑧的脉冲为低）的情况下，⑨的脉冲被输出作为A相输入，并且在B接点输入为高（⑧的脉冲为高）的情况下，⑨的脉冲被输出作为B相输入。因此，可以注意到的是，1相/2输入/2倍模式的条件被满足。

图9a为示出了依据本公开的示例性实施例的在2相/1倍的倍增模式下图6的电路操作的结构框图，图9b为依据本公开的示例性实施例的图9a的每个点的正时图。

在2相/1倍模式的情况下，A接点输入与B接点输入之间的相位差被识别以使加计数与减计数分开。

第一多谐振荡器20生成上升沿和下降沿的脉冲以生成③的脉冲。在2相/1倍中，仅在B接点输入为低时才执行计数操作，使得输入至第一3态缓冲器60的/En端的控制信号为来自第一多谐振荡器20的/Q端的信号（即，从Q端输出的反相信号），使得与③的脉冲相同的⑨的脉冲被输出。

在至第一MUX 40的SEL端的输入为低的情况下，至I0端的输入被输出，而在至SEL端的输入为高的情况下，至I1端的输入被输出。至第一MUX40的SEL端的信号为第一多谐振荡器20的输出，使得在③的脉冲为低的情况下，A接点输入和B接点输入的异或（⑤的脉冲）被输出，而在③的脉冲为高的情况下，A接点输入和B接点输入的反相信号被输出。

第二MUX 50的控制信号被设置为高以生成与⑥的脉冲相同的⑧的脉冲。在⑧的脉冲为低的情况下，⑨的脉冲被输出作为A相输入，而在⑧的脉冲为高的情况下，⑨的脉冲被输出作为B相输入。因此，可以注意到的是，2相/1倍模式的条件被满足。

图10a为示出了依据本公开的示例性实施例的在2相/2倍的倍增模式下图6的电路操作的结构框图，图10b为依据本公开的示例性实施例的图10a的每个点的正时图。

在2相/2倍模式的情况下，A接点输入与B接点输入之间的相位差被识别以使加计数与减计数分开。

第一多谐振荡器20生成上升沿和下降沿的脉冲以生成③的脉冲。在2相/2倍模式下，在A接点输入的上升沿/下降沿执行计数操作，使得输入至第一3态缓冲器60的/En端的控制信号使用第一多谐振荡器20的输出，其中⑨的脉冲与③的脉冲相同。

在输入至SEL端的控制信号为低的情况下，第一MUX 40输出I0端的输入，在输入至SEL端的控制信号为高的情况下，第一MUX 40输出I1端的输入。输入至第一MUX 40的SEL端的控制信号为第一多谐振荡器20的输出，使得在③的脉冲为低的情况下，A接点输入和B接点输入的异或（⑤的脉冲）被输出，在③的脉冲为高的情况下，A接点输入和B接点输入的异或的反相信号被输出。

输入至第二MUX 50的SEL端的控制信号被设置为高以生成与⑥的脉冲相同的⑧的脉冲。在⑧的脉冲为低的情况下，⑨的脉冲被输出作为A相输入，在⑧的脉冲为高的情况下，⑨的脉冲被输出作为B相输入。因此，可以注意到的是，2相/2倍模式的条件被满足。

图11a为示出了依据本公开的示例性实施例的在2相/4倍的倍增模式下图6的电路操作的结构框图，图11b为依据本公开的示例性实施例的图11a的每个点的正时图。

在2相/4倍模式的情况下，在A接点输入和B接点输入的上升沿/下降沿执行计数操作，且两个输入信号之间的相位差使加计数与减计数分开。使第一和第二多谐振荡器20、30输出输入的上升沿和下降沿的脉冲以生成⑨的脉冲。

在输入至SEL端的控制信号为低的情况下，第一MUX 40输出至I0端的输入，在输入至SEL端的控制信号为高的情况下，第一MUX 40输出至I1端的输入。输入至第一MUX 40的SEL端的控制信号为第一多谐振荡器20的输出，使得在③的脉冲为低的情况下，A接点输入和B接点输入的异或（⑤的脉冲）被输出，在③的脉冲为高的情况下，A接点输入和B接点输入的异或的反相信号被输出。

输入至第二MUX 50的SEL端的控制信号被设置为高以生成与⑥的脉冲相同的⑧的脉冲。在⑧的脉冲为低的情况下，⑨的脉冲被输出作为A相输入，在⑧的脉冲为高的情况下，⑨的脉冲被输出作为B相输入。因此，可以注意到的是，2相/4倍模式的条件被满足。

图12a为示出了依据本公开的示例性实施例的在CW/CCW模式下图6的电路操作的结构框图，以及图12b为依据本公开的示例性实施例的图12a的每个点的正时图。

CW/CCW模式检测A接点输入和B接点输入的上升沿以执行计数操作。第一和第二多谐振荡器20、30通过生成输入的上升沿的脉冲来生成⑨的脉冲。

第二MUX 50的控制信号被设置为高以生成与⑥的脉冲相同的⑧的脉冲。在⑧的脉冲为低的情况下，⑨的脉冲被输出作为A相输入，在⑧的脉冲为高的情况下，⑨的脉冲被输出作为B相输入。因此，可以注意到的是，CW/CCW的条件被满足。

在用于PLC的高速计数器模块中的常规输入电路中，如果使用具有相对高倍的倍频的2相/4倍来对高频率的脉冲计数，则将增加固件负荷，并且这种负荷会对产品的可靠性和性能造成不利的影响。

本公开能够在CW/CCW模式下简化输入信号以省略在固件的中断程序以及加计数/减计数状态中检查倍增模式的要求，从而减少中断处理时间。

本公开允许在常规输入电路中用于中断处理的时间被用于处理其他的任务，从而提高产品性能并且对更高频率的脉冲计数。

然而，上述提及的依据本公开的用于PLC的高速计数器模块中的输入电路可以不同的形式实施，并且不应被解释为限于此处所阐述的实施例。因此，旨在本公开的实施例可覆盖本公开的修改和变型，只要它们落在附加的权利要求及其等同内容的范围内。

虽然特殊的特征或方案可以在有关的多个实施例中公开，但是如同所期望的那样，这些特征和方案可有选择地与其他实施例的一个以上其他特征和/或方案相组合。

Claims

1.一种用于可编程逻辑控制器的高速计数器模块中的输入电路，其被配置为将脉冲输入至微处理单元，所述输入电路包括：第一多谐振荡器，其通过检测第一接点输入的上升沿和下降沿来生成脉冲；第二多谐振荡器，其通过检测第二接点输入的上升沿和下降沿来生成脉冲；第一缓冲器，其以3状态输出所述第一多谐振荡器的输出；第二缓冲器，其以3状态输出所述第二多谐振荡器的输出；第一多路复用器，其输出第一接点输入和第二接点输入的异或信号和异或信号的反向信号两者中的任意一个；第二多路复用器，其输出所述第一多路复用器的输出和所述第二接点输入两者中的任意一个；以及第一开关，其输出所述第一缓冲器和第二缓冲器的输出作为第一相输入或第二相输入。

2.如权利要求1所述的输入电路，其中所述第一接点输入和第二接点输入为如下模式中的任意一个信号：1相/2输入/1倍模式、1相/2输入/2倍模式、2相/1倍模式、2相/2倍模式、2相/4倍模式以及顺时针方向/逆时针方向模式。

3.如权利要求1所述的输入电路，进一步包括第二开关，其通过接收低信号和高信号进行切换。

4.如权利要求3所述的输入电路，其中所述第二开关接收所述第二接点输入作为选择信号，并且接收“在1相/1倍下的低信号”作为控制信号。

5.如权利要求4所述的输入电路，其中所述第一多谐振荡器接收所述第二开关的输出作为控制信号。

6.如权利要求1所述的输入电路，其中所述第一多谐振荡器和第二多谐振荡器从微处理单元接收控制信号。

7.如权利要求1所述的输入电路，其中所述第一缓冲器接收第一输出和第二输出的或（逻辑和）作为控制信号，所述第一输出是所述第二接点输入和在“2相/1倍下的高信号”的与（逻辑积），并且所述第二输出是所述第一多谐振荡器的反向输出。

8.如权利要求1所述的输入电路，其中所述第二缓冲器接收所述第二多谐振荡器的反向输出作为控制信号。

9.如权利要求1所述的输入电路，其中所述第一多路复用器接收所述第一多谐振荡器的输出作为控制信号。

10.如权利要求1所述的输入电路，其中所述第二多路器接收“在1相输入时的低信号”作为控制信号。

11.如权利要求1所述的输入电路，其中所述第一开关接收所述第二多路复用器的输出作为选择信号。