CN105743464A - 时钟转换方法、装置、电路及集成电路 - Google Patents

Abstract

本发明提供了一种时钟转换方法、装置、电路及集成电路，该方法包括：接收时钟转换信号；检测与当前输出时钟对应的第一输入时钟的电位属性，并保持输出时钟的电位属性不变；检测与目标输出时钟对应的第二输入时钟的电位属性，当第二输入时钟的电位属性与输出时钟的电位属性相同时，输出第二输入时钟。通过本发明的实施，在接收到时钟转换信号后，并非直接进行输入时钟的切换，而是检测输入时钟的电位属性，以当前输出时钟的当前电位属性持续输出，在检测到目标输出时钟对应的输入时钟出现相同的电位属性时，进行输入时钟的切换，这样，输出时钟在切换过程中，电位属性不会发生变化，可有效消除时钟转换时产生的不必要的毛刺。

Description

时钟转换方法、装置、电路及集成电路

技术领域

本发明涉及集成电路领域，尤其涉及一种时钟转换方法、装置、电路及集成电路。

背景技术

随着市场上消费类电子产品的竞争越演越烈，人们对产品本身的要求也越来越高，希望产品能满足人们更多的需求，如广泛应用的可编程逻辑器件便集成了多种接口以满足信号的传输，提供多种运算算法满足了极高的自由度；在系统设计中，不同频率、不同相位的输入时钟之间的切换也是经常需要用到的功能，尤其在高速接口的应用中，时钟的频率越高，带来的功耗代价越大。

多路信号的电平转换需要过渡时间，可能会出现冒险现象，现有时钟切换电路采用门控方式实现，对两个异步输入时钟进行切换时，如果切换瞬间，第一输入时钟的上升沿与第二输入时钟的下降沿同时出现，则输出时钟会产生毛刺信号；同时，门控信号的翻转也会耦合到输出信号上，产生毛刺；时钟上的毛刺会使电路产生错误的状态，影响系统的功能及稳定性。

因此，本领域技术人员亟待提供一种时钟转换方法，以解决现有时钟转换电路在切换时会出现毛刺信号的问题。

发明内容

本发明提供了一种时钟转换方法、装置、电路及集成电路，以解决现有时钟转换电路在切换时会出现毛刺信号的问题。

本发明提供了一种时钟转换方法，其用于包括至少两个输入时钟、时钟转换装置、至少一个输出时钟的集成芯片，时钟转换方法包括：

时钟转换装置接收时钟转换信号；时钟转换信号用于控制将当前输出时钟转换为目标输出时钟，当前输出时钟及目标输出时钟属于至少两个输入时钟；

检测与当前输出时钟对应的第一输入时钟的电位属性，并保持输出时钟的电位属性不变；电位属性包括高电位1和低电位0；

检测与目标输出时钟对应的第二输入时钟的电位属性，当第二输入时钟的电位属性与输出时钟的电位属性相同时，输出第二输入时钟。

进一步的，还包括：时钟转换装置接收时钟选择信号，时钟选择信号用于选择一个输入时钟作为目标输出时钟，根据时钟选择信号从至少两个输入时钟中选择目标输出时钟，并输出。

进一步的，还包括：时钟转换装置接收非使能信号，非使能信号用于控制输出时钟以低电位0输出，根据非使能信号输出低电位0。

进一步的，在时钟转换装置接收时钟转换信号之后，还包括：检测工作模式，工作模式包括正常转换模式及去毛刺转换模式；若处于去毛刺转换模式，则检测当前输出时钟的电位属性，并保持输出时钟的电位属性不变，检测目标输出时钟的电位属性，当目标输出时钟的电位属性与当前输出时钟的电位属性相同时，输出目标输出时钟；若处于正常转换模式，则直接将当前输出时钟转换为目标输出时钟。

进一步的，检测第一输入时钟的电位属性，并保持输出时钟的电位属性不变,检测第二输入时钟的电位属性，当第二输入时钟的电位属性与输出时钟的电位属性相同时，输出第二输入时钟包括：检测第一输入时钟的时钟下降沿，若检测到第一输入时钟的时钟下降沿，则将输出时钟的状态跟随设置为低电位0,检测第二输入时钟的时钟下降沿，在检测到第二输入时钟的时钟下降沿后，将输出时钟切换为第二输入时钟；或者,检测第一输入时钟的时钟上升沿，若检测到第一输入时钟的时钟上升沿，则将输出时钟的状态跟随设置为高电位1,检测第二输入时钟的时钟上升沿，在检测到第二输入时钟的时钟上升沿后，将输出时钟切换为第二输入时钟；或者,检测第一输入时钟及第二输入时钟的电位属性；若第一输入时钟及第二输入时钟的电位属性相同,则将输出时钟切换为第二输入时钟；若第一输入时钟及第二输入时钟的电位属性不相同,将输出时钟的状态跟随设置为第一输入时钟的电位属性,在检测到第二输入时钟的电位属性翻转后，将输出时钟切换为第二输入时钟。

本发明提供了一种时钟转换装置，其用于包括至少两个输入时钟、至少一个输出时钟的集成芯片，时钟转换装置包括：

信号接收模块，用于接收时钟转换信号；时钟转换信号用于控制将当前输出时钟转换为目标输出时钟，当前输出时钟及目标输出时钟属于至少两个输入时钟；

第一检测模块，用于检测与当前输出时钟对应的第一输入时钟的电位属性，并保持输出时钟的电位属性不变；电位属性包括高电位1和低电位0；

第二检测模块，用于检测与目标输出时钟对应的第二输入时钟的电位属性，当第二输入时钟的电位属性与输出时钟的电位属性相同时，输出第二输入时钟。

进一步的，还包括：时钟选择模块，信号接收模块还用于接收时钟选择信号，时钟选择信号用于选择一个输入时钟作为目标输出时钟，时钟选择模块用于根据时钟选择信号从至少两个输入时钟中选择目标输出时钟，并输出。

进一步的，还包括：非使能模块，信号接收模块还用于接收非使能信号，非使能信号用于控制输出时钟以低电位0输出，非使能模块用于根据非使能信号输出低电位0。

进一步的，还包括模式检测模块，用于在时钟转换装置接收时钟转换信号之后，检测工作模式，工作模式包括正常转换模式及去毛刺转换模式；若处于去毛刺转换模式，则触发第一检测模块检测当前输出时钟的电位属性，并保持输出时钟的电位属性不变，触发第二检测模块检测目标输出时钟的电位属性，当目标输出时钟的电位属性与当前输出时钟的电位属性相同时，输出目标输出时钟；若处于正常转换模式，则触发第二检测模块直接将当前输出时钟转换为目标输出时钟。

进一步的，第一检测模块用于检测第一输入时钟的时钟下降沿，若检测到第一输入时钟的时钟下降沿，则将输出时钟的状态跟随设置为低电位0,第二检测模块用于检测第二输入时钟的时钟下降沿，在检测到第二输入时钟的时钟下降沿后，将输出时钟切换为第二输入时钟；或者,第一检测模块用于检测第一输入时钟的时钟上升沿，若检测到第一输入时钟的时钟上升沿，则将输出时钟的状态跟随设置为高电位1,第二检测模块用于检测第二输入时钟的时钟上升沿，在检测到第二输入时钟的时钟上升沿后，将输出时钟切换为第二输入时钟；或者,第一检测模块用于检测第一输入时钟的电位属性,第二检测模块用于检测第二输入时钟的电位属性；若第一输入时钟及第二输入时钟的电位属性相同,则第二检测模块用于将输出时钟切换为第二输入时钟；若第一输入时钟及第二输入时钟的电位属性不相同,第一检测模块用于将输出时钟的状态跟随设置为第一输入时钟的电位属性,第二检测模块用于在检测到第二输入时钟的电位属性翻转后，将输出时钟切换为第二输入时钟。

本发明提供了一种时钟转换电路，其用于包括至少两个输入时钟、至少一个输出时钟的集成芯片，时钟转换电路包括：

第一寄存器、第二寄存器、第一转换器、第二转换器、第三转换器、第四转换器、第五转换器、第六转换器、第七转换器，第一转换器与第二转换器串联，第三转换器与第四转换器串联，第五转换器与第六转换器的输出信号输出第七转换器，第七转换器输出目标输出时钟，

第一寄存器的输入端连接至少两个输入时钟及时钟转换信号，第一寄存器的输出端产生第一去控制信号，并输出至第二寄存器及第一转换器；当时钟转换信号翻转时，第一寄存器用于检测与当前输出时钟对应的第一输入时钟的电位属性，保持输出时钟的电位属性不变，并产生第一去控制信号，第一去控制信号用于触发第二寄存器及输出时钟的电位属性保持不变；时钟转换信号用于控制将当前输出时钟转换为目标输出时钟，当前输出时钟及目标输出时钟属于至少两个输入时钟，电位属性包括高电位1和低电位0；

第二寄存器的输入端连接至少两个输入时钟及第一去控制信号，第二寄存器的输出端产生第二去控制信号，并输出至第三转换器；当第一去控制信号翻转时，第二寄存器用于检测与目标输出时钟对应的第二输入时钟的电位属性，当第二输入时钟的电位属性与输出时钟的电位属性相同时，输出第二去控制信号，第二去控制信号用于控制输出第二输入时钟；

第一转换器及第三转换器同时连接第一去控制信号及第二去控制信号，第一转换器的输出信号连接第二转换器，第三转换器的输出信号连接第四转换器，第二转换器生成第一控制信号，第四转换器生成第二控制信号，第一控制信号及第二控制信号连接第五转换器，第五转换器的信号输出连接第七转换器。

进一步的，第二转换器及第四转换器还用于根据外界控制信号生成时钟选择信号，并输出至第五转换器，时钟选择信号用于选择一个输入时钟作为目标输出时钟，第五转换器根据时钟选择信号从至少两个输入时钟中选择目标输出时钟，通过第七转换器输出。

进一步的，第六转换器还用于根据外界控制信号生成非使能信号，并输出至第七转换器，非使能信号用于控制输出时钟以低电位0输出，第七转换器根据非使能信号输出低电位0。

进一步的，第二转换器及第四转换器根据外界控制信号确定工作模式，工作模式包括正常转换模式及去毛刺转换模式；若为去毛刺转换模式，则第二转换器根据第一转换器的输出信号生成第一控制信号、第四转换器根据第三转换器的输出信号生成第二控制信号；若为正常转换模式，则第二转换器及第四转换器直接输出低电位0信号至第五转换器。

进一步的，当时钟转换信号从低电位0转换为高电位1时，第一寄存器检测第一输入时钟的时钟下降沿，检测成功，更改第一去控制信号的电位属性；当时钟转换信号从高电位1转换为低电位0时，第一寄存器检测第二输入时钟的时钟下降沿，检测成功，更改第一去控制信号的电位属性；当第一去控制信号从低电位0转换为高电位1时，第二寄存器检测第二输入时钟的时钟下降沿，检测成功，更改第二去控制信号的电位属性；当第一去控制信号从高电位1转换为低电位0时，第二寄存器检测第一输入时钟的时钟下降沿，检测成功，更改第二去控制信号的电位属性；当第一控制信号及第二控制信号为00时，第五转换器输出第一输入时钟，第七转换器输出第一输入时钟；当第一控制信号及第二控制信号为10时，第五转换器输出第二输入时钟，第七转换器输出第二输入时钟；当第一控制信号及第二控制信号为01或11时，第七转换器输出低电位0。

本发明提供了一种集成芯片，其包括至少两个输入时钟、至少一个输出时钟，以及本发明提供的时钟转换装置和/或本发明提供的时钟转换电路。

本发明的有益效果：

本发明提供了一种时钟转换方法，在接收到时钟转换信号后，并非直接进行输入时钟的切换，而是检测输入时钟的电位属性，以当前输出时钟的当前电位属性持续输出，在检测到目标输出时钟对应的输入时钟出现相同的电位属性时，进行输入时钟的切换，这样，输出时钟在切换过程中，电位属性不会发生变化，进而也不会出现毛刺信号，解决了现有时钟转换电路在切换时会出现毛刺信号的问题，可有效消除时钟转换时产生的不必要的毛刺，保证电路功能的稳定性，并降低毛刺带来功耗的损失。进一步的，提供了四种工作模式，能满足硬件使用的便利性和多样性。

附图说明

图1为本发明第一实施例提供的时钟转换方法的流程图；

图2为本发明第二实施例提供的时钟转换装置的结构示意图；

图3为本发明第三实施例提供的时钟转换电路的电路示意图；

图4为本发明第四实施例提供的时钟转换电路的电路示意图；

图5为本发明第四实施例中时钟转换电路的信号示意图；

图6为本发明第四实施例中寄存器输出信号的波形图；

图7为本发明第四实施例中转换器的电路示意图；

图8为本发明第四实施例中转换器输出信号的波形图；

图9为本发明第四实施例中去毛刺转换模式时输出信号的波形图。

具体实施方式

现通过具体实施方式结合附图的方式对本发明做出进一步的诠释说明。

第一实施例：

图1为本发明第一实施例提供的时钟转换方法的流程图，由图1可知，在本实施例中，本发明提供的时钟转换方法包括：

S101：接收时钟转换信号；时钟转换信号用于控制将当前输出时钟转换为目标输出时钟，当前输出时钟及目标输出时钟属于至少两个输入时钟；

S102：检测与当前输出时钟对应的第一输入时钟的电位属性，并保持输出时钟的电位属性不变；电位属性包括高电位1和低电位0；

S103：检测与目标输出时钟对应的第二输入时钟的电位属性，当第二输入时钟的电位属性与输出时钟的电位属性相同时，输出第二输入时钟。

在一些实施例中，上述实施例中的方法还包括：时钟转换装置接收时钟选择信号，时钟选择信号用于选择一个输入时钟作为目标输出时钟，根据时钟选择信号从至少两个输入时钟中选择目标输出时钟，并输出。

在一些实施例中，上述实施例中的方法还包括：时钟转换装置接收非使能信号，非使能信号用于控制输出时钟以低电位0输出，根据非使能信号输出低电位0。

在一些实施例中，上述实施例中的方法在时钟转换装置接收时钟转换信号之后，还包括：检测工作模式，工作模式包括正常转换模式及去毛刺转换模式；若处于去毛刺转换模式，则检测当前输出时钟的电位属性，并保持输出时钟的电位属性不变，检测目标输出时钟的电位属性，当目标输出时钟的电位属性与当前输出时钟的电位属性相同时，输出目标输出时钟；若处于正常转换模式，则直接将当前输出时钟转换为目标输出时钟。

在一些实施例中，上述实施例中的检测第一输入时钟的电位属性，并保持输出时钟的电位属性不变,检测第二输入时钟的电位属性，当第二输入时钟的电位属性与输出时钟的电位属性相同时，输出第二输入时钟包括：检测第一输入时钟的时钟下降沿，若检测到第一输入时钟的时钟下降沿，则将输出时钟的状态跟随设置为低电位0,检测第二输入时钟的时钟下降沿，在检测到第二输入时钟的时钟下降沿后，将输出时钟切换为第二输入时钟；或者,检测第一输入时钟的时钟上升沿，若检测到第一输入时钟的时钟上升沿，则将输出时钟的状态跟随设置为高电位1,检测第二输入时钟的时钟上升沿，在检测到第二输入时钟的时钟上升沿后，将输出时钟切换为第二输入时钟；或者,检测第一输入时钟及第二输入时钟的电位属性；若第一输入时钟及第二输入时钟的电位属性相同,则将输出时钟切换为第二输入时钟；若第一输入时钟及第二输入时钟的电位属性不相同,将输出时钟的状态跟随设置为第一输入时钟的电位属性,在检测到第二输入时钟的电位属性翻转后，将输出时钟切换为第二输入时钟。

第二实施例：

图2为本发明第二实施例提供的时钟转换装置的结构示意图，由图2可知，在本实施例中，本发明提供的时钟转换装置2包括：

信号接收模块21，用于接收时钟转换信号；时钟转换信号用于控制将当前输出时钟转换为目标输出时钟，当前输出时钟及目标输出时钟属于至少两个输入时钟；

第一检测模块22，用于检测与当前输出时钟对应的第一输入时钟的电位属性，并保持输出时钟的电位属性不变；电位属性包括高电位1和低电位0；

第二检测模块23，用于检测与目标输出时钟对应的第二输入时钟的电位属性，当第二输入时钟的电位属性与输出时钟的电位属性相同时，输出第二输入时钟。

如图2所示，在一些实施例中，上述实施例中的时钟转换装置2还包括：时钟选择模块24，信号接收模块还用于接收时钟选择信号，时钟选择信号用于选择一个输入时钟作为目标输出时钟，时钟选择模块用于根据时钟选择信号从至少两个输入时钟中选择目标输出时钟，并输出。

如图2所示，在一些实施例中，上述实施例中的时钟转换装置2还包括：非使能模块25，信号接收模块还用于接收非使能信号，非使能信号用于控制输出时钟以低电位0输出，非使能模块用于根据非使能信号输出低电位0。

如图2所示，在一些实施例中，上述实施例中的时钟转换装置2还包括模式检测模块26，用于在时钟转换装置接收时钟转换信号之后，检测工作模式，工作模式包括正常转换模式及去毛刺转换模式；若处于去毛刺转换模式，则触发第一检测模块检测当前输出时钟的电位属性，并保持输出时钟的电位属性不变，触发第二检测模块检测目标输出时钟的电位属性，当目标输出时钟的电位属性与当前输出时钟的电位属性相同时，输出目标输出时钟；若处于正常转换模式，则触发第二检测模块直接将当前输出时钟转换为目标输出时钟。

在一些实施例中，上述实施例中的第一检测模块22用于检测第一输入时钟的时钟下降沿，若检测到第一输入时钟的时钟下降沿，则将输出时钟的状态跟随设置为低电位0,第二检测模块23用于检测第二输入时钟的时钟下降沿，在检测到第二输入时钟的时钟下降沿后，将输出时钟切换为第二输入时钟；或者,第一检测模块22用于检测第一输入时钟的时钟上升沿，若检测到第一输入时钟的时钟上升沿，则将输出时钟的状态跟随设置为高电位1,第二检测模块23用于检测第二输入时钟的时钟上升沿，在检测到第二输入时钟的时钟上升沿后，将输出时钟切换为第二输入时钟；或者,第一检测模块22用于检测第一输入时钟的电位属性,第二检测模块23用于检测第二输入时钟的电位属性；若第一输入时钟及第二输入时钟的电位属性相同,则第二检测模块23用于将输出时钟切换为第二输入时钟；若第一输入时钟及第二输入时钟的电位属性不相同,第一检测模块22用于将输出时钟的状态跟随设置为第一输入时钟的电位属性,第二检测模块23用于在检测到第二输入时钟的电位属性翻转后，将输出时钟切换为第二输入时钟。

第三实施例：

图3为本发明第三实施例提供的时钟转换电路的电路示意图，由图3可知，在本实施例中，本发明提供的时钟转换电路3包括：第一寄存器31M1、第二寄存器32M2、第一转换器33、第二转换器34、第三转换器35、第四转换器36、第五转换器37、第六转换器38、第七转换器39，第一转换器33与第二转换器34串联，第三转换器35与第四转换器36串联，第五转换器37与第六转换器38的输出信号输出第七转换器39，第七转换器39输出目标输出时钟；

第一寄存器31的输入端连接至少两个输入时钟及时钟转换信号，第一寄存器31的输出端产生第一去控制信号，并输出至第二寄存器32及第一转换器33；当时钟转换信号翻转时，第一寄存器31用于检测与当前输出时钟对应的第一输入时钟的电位属性，保持输出时钟的电位属性不变，并产生第一去控制信号，第一去控制信号用于触发第二寄存器32及输出时钟的电位属性保持不变；时钟转换信号用于控制将当前输出时钟转换为目标输出时钟，当前输出时钟及目标输出时钟属于至少两个输入时钟，电位属性包括高电位1和低电位0；

第二寄存器32的输入端连接至少两个输入时钟及第一去控制信号，第二寄存器32的输出端产生第二去控制信号，并输出至第三转换器35；当第一去控制信号翻转时，第二寄存器32用于检测与目标输出时钟对应的第二输入时钟的电位属性，当第二输入时钟的电位属性与输出时钟的电位属性相同时，输出第二去控制信号，第二去控制信号用于控制输出第二输入时钟；

第一转换器33及第三转换器35同时连接第一去控制信号及第二去控制信号，第一转换器33的输出信号连接第二转换器34，第三转换器35的输出信号连接第四转换器36，第二转换器34生成第一控制信号，第四转换器36生成第二控制信号，第一控制信号及第二控制信号连接第五转换器37，第五转换器37的信号输出连接第七转换器39。

在一些实施例中，上述实施例中的第二转换器34及第四转换器36还用于根据外界控制信号生成时钟选择信号，并输出至第五转换器37，时钟选择信号用于选择一个输入时钟作为目标输出时钟，第五转换器37根据时钟选择信号从至少两个输入时钟中选择目标输出时钟，通过第七转换器39输出。

在一些实施例中，上述实施例中的第六转换器38还用于根据外界控制信号生成非使能信号，并输出至第七转换器39，非使能信号用于控制输出时钟以低电位0输出，第七转换器39根据非使能信号输出低电位0。

在一些实施例中，上述实施例中的第二转换器34及第四转换器36根据外界控制信号确定工作模式，工作模式包括正常转换模式及去毛刺转换模式；若为去毛刺转换模式，则第二转换器34根据第一转换器33的输出信号生成第一控制信号、第四转换器36根据第三转换器35的输出信号生成第二控制信号；若为正常转换模式，则第二转换器34及第四转换器36直接输出低电位0信号至第五转换器37。

在一些实施例中，当时钟转换信号从低电位0转换为高电位1时，上述实施例中的第一寄存器31检测第一输入时钟的时钟下降沿，检测成功，更改第一去控制信号的电位属性；当时钟转换信号从高电位1转换为低电位0时，第一寄存器31检测第二输入时钟的时钟下降沿，检测成功，更改第一去控制信号的电位属性；当第一去控制信号从低电位0转换为高电位1时，第二寄存器32检测第二输入时钟的时钟下降沿，检测成功，更改第二去控制信号的电位属性；当第一去控制信号从高电位1转换为低电位0时，第二寄存器32检测第一输入时钟的时钟下降沿，检测成功，更改第二去控制信号的电位属性；当第一控制信号及第二控制信号为00时，第五转换器37输出第一输入时钟，第七转换器39输出第一输入时钟；当第一控制信号及第二控制信号为10时，第五转换器37输出第二输入时钟，第七转换器39输出第二输入时钟；当第一控制信号及第二控制信号为01或11时，第七转换器39输出低电位0。

对应的，本发明也提供了一种集成芯片，其包括至少两个输入时钟、至少一个输出时钟，以及本发明提供的时钟转换装置和/或本发明提供的时钟转换电路。

现结合具体应用场景对本发明做进一步的诠释说明。

第四实施例：

如图3、图4、图5所示，本实施例提供了具体的时钟转换电路，在本实施例中，输入时钟包括2个clka和clkb，输出时钟为clkout，时钟转换电路包括两个寄存器31和32，分别检测两个时钟的下降沿。时钟转换电路提供四种工作模式：正常转换模式、去毛刺转换模式、缓冲器模式及非选择模式，其中，

时钟转换电路在正常转换模式下，输出时钟根据门控信号sel判断，当sel从0转换到1，输出时钟clkout同步从clka转换到clkb，不做去毛刺处理。

时钟转换电路在去毛刺转换模式下，当门控信号sel发生切换，输出时钟需要从选择第一个输入时钟，转换到选择第二个输入时钟时，时钟检测模块20根据门控信号的电平进行判断，首先检测第一个输入时钟的下降沿，若检测到第一个下降沿，检测完毕，输出时钟的状态跟随第一个时钟的下降沿，被置为0，并不再跟随第一个时钟翻转，直到第二个时钟检测模块21检测到第二个时钟的下降沿为止。第一个时钟检测模块的有效检测结果sel_d_a传输到第二个时钟检测模块，第二个时钟检测模块开始检测第二个时钟的下降沿。当第二个时钟的第一个下降沿被检测，输出时钟将开始切换到第二个输入时钟。

时钟转换电路在缓冲器模式下，根据配置位sc_mode<2:0>的选择，010选择clka作为输出时钟，011选择clkb作为输出时钟，不受门控信号sel影响。与普通的缓冲器功能一样。

时钟转换电路在非使能模式下，sc_mode<2:0>＝100，ce＝1，输出时钟clkout＝0。

本发明提供四种工作模式，能满足用户硬件使用的便利性和多样性。

现结合具体的模式进行说明，下表1为配置模式的表格，不同信号对应不同的工作模式

表1

根据表1，通过配置位设置及门控信号的控制，能有效地实现去毛刺功能。具体描述如下：

在去毛刺转换模式中，需要侦测输入时钟的下降沿。

去毛刺转换模式，配置位sc_mode<2:0>＝000，如图4及图5，寄存器的输入信号包括复位信号rstn、输入时钟clk0_i、输入时钟clk1_i、门控信号sel。复位信号rstn对寄存器进行初始化。

复位完成后，假定sel初值等于低电位0时，传输门401、传输门402、与非门403、传输门404、反相器405、传输门406、传输门407、反相器408、与非门409、传输门410组成一个寄存器结构，传输门417为与非门413提供输入信号，防止信号浮空，采样时钟是clk1_i，输出恒等于0；当sel从低电位0翻转到高电位1时，传输门416、传输门415、与非门413、反相器412、传输门414、传输门411、传输门407、反相器408、与非门409、传输门410组成一个寄存器结构，传输门418为与非门403提供输入信号，防止信号浮空，采样时钟是clk0_i；sel转换完成后，clk0_i第一个上升沿未出现时，高电位1未被采样，寄存器输出仍等于低电位0；当clk0_i出现第一个上升沿，高电位1被采样，锁存在寄存器；当clk0_i出现第一个下降沿，锁存的高电位1使寄存器的输出sel_d等于高电位1。

复位完成后，假定sel初值等于高电位1时，传输门401，传输门416、传输门415、与非门413、反相器412、传输门414、传输门411、传输门407、反相器408、与非门409、传输门410组成一个寄存器结构，传输门418为与非门403提供输入信号,防止信号浮空，采样时钟是clk0_i，输出恒等于高电位1；当sel从高电位1翻转到低电位0时,传输门401、传输门402、与非门403、传输门404、反相器405、传输门406、传输门407、反相器408、与非门409、传输门410组成一个寄存器结构，传输门417为与非门413提供输入信号，防止信号浮空，采样时钟是clk1_i；sel转换完成后，clk1_i第一个上升沿未出现时，高电位1未被采样，寄存器输出仍等于高电位1；当clk1_i出现第一个上升沿，低电位0被采样，锁存在寄存器；当clk1_i出现第一个下降沿，锁存的低电位0使寄存器的输出sel_d等于低电位0。

如图3所示的两个串联的寄存器同时检测clka、clkb的下降沿，产生第一去控制信号sel_d_a和第二去控制信号sel_d_b。sel从低电位0翻转成高电位1时，寄存器31检测clka下降沿，sel从高电位1翻转成低电位0时，寄存器31检测clkb下降沿。第一去控制信号sel_d_a从低电位0翻转成高电位1时，寄存器32检测clkb下降沿。sel从高电位1翻转成低电位时，寄存器32检测clka下降沿，第一去控制信号sel_d_a与第二去控制信号sel_d_b与clka及clkb的波形图如图6所示，sel_d_a和sel_d_b连接到转换器33、转换器35。

如图3所示，转换器33-37为四路转换器，其电路结构如图7所示，转换器38-39为四路转换器，其电路结构与四路转换器相似，仅是删除2个输入端，不再赘述。

处于去毛刺转换模式时，控制信号sc_mode<0:1>＝00，转换器37输入信号第二控制信号selector<0>、第一控制信号selector<1>与sel_d_a、sel_d_b的关系，如波形图8所示。当selector<0>、selector<1>＝00时，转换器37输出等于clka。转换器38、转换器39为二路转换器，Sc_mode<2>＝0,所以clkout等于clka。当selector<0>、selector<1>＝10时，转换器37输出等于clka。转换器38、转换器39为二路转换器，sc_mode<2>＝0,所以clkout等于clkb。selector<0>、selector<1>＝01或11时，clkout＝0，波形如图9所示。

在正常转换模式中，不需要侦测输入时钟的下降沿。此时，sc_mode<1:0>＝01。转换器34的输出selector<1>等于0。转换器36的输出selector<0>等于0。所以当sel＝0，clkout等于clka。当sel＝1，clkout等于clkb。没有去毛刺功能。

若需要处于缓冲器模式，设置sc_mode<2:0>＝010,转换器34的输出selector<1>＝0、转换器36的输出selector<0>＝0。转换器37的输出等于clka。sc_mode<2>＝0,所以clkout等于clka。当sc_mode<2:0>＝011,转换器34的输出selector<1>＝0、转换器36的输出selector<0>＝1。转换器37的输出等于clkb。sc_mode<2>＝0,所以clkout等于clkb。

若需要处于非使能模式，设置sc_mode<2:0>＝100，ce＝1，sel＝0，输出时钟clkout等于clka。当ce从高电位1翻转到低电位0，clkout等于0，可以实现快速的非使能功能。当ce从低电位0翻转到高电位1，clkout恢复等于clka。sc_mode<2:0>＝100，ce＝1，sel＝1，输出时钟clkout等于clkb。当ce从高电位1翻转到低电位0，clkout等于0，实现快速的非使能功能。当ce从低电位0翻转到高电位1，clkout恢复等于clkb。

综上可知，通过本发明的实施，至少存在以下有益效果：

本发明提供了一种时钟转换方法，在接收到时钟转换信号后，并非直接进行输入时钟的切换，而是检测输入时钟的电位属性，以当前输出时钟的当前电位属性持续输出，在检测到目标输出时钟对应的输入时钟出现相同的电位属性时，进行输入时钟的切换，这样，输出时钟在切换过程中，电位属性不会发生变化，进而也不会出现毛刺信号，解决了现有时钟转换电路在切换时会出现毛刺信号的问题，可有效消除时钟转换时产生的不必要的毛刺，保证电路功能的稳定性，并降低毛刺带来功耗的损失。进一步的，提供了四种工作模式，能满足硬件使用的便利性和多样性。

以上仅是本发明的具体实施方式而已，并非对本发明做任何形式上的限制，凡是依据本发明的技术实质对以上实施方式所做的任意简单修改、等同变化、结合或修饰，均仍属于本发明技术方案的保护范围。

Claims (16)

1.一种时钟转换方法，其特征在于，用于包括至少两个输入时钟、时钟转换装置、至少一个输出时钟的集成芯片，所述时钟转换方法包括：

所述时钟转换装置接收时钟转换信号；所述时钟转换信号用于控制将当前输出时钟转换为目标输出时钟，所述当前输出时钟及所述目标输出时钟属于所述至少两个输入时钟；

检测与所述当前输出时钟对应的第一输入时钟的电位属性，并保持输出时钟的电位属性不变；所述电位属性包括高电位1和低电位0；

检测与所述目标输出时钟对应的第二输入时钟的电位属性，当所述第二输入时钟的电位属性与所述输出时钟的电位属性相同时，输出所述第二输入时钟。

2.如权利要求1所述的时钟转换方法，其特征在于，还包括：所述时钟转换装置接收时钟选择信号，所述时钟选择信号用于选择一个输入时钟作为所述目标输出时钟，根据所述时钟选择信号从所述至少两个输入时钟中选择所述目标输出时钟，并输出。

3.如权利要求1所述的时钟转换方法，其特征在于，还包括：所述时钟转换装置接收非使能信号，所述非使能信号用于控制输出时钟以低电位0输出，根据所述非使能信号输出低电位0。

4.如权利要求1所述的时钟转换方法，其特征在于，在所述时钟转换装置接收时钟转换信号之后，还包括：检测工作模式，所述工作模式包括正常转换模式及去毛刺转换模式；若处于去毛刺转换模式，则检测所述当前输出时钟的电位属性，并保持输出时钟的电位属性不变，检测所述目标输出时钟的电位属性，当所述目标输出时钟的电位属性与所述当前输出时钟的电位属性相同时，输出所述目标输出时钟；若处于正常转换模式，则直接将所述当前输出时钟转换为所述目标输出时钟。

5.如权利要求1至4任一项所述的时钟转换方法，其特征在于，所述检测第一输入时钟的电位属性，并保持输出时钟的电位属性不变,检测第二输入时钟的电位属性，当所述第二输入时钟的电位属性与所述输出时钟的电位属性相同时，输出所述第二输入时钟包括：

检测所述第一输入时钟的时钟下降沿，若检测到所述第一输入时钟的时钟下降沿，则将输出时钟的状态跟随设置为低电位0,检测所述第二输入时钟的时钟下降沿，在检测到所述第二输入时钟的时钟下降沿后，将输出时钟切换为所述第二输入时钟；或者,

检测所述第一输入时钟的时钟上升沿，若检测到所述第一输入时钟的时钟上升沿，则将输出时钟的状态跟随设置为高电位1,检测所述第二输入时钟的时钟上升沿，在检测到所述第二输入时钟的时钟上升沿后，将输出时钟切换为所述第二输入时钟；或者,

检测所述第一输入时钟及所述第二输入时钟的电位属性；若所述第一输入时钟及所述第二输入时钟的电位属性相同,则将输出时钟切换为所述第二输入时钟；若所述第一输入时钟及所述第二输入时钟的电位属性不相同,将输出时钟的状态跟随设置为所述第一输入时钟的电位属性,在检测到所述第二输入时钟的电位属性翻转后，将输出时钟切换为所述第二输入时钟。

6.一种时钟转换装置，其特征在于，用于包括至少两个输入时钟、至少一个输出时钟的集成芯片，所述时钟转换装置包括：

信号接收模块，用于接收时钟转换信号；所述时钟转换信号用于控制将当前输出时钟转换为目标输出时钟，所述当前输出时钟及所述目标输出时钟属于所述至少两个输入时钟；

第一检测模块，用于检测与所述当前输出时钟对应的第一输入时钟的电位属性，并保持输出时钟的电位属性不变；所述电位属性包括高电位1和低电位0；

第二检测模块，用于检测与所述目标输出时钟对应的第二输入时钟的电位属性，当所述第二输入时钟的电位属性与所述输出时钟的电位属性相同时，输出所述第二输入时钟。

7.如权利要求6所述的时钟转换装置，其特征在于，还包括：时钟选择模块，所述信号接收模块还用于接收时钟选择信号，所述时钟选择信号用于选择一个输入时钟作为所述目标输出时钟，所述时钟选择模块用于根据所述时钟选择信号从所述至少两个输入时钟中选择所述目标输出时钟，并输出。

8.如权利要求6所述的时钟转换装置，其特征在于，还包括：非使能模块，所述信号接收模块还用于接收非使能信号，所述非使能信号用于控制输出时钟以低电位0输出，所述非使能模块用于根据所述非使能信号输出低电位0。

9.如权利要求6所述的时钟转换装置，其特征在于，还包括模式检测模块，用于在所述时钟转换装置接收时钟转换信号之后，检测工作模式，所述工作模式包括正常转换模式及去毛刺转换模式；若处于去毛刺转换模式，则触发所述第一检测模块检测所述当前输出时钟的电位属性，并保持输出时钟的电位属性不变，触发所述第二检测模块检测所述目标输出时钟的电位属性，当所述目标输出时钟的电位属性与所述当前输出时钟的电位属性相同时，输出所述目标输出时钟；若处于正常转换模式，则触发所述第二检测模块直接将所述当前输出时钟转换为所述目标输出时钟。

10.如权利要求6至9任一项所述的时钟转换装置，其特征在于，

所述第一检测模块用于检测所述第一输入时钟的时钟下降沿，若检测到所述第一输入时钟的时钟下降沿，则将输出时钟的状态跟随设置为低电位0,所述第二检测模块用于检测所述第二输入时钟的时钟下降沿，在检测到所述第二输入时钟的时钟下降沿后，将输出时钟切换为所述第二输入时钟；或者,

所述第一检测模块用于检测所述第一输入时钟的时钟上升沿，若检测到所述第一输入时钟的时钟上升沿，则将输出时钟的状态跟随设置为高电位1,所述第二检测模块用于检测所述第二输入时钟的时钟上升沿，在检测到所述第二输入时钟的时钟上升沿后，将输出时钟切换为所述第二输入时钟；或者,

所述第一检测模块用于检测所述第一输入时钟的电位属性,所述第二检测模块用于检测第二输入时钟的电位属性；若所述第一输入时钟及所述第二输入时钟的电位属性相同,则所述第二检测模块用于将输出时钟切换为所述第二输入时钟；若所述第一输入时钟及所述第二输入时钟的电位属性不相同,所述第一检测模块用于将输出时钟的状态跟随设置为所述第一输入时钟的电位属性,所述第二检测模块用于在检测到所述第二输入时钟的电位属性翻转后，将输出时钟切换为所述第二输入时钟。

11.一种时钟转换电路，其特征在于，用于包括至少两个输入时钟、至少一个输出时钟的集成芯片，所述时钟转换电路包括：

第一寄存器、第二寄存器、第一转换器、第二转换器、第三转换器、第四转换器、第五转换器、第六转换器、第七转换器，第一转换器与第二转换器串联，第三转换器与第四转换器串联，第五转换器与第六转换器的输出信号输出第七转换器，第七转换器输出目标输出时钟；

所述第一寄存器的输入端连接所述至少两个输入时钟及时钟转换信号，所述第一寄存器的输出端产生第一去控制信号，并输出至所述第二寄存器及所述第一转换器；当所述时钟转换信号翻转时，所述第一寄存器用于检测与所述当前输出时钟对应的第一输入时钟的电位属性，保持输出时钟的电位属性不变，并产生所述第一去控制信号，所述第一去控制信号用于触发所述第二寄存器及输出时钟的电位属性保持不变；所述时钟转换信号用于控制将当前输出时钟转换为目标输出时钟，所述当前输出时钟及所述目标输出时钟属于所述至少两个输入时钟，所述电位属性包括高电位1和低电位0；

所述第二寄存器的输入端连接所述至少两个输入时钟及所述第一去控制信号，所述第二寄存器的输出端产生第二去控制信号，并输出至第三转换器；当所述第一去控制信号翻转时，所述第二寄存器用于检测与所述目标输出时钟对应的第二输入时钟的电位属性，当所述第二输入时钟的电位属性与所述输出时钟的电位属性相同时，输出所述第二去控制信号，所述第二去控制信号用于控制输出所述第二输入时钟；

所述第一转换器及所述第三转换器同时连接所述第一去控制信号及所述第二去控制信号，所述第一转换器的输出信号连接所述第二转换器，所述第三转换器的输出信号连接所述第四转换器，所述第二转换器生成第一控制信号，所述第四转换器生成第二控制信号，所述第一控制信号及所述第二控制信号连接所述第五转换器，所述第五转换器的信号输出连接所述第七转换器。

12.如权利要求11所述的时钟转换电路，其特征在于，所述第二转换器及所述第四转换器还用于根据外界控制信号生成时钟选择信号，并输出至所述第五转换器，所述时钟选择信号用于选择一个输入时钟作为所述目标输出时钟，所述第五转换器根据所述时钟选择信号从所述至少两个输入时钟中选择所述目标输出时钟，通过所述第七转换器输出。

13.如权利要求11所述的时钟转换电路，其特征在于，所述第六转换器还用于根据外界控制信号生成非使能信号，并输出至所述第七转换器，所述非使能信号用于控制输出时钟以低电位0输出，所述第七转换器根据所述非使能信号输出低电位0。

14.如权利要求11所述的时钟转换电路，其特征在于，所述第二转换器及所述第四转换器根据外界控制信号确定工作模式，所述工作模式包括正常转换模式及去毛刺转换模式；若为去毛刺转换模式，则所述第二转换器根据所述第一转换器的输出信号生成所述第一控制信号、所述第四转换器根据所述第三转换器的输出信号生成所述第二控制信号；若为正常转换模式，则所述第二转换器及所述第四转换器直接输出低电位0信号至所述第五转换器。

15.如权利要求11至14任一项所述的时钟转换电路，其特征在于，当所述时钟转换信号从低电位0转换为高电位1时，所述第一寄存器检测所述第一输入时钟的时钟下降沿，检测成功，更改所述第一去控制信号的电位属性；当时钟转换信号从高电位1转换为低电位0时，所述第一寄存器检测所述第二输入时钟的时钟下降沿，检测成功，更改所述第一去控制信号的电位属性；当所述第一去控制信号从低电位0转换为高电位1时，所述第二寄存器检测所述第二输入时钟的时钟下降沿，检测成功，更改所述第二去控制信号的电位属性；当所述第一去控制信号从高电位1转换为低电位0时，所述第二寄存器检测所述第一输入时钟的时钟下降沿，检测成功，更改所述第二去控制信号的电位属性；当所述第一控制信号及所述第二控制信号为00时，所述第五转换器输出第一输入时钟，所述第七转换器输出第一输入时钟；当所述第一控制信号及所述第二控制信号为10时，所述第五转换器输出第二输入时钟，所述第七转换器输出第二输入时钟；当所述第一控制信号及所述第二控制信号为01或11时，所述第七转换器输出低电位0。

16.一种集成芯片，其特征在于，包括至少两个输入时钟、至少一个输出时钟，以及如所述权利要求6至10任一项所述的时钟转换装置和/或如所述权利要求11至15任一项所述的时钟转换电路。