KR20100082834A - 클록 전달 케이퍼빌리티를 갖는 클록 회로 및 방법 - Google Patents

클록 전달 케이퍼빌리티를 갖는 클록 회로 및 방법 Download PDF

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KR20100082834A
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스리니바사 알. 보마레디
유데이 파드마나브한
사미르 제이. 소니
코이치 이. 노무라
니콜라스 에프. 정글스
비벡 반
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프리스케일 세미컨덕터, 인크.
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Abstract

소스 클록, 목적지 클록, 및 전이 클록으로부터 선택되는 출력 클록을 제공하도록 구성되는 멀티플렉서(20)를 포함하는 장치(10)가 제공된다. 상기 장치는 소스 클록 및 목적지 클록 사이의 위상차를 계산하도록 구성되는 위상차 계산 모듈(22) 및 복수의 클록들을 발생시키도록 구성되는 클록 발생 모듈(12)을 더 포함한다. 상기 장치는 상기 복수의 클록들 중 하나를 전이 클록으로서 선택하도록 구성되는 클록 선택 모듈(14) 및 (1) 상기 소스 클록 및 목적지 클록 사이의 위상차를 기반으로 하여 상기 복수의 클록들 중 하나를 전이 클록으로서 선택하기 위한 신호를 상기 클록 선택 모듈에 제공하고, (2) 상기 소스 클록, 상기 목적지 클록 또는 상기 전이 클록 중 하나를 출력 클록으로서 제공하도록 하는 신호를 멀티플렉서에 제공하도록 구성되는 제어 회로(16)를 더 포함한다.

Description

클록 전달 케이퍼빌리티를 갖는 클록 회로 및 방법{CLOCK CIRCUIT WITH CLOCK TRANSFER CAPABILITY AND METHOD}
본 명세서는 일반적으로 시스템에 의한 사용을 위한 클록 회로(clock circuit)들에 관한 것이며, 더 구체적으로는, 시스템에 의한 사용을 위해 하나의 클록으로부터 또 다른 클록으로 스위칭(switching)할 수 있는 클록 회로에 관한 것이다.
특히 배터리(battery)를 사용하는 시스템들에서, 전력 보존은 중요한 관심사이다. 이동 전화들의 경우에, 통신은 무선 주파수(Radio Frequency: RF) 통신을 사용하는 무선이다. 효율적인 통신을 위하여, 면밀히 제어되는 클록이 필요한데, 이는 위상 동기 루프(Phase Locked Loop: PLL)를 필요로 한다. PLL들은 일반적으로 상당한 전력을 필요로 한다. 한편, 이동 전화가 면밀히 제어되는 클록을 필요로 하지 않아서 PLL을 필요로 하지 않는 다른 기능들을 가지는 것이 통상적이다. 따라서, 전력을 절약하는 기술은 면밀히 제어되는 클록을 필요할 때에만 사용하고, 다른 동작들에 대해 또 다른 클록을 사용하는 것이다. 그러나, 클록들 사이의 스위칭은 전이(transition) 동안 시스템에 대해 글리치(glitch)들 또는 갑작스러운 위상 변화들과 같은 문제들을 발생시킬 수 있다.
전이에 기인하여 발생할 수 있는 문제들을 회피하거나 감소시키는 클록 전이가 필요하다.
본 발명의 목적은 클록 전이에 기인하여 발생하는 글리치 또는 갑작스러운 위상 변화를 회피하거나 감소시키는 것이다.
본 발명에 따르면, 소스 클록, 목적지 클록, 및 전이 클록으로부터 선택되는 출력 클록을 제공하도록 구성되는 멀티플렉서로서, 상기 전이 클록이 상기 출력 클록을 상기 소스 클록으로부터 상기 목적지 클록으로 스위칭하는 동안 상기 출력 클록으로서 제공되는, 상기 멀티플렉서; 상기 소스 클록 및 상기 목적지 클록 사이의 위상차를 계산하도록 구성되는 위상차 계산 모듈; 복수의 클록들을 발생시키도록 구성되는 클록 발생 모듈로서, 상기 복수의 클록들 각각이 상기 복수의 클록들 중 또 다른 클록과 상이한 위상을 가지는, 상기 클록 발생 모듈; 상기 복수의 클록들 중 하나를 상기 전이 클록으로서 선택하도록 구성되는 클록 선택 모듈; 및 클록 스위칭 신호를 수신하도록 구성되고, 상기 소스 클록 및 상기 목적지 클록 사이의 위상차를 기반으로 하여 상기 복수의 클록들 중 하나를 상기 전이 클록으로서 선택하기 위한 신호를 상기 클록 선택 모듈에 제공하고 상기 소스 클록, 상기 목적지 클록, 또는 상기 전이 클록 중 하나를 상기 출력 클록으로서 제공하도록 하는 신호를 상기 멀티플렉서에 제공하도록 구성되는 제어 회로를 포함하는, 장치가 제공된다.
본 발명에 의하면, 클록 전이에 기인하여 발생하는 글리치 또는 갑작스러운 위상 변화가 회피되거나 감소된다.
도 1은 하나의 실시예에 따른 클록 전이 회로의 블록도.
도 2는 도 1의 클록 전이 회로의 동작을 이해하는데 있어서 유용한 타이밍도(timing diagram).
도 3은 도 1의 클록 전이 회로의 동작을 이해하는데 있어서 유용한 또 다른 타이밍도.
본 발명은 유사한 요소들에는 동일한 참조번호들이 병기되어 있는 첨부 도면들에 의해 예로서 설명되고, 상기 첨부 도면들에 의해 제한되지 않는다. 도면들 내의 요소들은 간소화 및 명확화를 위해 도시되며, 반드시 크기대로 도시되어 있지는 않다.
클록 전이 회로는 소스 클록(source clock)으로부터의 클록 출력을 제공하는 것으로부터 목적지 클록(destination clock)으로부터의 클록 출력으로 스위칭한다. 전이 이전의 시간에 클록 출력과 동일한 소스 클록, 및 목적지 클록 사이에 위상차가 검출된다. 전이는 상기 클록 출력 및 목적지 클록 사이의 위상차를 증분적으로 감소시키는 인터림 클록(interim clock)을 제공함으로써 발생한다. 각각의 클록 사이클(clock cycle) 또는 소정 수의 클록 사이클들 동안, 위상차는 증분량 만큼 감소된다. 각각의 추가적인 클록 사이클 또는 소정 수의 클록 사이클들 동안, 위상차는 또 다른 증분량 만큼 감소된다. 위상차가 충분히 감소되거나 제거될 때까지 상기 프로세스가 계속되고 나서, 인터림 클록 대신 목적지 클록이 사용된다.
본원에 사용된 바와 같은, 용어 "버스(bus)"는 데이터(data), 어드레스(address)들, 제어, 또는 상태와 같은 하나 이상의 다양한 유형들의 정보를 전달하는데 사용될 수 있는 복수의 신호들 또는 컨덕터(conductor)들을 칭하는데 사용된다. 본원에 논의된 바와 같은 컨덕터들은 단일 컨덕터, 복수의 컨덕터들, 단방향성 컨덕터들, 또는 양방향성 컨덕터들인 것과 관련하여 도시 또는 설명될 수 있다. 그러나, 상이한 실시예들은 컨덕터들의 구현을 변화시킬 수 있다. 예를 들어, 양방향성 컨덕터들이라기보다는 오히려, 개별적인 단방향성 컨덕터들이 사용될 수 있고, 그 역도 또한 마찬가지이다. 또한, 복수의 컨덕터들이 다수의 신호들을 직렬로 또는 시간 멀티플렉싱된 방식으로 전달하는 단일 컨덕터로 교체될 수 있다. 마찬가지로, 다수의 신호들을 반송하는 단일 컨덕터들이 이러한 신호들의 서브셋(subset)들을 반송하는 다양한 상이한 컨덕터들로 나누어질 수 있다. 그러므로, 신호들을 전달하기 위한 많은 옵션(option)들이 존재한다.
신호, 상태 비트, 또는 유사한 장치의 이의 논리적으로 참의 또는 논리적으로 거짓의 상태로의 렌더링과 각각 관련될 때, 용어들 "어서트(assert)" 또는 "세트(set)" 및 "니게이트(negate)"(또는 "디어서트(deassert)" 또는 "클리어(clear)")가 본원에서 사용된다. 논리적으로 참의 상태가 논리 레벨 1인 경우에, 논리적으로 거짓의 상태는 논리 레벨 0이다. 그리고, 논리적으로 참의 상태가 논리 레벨 0인 경우에, 논리적으로 거짓의 상태는 논리 레벨 1이다.
위상 클록 발생기(12), 위상 클록 선택 회로(14), 제어 회로(16), 진상/지상 회로(advance/retard circuit)(18), 출력 멀티플렉서(MUX)(20), 및 위상차 회로(22)를 포함하는 클록 회로(10)가 도 1에 도시되어 있다. 클록 1 및 클록 2는 동일한 주파수를 가지며, 공통 발진기를 가질 수 있다. 이 예에서, 클록 1은 또 다른 클록과 위상을 매칭시키는데 있어서 유용한 수정된 위상이다. 이와 같은 클록은 PLL을 사용하는 것이 예상되므로, 증가된 전력을 필요로 한다. 클록 2는 수정되지 않은 클록이므로, 클록 1보다 동작하는데 더 적은 전력을 필요로 한다. 클록 회로(10)는 클록 1 및 2 사이의 출력들을 스위칭할 수 있다. 스위치 상황에서, 현재 출력으로서 제공되는 클록이 소스 클록으로 간주되고, 제공되는 클록이 될 클록이 목적지 클록으로서 간주된다. 위상 클록 발생기(12)는 클록들 1 및 2의 배수이고 클록들 1 및 2와 동일한 소스로부터 유도되는 주파수를 갖는 오버 샘플링 클록(over sampling clock)을 수신한다. 이 예에서, 오버 샘플링 클록은 클록들 1 및 2의 주파수의 12배의 주파수를 갖는다.
위상 클록 발생기(12)는 오버 샘플링 클록을 수신하고, 클록들 1 및 2의 주파수의, 그러나 상이한 위상을 갖는 인터림 클록들을 발생시킨다. 따라서, 위상 클록 발생기(12)는 오버 샘플링 클록의 12개의 연속적인 사이클들의 각각의 1/2 사이클에 대해 하나의 위상씩, 상이한 위상을 각각 갖는 24개의 인터림 클록들을 제공한다. 위상 클록 선택 회로(14)가 위상 클록 발생기(12)에 결합되고, 24개의 위상 클록들 중 어느 하나가 출력 멀티플렉서(mux)(20)에 결합되는지를 선택한다. 제어 회로(16) 및 위상 클록 선택 회로에 결합되는 진상/지상 회로(18)는 인터림 클록들 중 어느 것이 출력 멀티플렉서(20)에 결합되는지를 식별하는 신호를 위상 클록 선택 회로(14)에 제공한다. 출력 멀티플렉서(20)는 클록 1, 클록 2, 및 위상 클록 선택 회로(14)의 출력을 수신한다. 출력 멀티플렉서(20)는 제어 회로(16)로부터의 출력 선택 신호에 의해 결정된 바와 같이 위상 클록 선택 회로(14)의 출력 및 클록 1, 클록 2 사이에 선택된 출력 클록을 제공한다. 제어 회로(16)는 위상 시프트 레이트(Phase Shift Rate: PSR 신호), 스위치 신호, 클록 1, 클록 2, 오버 샘플링 클록, 및 위상차 회로(22)로부터의 위상 카운트 신호를 수신한다. 출력 선택 신호 이외에, 제어 회로(16)는 또한 위상 클록 발생기(12)에 인에이블 위상 신호(enable phases signal)를 제공하고, 진상/지상 회로(18)에 진상/지상 신호를 제공한다. 위상차 회로(22)는 제어 회로(16)로부터의 인에이블 위상 카운트 신호(enable phase count signal), 클록 1, 클록 2, 및 오버 샘플링 클록을 수신한다.
제어 회로(16)가 스위치 신호를 수신한 경우에 오버 샘플링 클록, 목적지 클록, 출력 클록, 및 소스 클록을 도시한 타이밍도가 도 2에 도시되어 있다. 상기 도면은 오버샘플링 클록이 목적지 및 소스 클록들의 주파수의 12배인 것을 도시한다. 소스 클록은 클록 1 또는 클록 2 중 하나이고, 목적지 클록은 다른 하나이다. 오버샘플링 클록의 각각의 1/2 사이클이 목적지 클록의 각각의 전체 사이클에 대해 넘버링(numbering)된다. 이 예에서, 스위치 신호가 출력 클록의 처음으로 도시된 상승 이전에 수신된다. 이 점에서, 출력 클록은 소스 클록에 의해 공급되고 있어서, 상기 클록들은 동위상이다. 상기 클록들은 오버샘플링 클록의 1/2 사이클(4) 및 1/2 사이클(5) 사이의 전이인 위상 5에서 함께 상승하는 것으로 도시되어 있다. 일반적으로 소스 및 목적지 클록들이 동일한 소스로부터 유도될 수 있을지라도, 소스 및 목적지 클록들이 오버샘플링 클록에 완전히 비동기적이라는 점이 주의되어야 한다. 목적지 클록이 위상 1에서 상승하는 것으로 도시되어 있다. 그 후, 스위치 신호가 어서트(assert)될 때의 출력 클록 및 목적지 클록 사이의 위상의 차이는 4개의 1/2 사이클들이다. 목적지 클록은 출력 클록보다 4개의 1/2 사이클들 만큼 앞서서, 출력 클록은 목적지 클록과 동위상이 되도록 하기 위하여 오버샘플링 클록의 4개의 1/2 클록 사이클들 만큼 진상이 될 필요가 있다.
스위치 신호를 수신하는 것에 응답하여, 제어 회로(16)는 인에이블 위상 신호 및 인에이블 위상 카운트 신호를 어서트한다. 위상 클록 발생기(12)는 24개의 인터림 클록들을 발생시킴으로써 응답한다. 위상차 회로(22)는 제어 회로(16)에 의해 수신되는 위상 카운트 신호를 발생시킴으로써 응답한다. 위상 카운트 신호는 목적지 클록이 출력 클록으로부터 오버 샘플링 클록의 얼마나 많은 1/2 사이클들 만큼 진상인지를 표시한다. 도 2의 예에서, 그 수는 4이다. 제어 회로(16)는 진상/지상 신호를 어서트함으로써 응답한다. 진상/지상 회로(18)는 출력 멀티플렉서(20)로의 결합을 위해 출력 클록으로부터 하나의 1/2 사이클(하나의 위상) 만큼 진상인 위상 클록을 선택하도록 위상 클록 선택 회로(14)에 표시하기 위하여 시프트 카운트 신호를 위상 클록 선택 회로에 제공함으로써 응답한다. 스위치 신호의 어서트 시에, 출력 멀티플렉서(20)는 제어 회로(16)로부터의 출력 선택 신호에 의해 결정된 바와 같이 클록 1 또는 클록 2 중 하나를 출력 클록으로서 제공하고 있다. 클록 1이 출력 클록으로서 제공되고 있어서, 클록 1이 소스 클록이고 클록 2가 목적지 클록이라고 가정하자. 제어 회로(16)는 출력 선택 신호가 출력 클록으로서 소스 클록을 선택하는 것으로부터 위상 클록 선택 회로(14)로부터 제공된 인터림 클록을 선택하는 것으로 스위칭하는 시간을 결정한다. 이 예에서, 인터림 클록의 선택은 소스 클록이 위상 11인, 오버샘플링 클록의 6개의 1/2 사이클들에 대해 논리 하이(logic high)인 이후에, 발생한다. 따라서, 위상 11에서 시작하는 출력 클록이 인터림 클록들로부터 선택된 전이 클록이다. 전이 클록이 소스 클록에 비해 하나의 위상 만큼 진상인 인터림 클록인 경우에, 출력 클록은 소스 클록이 논리 로우(logic low)로 떨어지는 위상 17보다 하나의 위상 만큼 더 빠른 위상(16)에서 논리 로우로 떨어진다. 전이 클록이 동일한 주파수이기 때문에, 출력 클록은 소스 클록과 동일한 시간 량 동안 논리 로우에서 머무른다. 그 후, 출력 클록의 상승이 위상 5에서 상승하는 소스 클록보다 하나의 위상 만큼 앞선 위상 4에서 발생한다. 그 후, 진상/지상 회로(18)가 출력 클록이 6개의 위상들 동안 논리 하이였을 때, 소스 클록보다 2개의 위상들 만큼 앞서는 인터림 클록을 선택한다. 이 변화는 제 2 인터림 클록이 전이 클록이 되는 시간에 출력 클록에서 보이지 않는다. 전이 클록이 이제 소스 클록보다 2개의 위상들 만큼 더 빠르기 때문에, 출력 클록은 자신의 이전의 논리 로우 전이보다 단지 하나의 위상 만큼 더 빠른 것이 아니라, 소스 클록보다 2개의 위상들 만큼 더 빨리 논리 로우로 스위칭된다.
상기 프로세스는 다음의 2개의 전이 클록들에 대해 유사하게 지속된다. 제 3 전이 클록은 출력 클록이 6개의 위상들 동안 논리 하이인 이후에 진상/지상 회로(18)에 의해 선택된다. 새로운 전이 클록이 소스 클록으로부터 3개의 1/2 클록 사이클들 만큼 진상인 인터림 클록인 경우에, 출력 클록은 이전의 논리 로우 전이보다 단지 하나의 위상 만큼 더 빠른 것이 아니라, 소스 클록보다 3개의 1/2 위상 사이클들 만큼 더 빨리 논리 로우로 전이된다. 제 4 전이 클록에 대해서도 유사하게, 진상/지상 회로(18)가 소스 클록보다 4개의 위상들 만큼 진상인 인터림 클록을 선택한다. 출력 클록의 이전 사이클이 3개의 위상들 만큼 진상이기 때문에, 4개의 위상들 만큼 진상인 전이 클록은 논리 로우 전이가 소스 클록보다 4개의 위상들 만큼 더 빠르고, 이전 사이클보다 하나의 위상 만큼 더 빠르고, 목적지 클록과의 동위상에 가장 가깝도록 한다. 그 후, 제어 회로는 목적지 클록이 6개의 위상들 동안 논리 하이인 이후에 목적지 클록이 출력 클록으로서 제공된다는 것을 출력 멀티플렉서(20)에 표시하기 위하여 출력 선택 신호를 제공한다. 목적지 클록이었던 것이 소스 클록이 된다. 제어 회로(16)는 또한 인에이블 위상 신호를 디-어서트하고, 위상 클록 발생기(12)는 인터림 클록들의 발생을 중단시킴으로써 이에 응답한다.
따라서, 클록 회로(10)는 2개의 클록들 사이의 위상차의 증분적인 변화에 의해 하나의 클록으로부터 또 다른 클록으로의 전이를 성취한다. 증분적이라는 것은 전이 클록의 각각의 사이클에 대해 발생하는 것으로 설명되었다. 제어 회로(16)는 또한 증분적인 변화가 위상 시프트 레이트(PSR) 신호에 의해 선택된 바와 같이 1회 미만의 사이클에서 발생하도록 함으로써 상이한 변화 레이트를 선택할 수 있다. PSR 신호는 증분적인 변화가 단지 하나 걸러 하나의 사이클 또는 2개 걸러 하나의 사이클 또는 증분적인 변화들 사이의 어떤 다른 선택된 간격에서만 발생해야 한다는 것을 표시할 수 있다.
목적지 신호가 소스 신호와 관련하여 지상인 예가 도 3에 도시되어 있다. 이 도면은 소스 및 출력 클록들이 위상 13에서의 목적지 클록에 대한 논리 로우로의 전이의 4 위상 이전인 위상 9에서 논리 로우로 전이되고 있다는 것을 도시한다. 따라서, 출력 클록은 목적지 클록과 동위상이 되도록 하기 위하여 4개의 위상들 만큼 지상이 될 필요가 있다. 동작은 도 2의 예에 대한 동작과 유사하다. 위상 클록 발생기(12)는 24개의 인터림 클록들을 발생시키는 것을 시작하고, 위상차 회로(22)는 목적지 클록 및 소스 클록 사이의 위상차를 측정한다. 이 경우에, 목적지 클록이 출력 클록보다 진상인 위상들의 카운트인, 위상차 회로(22)에 의해 제공된 위상 카운트가 제어 회로(16)에서 목적지 클록이 출력 클록과 관련하여 지상인 위상들의 카운트로 변환된다. 이 예에서의 진상 위상들의 양은 20이다. 따라서, 출력 클록을 20개의 위상들 만큼 진상이 되도록 하기보다는 오히려, 클록 회로(10)는 출력 클록을 4개의 위상들 만큼 지상이 되도록 한다. 이것은 목적지 클록이 출력 멀티플렉서를 통해 결합될 수 있다는 점을 성취하기 위한 반복들의 수를 감소시켜서, 전력을 절약한다. 따라서, 제어 회로(16)는 위상 클록 선택 회로(14)에 의해 처음으로 선택될 인터림 신호가 소스 신호로부터 하나의 위상만큼 지상인 것이 되도록 진상/지상 회로(18)에 표시한다. 제어 회로(16)는 유사하게 소스 클록의 6개의 위상들이 논리 하이인 이후에 위상 클록 선택 회로(14)로부터의 출력을 선택하기 위하여 출력 선택 신호를 변화시킨다. 이것은 전이 클록이 소스 클록이 논리 로우로 전이되는 하나의 위상 이후에 위상 10에서 논리 로우로 스위칭되는 출력 클록으로서 제공되도록 한다. 전이 클록으로서 선택된 인터림 클록이 소스 클록과 동일한 주파수이기 때문에, 전이 클록 및 소스 클록들 둘 모두는 동일한 지속기간 동안 논리 로우로 머물러서, 출력 클록에 대한 논리 하이로의 전이가 소스 클록에 대한 논리 하이 전이의 하나의 위상 이후이도록 한다. 처음으로 선택된 인터림 클록의 6개의 위상들이 논리 하이인 이후에, 진상/지상 회로(18)는 출력 멀티플렉서(20)로 2개의 위상들 만큼 지상인 인터림 클록을 선택하여, 출력 클록으로서 제공되는 전이 클록이 논리 로우로의 소스 클록 전이들의 2개의 위상들 이후에 논리 로우로 전이되도록 한다. 상기 프로세스는 소스 클록으로부터 각각 3개 및 4개 위상들 만큼 지상인 제 3 및 제 4 인터림 클록들에서 지속된다. 전이 클록으로서의 제 4 인터림 클록은 출력 클록이 목적지 클록과 동위상이 되도록 한다. 그 후, 제어 회로(16)는 목적지 클록이 출력 클록으로서 제공되어야 한다는 것을 출력 멀티플렉서에 표시하기 위하여 출력 선택 신호를 스위칭한다.
PSR 신호는 유사하게 제어 회로(16)가 1회 미만의 사이클에서 위상 변화를 적용하도록 하는데 사용될 수 있다.
멀티플렉서, 위상차 계산 모듈, 클록 발생 모듈, 클록 선택 모듈, 및 제어 회로를 가지는 장치가 제공되었다는 점이 지금은 인식되어야 한다. 멀티플렉서는 소스 클록, 목적지 클록, 및 전이 클록으로부터 선택되는 출력 클록을 제공하도록 구성된다. 전이 클록이 출력 클록을 소스 클록으로부터 목적지 클록으로 스위칭하는 동안 출력 클록으로서 제공된다. 위상차 계산 모듈은 소스 클록 및 목적지 클록 사이의 위상차를 계산하도록 구성된다. 클록 발생 모듈은 복수의 클록들을 발생시키도록 구성된다. 복수의 클록들 각각은 복수의 클록들 중 또 다른 클록과 상이한 위상을 갖는다. 클록 선택 모듈은 복수의 클록들 중 하나를 전이 클록으로서 선택하도록 구성된다. 제어 회로는 클록 스위칭 신호를 수신하도록 구성되고, 클록 선택 모듈에 신호를 제공하고 멀티플렉서에 신호를 제공하도록 구성된다. 클록 선택 모듈로의 신호는 소스 클록 및 목적지 클록 사이의 위상차를 기반으로 하여 복수의 클록들 중 하나를 전이 클록으로서 선택하기 위한 것이다. 멀티플렉서로의 신호는 소스 클록, 목적지 클록, 또는 전이 클록 중 하나를 출력 클록으로서 제공하기 위한 것이다. 클록 선택 모듈은 제어 회로로부터의 신호에 응답하여 복수의 클록들 중 제 1 지속기간 동안 소스 클록의 위상과 실질적으로 동일한 위상을 갖는 클록을 전이 클록으로서 선택하도록 구성될 수 있다. 클록 선택 모듈은 제어 회로로부터의 신호에 응답하여 복수의 클록들 중 상기 제 1 지속기간 이후의 제 2 지속기간 동안 소스 클록의 위상의 소정의 기간 내에서 위상을 가지는 클록을 전이 클록으로서 선택하도록 구성될 수 있다. 클록 선택 모듈은 제어 회로로부터의 신호에 응답하여 전이 클록 및 목적지 클록 사이의 위상차가 소정의 범위 내에 있을 때까지 복수의 클록 신호들 중에서 또 다른 클록을 전이 클록으로서 계속해서 연속적으로 선택하도록 구성된다. 제어 회로는 부가적으로 초기에 소스 클록을 출력 클록으로서 제공하도록 하는 신호를 멀티플렉서에 제공하도록 구성된다. 제어 회로는 부가적으로 클록 스위칭 신호를 수신할 시에 전이 클록을 출력 클록으로서 제공하도록 하는 신호를 멀티플렉서에 제공하도록 구성된다. 제어 회로는 부가적으로 전이 클록 및 목적지 클록 사이의 위상차가 소정의 범위 내에 있을 때 목적지 클록을 출력 클록으로서 제공하도록 하는 신호를 멀티플렉서에 제공하도록 구성된다.
멀티플렉서, 위상차 계산 모듈, 클록 발생 모듈, 클록 선택 모듈, 클록 선택 모듈, 및 제어 회로를 가지는 장치가 또한 개시되어 있다. 멀티플렉서는 소스 클록, 목적지 클록, 및 전이 클록으로부터 선택되는 출력 클록을 제공하도록 구성된다. 전이 클록이 출력 클록을 소스 클록으로부터 목적지 클록으로 스위칭하는 동안 출력 클록으로서 제공된다. 위상차 계산 모듈은 소스 클록 및 목적지 클록 사이의 위상차를 계산하도록 구성된다. 클록 발생 모듈은 복수의 클록들을 발생시키도록 구성된다. 복수의 클록들 각각은 복수의 클록들 중 또 다른 클록과 상이한 위상을 갖는다. 클록 선택 모듈은 복수의 클록들 중 하나를 전이 클록으로서 선택하도록 구성되고, 전이 클록 및 목적지 클록 사이의 위상차가 소정의 범위 내에 있을 때까지 복수의 클록 신호들 중에서 또 다른 클록을 전이 클록으로서 계속해서 연속적으로 선택하도록 구성된다. 제어 회로는 클록 스위칭 신호를 수신하도록 구성되고, 클록 선택 모듈에 신호를 제공하고 멀티플렉서에 신호를 제공하도록 구성된다. 클록 선택 모듈로의 신호는 소스 클록 및 목적지 클록 사이의 위상차를 기반으로 하여 복수의 클록들 중 하나를 전이 클록으로서 선택하기 위한 것이다. 멀티플렉서로의 신호는 소스 클록, 목적지 클록, 또는 전이 클록 중 하나를 출력 클록으로서 제공하기 위한 것이다. 클록 선택 모듈은 제어 회로로부터의 신호에 응답하여 복수의 클록들 중 제 1 지속기간 동안 소스 클록의 위상과 실질적으로 동일한 위상을 갖는 클록을 전이 클록으로서 선택하도록 구성될 수 있다. 클록 선택 모듈은 제어 회로로부터의 신호에 응답하여 복수의 클록들 중 상기 제 1 지속기간 이후의 제 2 지속기간 동안 소스 클록의 위상의 소정의 기간 내에서 위상을 가지는 클록을 전이 클록으로서 선택하도록 구성될 수 있다. 제어 회로는 부가적으로 초기에 소스 클록을 출력 클록으로서 제공하도록 하는 신호를 멀티플렉서에 제공하도록 구성될 수 있다. 제어 회로는 부가적으로 클록 스위칭 신호를 수신할 시에 전이 클록을 출력 클록으로서 제공하도록 하는 신호를 멀티플렉서에 제공하도록 구성될 수 있다. 제어 회로는 부가적으로 전이 클록 및 목적지 클록 사이의 위상차가 소정의 범위 내에 있을 때 목적지 클록을 출력 클록으로서 제공하도록 하는 신호를 멀티플렉서에 제공하도록 구성될 수 있다.
소스 클록 또는 목적지 클록 중 하나를 출력 클록으로서 제공하는 방법이 또한 존재한다. 상기 방법은 소스 클록 및 목적지 클록 사이의 위상차를 발생시키는 단계를 포함한다. 상기 방법은 복수의 클록들을 발생시키는 단계를 더 포함하며, 상기 복수의 클록들 각각은 상기 복수의 클록들 중 또 다른 클록과 상이한 위상을 갖는다. 상기 방법은 상기 소스 클록 대신에 상기 목적지 클록을 출력 클록으로서 제공하도록 하는 제어 신호를 수신하는 것에 응답하여, 상기 소스 클록 및 상기 목적지 클록 사이의 위상차를 기반으로 하여 상기 복수의 클록들 중 하나를 전이 클록으로서 선택하고, 상기 전이 클록 및 상기 목적지 클록 사이의 위상차가 소정의 범위 내에 있을 때까지 상기 전이 클록을 출력 클록으로서 제공하는 단계를 더 포함한다. 상기 방법은 제어 신호에 응답하여, 상기 복수의 클록들 중 제 1 지속기간 동안 상기 소스 클록의 위상과 실질적으로 동일한 위상을 갖는 클록을 전이 클록으로서 선택하는 단계를 더 포함할 수 있다. 상기 방법은 제어 신호에 응답하여, 상기 복수의 클록들 중 상기 제 1 지속기간 이후의 제 2 지속기간 동안 상기 소스 클록의 위상의 소정의 기간 내에서 위상을 가지는 또다른 클록을 전이 클록으로서 선택하는 단계를 더 포함할 수 있다. 상기 방법은 초기에 상기 소스 클록을 출력 클록으로서 제공하도록 하는 신호를 수신하는 단계를 더 포함할 수 있다. 상기 방법은 상기 전이 클록 및 상기 목적지 클록 사이의 위상차가 소정의 범위 내에 있을 때 상기 목적지 클록을 출력 클록으로서 제공하는 단계를 더 포함할 수 있다. 상기 방법은 상기 소스 클록 및 상기 목적지 클록 사이의 위상차의 분석을 기반으로 하여 상기 복수의 클록들 중 상기 소스 클록의 위상보다 진상인 또 다른 클록을 전이 클록으로서 선택하는 단계를 더 포함할 수 있다. 상기 방법은 상기 소스 클록 및 상기 목적지 클록 사이의 위상차의 분석을 기반으로 하여 상기 복수의 클록들 중 상기 소스 클록의 위상보다 지상인 또 다른 클록을 전이 클록으로서 선택하는 단계를 더 포함할 수 있다.
본 발명을 구현하는 장치가 대체로 당업자들에게 공지되어 있는 전자 구성요소들 및 회로들로 구성되기 때문에, 본 발명의 근원적인 개념들의 이해 및 인식을 위하여, 그리고 본 발명의 내용들을 모호하게 하거나 어지럽게 하지 않게 하기 위하여, 상술된 바와 같이 필요하다고 간주되는 것보다 임의의 더 큰 정도까지 회로 세부사항들이 설명되지는 않았다.
더욱이, 당업자들은 상술된 동작들의 기능 사이의 경계들이 단지 설명적이라는 점을 인식할 것이다. 다수의 동작들의 기능은 단일 동작 내로 결합되고/되거나, 단일 동작의 기능이 부가적인 동작들로 분배될 수 있다. 더구나, 대안적인 실시예들은 특정 동작의 다수의 인스턴스(instance)들을 포함할 수 있고, 동작들의 순서는 다양한 다른 실시예들에서 변경될 수 있다.
본 발명이 특정 실시예들을 참조하여 본원에 설명되어 있을지라도, 이하의 청구항들에서 설명된 바와 같은 본 발명의 범위를 벗어남이 없이 다양한 변경들 및 변화들이 행해질 수 있다. 예를 들어, 위상 변화의 레졸루션(resoultion)이 오버 샘플링 클록의 주파수를 변화시킴으로써 변화될 수 있다. 더 높은 주파수 클록의 위상들을 사용함으로써 위상 변화의 증분을 식별하는 기술이 특히 유용하지만, 또 다른 방법이 또한 사용될 수 있다. 따라서, 명세서 및 도면들은 제한적인 의미라기보다는 설명적인 의미로 간주되어야 하고, 모든 이와 같은 변경들은 본 발명의 범위 내에 포함되도록 의도된다. 특정 실시예들과 관련하여 본원에 설명되는 임의의 이점들, 장점들 또는 문제들에 대한 해결책들은 어느 한 청구항 또는 모든 청구항들의 결정적이거나, 필요하거나, 필수적인 특징 또는 요소로서 해석되어서는 안된다.
본원에 사용된 바와 같은 용어 "결합된"은 직접적 결합 또는 기계적 결합으로 제한되어서는 안된다.
더욱이, 본원에 사용된 바와 같은 용어들 "a" 또는 "an"은 하나 또는 하나 이상으로서 정의된다. 또한, 청구항들에서의 "적어도 하나의" 및 "하나 이상의"와 같은 도입 구들의 사용은 동일한 청구항이 "a" 또는 "an"과 같은 부정관사들 및 도입 구들 "하나 이상의" 또는 "적어도 하나의"를 포함할 때에도, 부정관사들 "a" 또는 "an"에 의한 또 다른 청구항 요소의 도입이 이와 같은 도입된 청구항 요소를 포함하는 임의의 특정 청구항을 하나의 이와 같은 요소만을 포함하는 발명들로 제한하는 것을 나타내는 것으로 해석되어서는 안된다. 이것은 정관사들의 사용에 대해서도 그러하다.
다르게 진술되지 않는다면, "제 1" 및 "제 2"와 같은 용어들은 이와 같은 용어들이 설명하는 요소들 사이를 임의로 구별하는데 사용된다. 따라서, 이러한 용어들은 반드시 이와 같은 요소들의 시간적인 또는 다른 우선순위를 표시하고자 하는 것은 아니다.

Claims (20)

  1. 소스 클록, 목적지 클록, 및 전이 클록으로부터 선택되는 출력 클록을 제공하도록 구성되는 멀티플렉서로서, 상기 전이 클록이 상기 출력 클록을 상기 소스 클록으로부터 상기 목적지 클록으로 스위칭하는 동안 상기 출력 클록으로서 제공되는, 상기 멀티플렉서;
    상기 소스 클록 및 상기 목적지 클록 사이의 위상차를 계산하도록 구성되는 위상차 계산 모듈;
    복수의 클록들을 발생시키도록 구성되는 클록 발생 모듈로서, 상기 복수의 클록들 각각이 상기 복수의 클록들 중 또 다른 클록과 상이한 위상을 가지는, 상기 클록 발생 모듈;
    상기 복수의 클록들 중 하나를 상기 전이 클록으로서 선택하도록 구성되는 클록 선택 모듈; 및
    클록 스위칭 신호를 수신하도록 구성되고, 상기 소스 클록 및 상기 목적지 클록 사이의 위상차를 기반으로 하여 상기 복수의 클록들 중 하나를 상기 전이 클록으로서 선택하기 위한 신호를 상기 클록 선택 모듈에 제공하고 상기 소스 클록, 상기 목적지 클록, 또는 상기 전이 클록 중 하나를 상기 출력 클록으로서 제공하도록 하는 신호를 상기 멀티플렉서에 제공하도록 구성되는 제어 회로를 포함하는, 장치.
  2. 제 1 항에 있어서, 상기 클록 선택 모듈은 상기 제어 회로로부터의 신호에 응답하여 상기 복수의 클록들 중 제 1 지속기간 동안 상기 복수의 소스 클록의 위상과 실질적으로 동일한 위상을 갖는 클록을 상기 전이 클록으로서 선택하도록 구성되는, 장치.
  3. 제 2 항에 있어서, 상기 클록 선택 모듈은 상기 제어 회로로부터의 신호에 응답하여 상기 복수의 클록들 중 상기 제 1 지속기간 이후의 제 2 지속기간 동안 상기 소스 클록의 상기 위상의 소정의 기간 내에서 위상을 가지는 클록을 상기 전이 클록으로서 선택하도록 구성되는, 장치.
  4. 제 3 항에 있어서, 상기 클록 선택 모듈은 상기 제어 회로로부터의 신호에 응답하여 상기 전이 클록 및 상기 목적지 클록 사이의 위상차가 소정의 범위 내에 있을 때까지 상기 복수의 클록 신호들 중에서 또 다른 클록을 상기 전이 클록으로서 계속해서 연속적으로 선택하도록 구성되는, 장치.
  5. 제 1 항에 있어서, 상기 제어 회로는 부가적으로 초기에 상기 소스 클록을 상기 출력 클록으로서 제공하도록 하는 신호를 상기 멀티플렉서에 제공하도록 구성되는, 장치.
  6. 제 1 항에 있어서, 상기 제어 회로는 부가적으로 상기 클록 스위칭 신호를 수신할 시에 상기 전이 클록을 상기 출력 클록으로서 제공하도록 하는 신호를 상기 멀티플렉서에 제공하도록 구성되는, 장치.
  7. 제 6 항에 있어서, 상기 제어 회로는 부가적으로 상기 전이 클록 및 상기 목적지 클록 사이의 위상차가 소정의 범위 내에 있을 때 상기 목적지 클록을 상기 출력 클록으로서 제공하도록 하는 신호를 상기 멀티플렉서에 제공하도록 구성되는, 장치.
  8. 소스 클록, 목적지 클록, 및 전이 클록으로부터 선택되는 출력 클록을 제공하도록 구성되는 멀티플렉서로서, 상기 전이 클록이 상기 출력 클록을 상기 소스 클록으로부터 상기 목적지 클록으로 스위칭하는 동안 상기 출력 클록으로서 제공되는, 상기 멀티플렉서;
    상기 소스 클록 및 상기 목적지 클록 사이의 위상차를 계산하도록 구성되는 위상차 계산 모듈;
    복수의 클록들을 발생시키도록 구성되는 클록 발생 모듈로서, 상기 복수의 클록들 각각이 상기 복수의 클록들 중 또 다른 클록과 상이한 위상을 가지는, 상기 클록 발생 모듈;
    상기 복수의 클록들 중 하나를 상기 전이 클록으로서 선택하도록 구성되고, 상기 전이 클록 및 상기 목적지 클록 사이의 위상차가 소정의 범위 내에 있을 때까지 상기 복수의 클록 신호들 중에서 또 다른 클록을 상기 전이 클록으로서 계속해서 연속적으로 선택하도록 구성되는 클록 선택 모듈; 및
    클록 스위칭 신호를 수신하도록 구성되고, 상기 소스 클록 및 상기 목적지 클록 사이의 위상차를 기반으로 하여 상기 복수의 클록들 중 하나를 상기 전이 클록으로서 선택하기 위한 신호를 상기 클록 선택 모듈에 제공하고 상기 소스 클록, 상기 목적지 클록, 또는 상기 전이 클록 중 하나를 상기 출력 클록으로서 제공하도록 하는 신호를 상기 멀티플렉서에 제공하도록 구성되는 제어 회로를 포함하는, 장치.
  9. 제 8 항에 있어서, 상기 클록 선택 모듈은 상기 제어 회로로부터의 신호에 응답하여 상기 복수의 클록들 중 제 1 지속기간 동안 상기 복수의 소스 클록의 위상과 실질적으로 동일한 위상을 갖는 클록을 상기 전이 클록으로서 선택하도록 구성되는, 장치.
  10. 제 9 항에 있어서, 상기 클록 선택 모듈은 상기 제어 회로로부터의 신호에 응답하여 상기 복수의 클록들 중 상기 제 1 지속기간 이후의 제 2 지속기간 동안 상기 소스 클록의 상기 위상의 소정의 기간 내에서 위상을 가지는 클록을 상기 전이 클록으로서 선택하도록 구성되는, 장치.
  11. 제 9 항에 있어서, 상기 제어 회로는 부가적으로 초기에 상기 소스 클록을 상기 출력 클록으로서 제공하도록 하는 신호를 상기 멀티플렉서에 제공하도록 구성되는, 장치.
  12. 제 9 항에 있어서, 상기 제어 회로는 부가적으로 상기 클록 스위칭 신호를 수신할 시에 상기 전이 클록을 상기 출력 클록으로서 제공하도록 하는 신호를 상기 멀티플렉서에 제공하도록 구성되는, 장치.
  13. 제 12 항에 있어서, 상기 제어 회로는 부가적으로 상기 전이 클록 및 상기 목적지 클록 사이의 위상차가 소정의 범위 내에 있을 때 상기 목적지 클록을 상기 출력 클록으로서 제공하도록 하는 신호를 상기 멀티플렉서에 제공하도록 구성되는, 장치.
  14. 소스 클록 또는 목적지 클록 중 하나를 출력 클록으로서 제공하는 방법에 있어서:
    상기 소스 클록 및 상기 목적지 클록 사이의 위상차를 발생시키는 단계;
    복수의 클록들을 발생시키는 단계로서, 상기 복수의 클록들 각각이 상기 복수의 클록들 중 또 다른 클록과 상이한 위상을 가지는, 상기 복수의 클록들을 발생시키는 단계; 및
    상기 소스 클록 대신에 상기 목적지 클록을 상기 출력 클록으로서 제공하도록 하는 제어 신호를 수신하는 것에 응답하여, 상기 소스 클록 및 상기 목적지 클록 사이의 상기 위상차를 기반으로 하여 상기 복수의 클록들 중 하나를 전이 클록으로서 선택하고, 상기 전이 클록 및 상기 목적지 클록 사이의 위상차가 소정의 범위 내에 있을 때까지 상기 전이 클록을 상기 출력 클록으로서 제공하는 단계를 포함하는, 소스 클록 또는 목적지 클록 중 하나를 출력 클록으로서 제공하는 방법.
  15. 제 14 항에 있어서, 제어 신호에 응답하여, 상기 복수의 클록들 중 제 1 지속기간 동안 상기 소스 클록의 위상과 실질적으로 동일한 위상을 갖는 클록을 상기 전이 클록으로서 선택하는 단계를 더 포함하는, 소스 클록 또는 목적지 클록 중 하나를 출력 클록으로서 제공하는 방법.
  16. 제 15 항에 있어서, 제어 신호에 응답하여, 상기 복수의 클록들 중 다른 하나를 상기 제 1 지속기간 이후의 제 2 지속기간 동안 상기 소스 클록의 상기 위상의 소정의 기간 내에서 위상을 가지는 클록을 상기 전이 클록으로서 선택하는 단계를 더 포함하는, 소스 클록 또는 목적지 클록 중 하나를 출력 클록으로서 제공하는 방법.
  17. 제 14 항에 있어서, 초기에 상기 소스 클록을 상기 출력 클록으로서 제공하도록 하는 신호를 수신하는 단계를 더 포함하는, 소스 클록 또는 목적지 클록 중 하나를 출력 클록으로서 제공하는 방법.
  18. 제 14 항에 있어서, 상기 전이 클록 및 상기 목적지 클록 사이의 위상차가 상기 소정의 범위 내에 있을 때 상기 목적지 클록을 상기 출력 클록으로서 제공하는 단계를 더 포함하는, 소스 클록 또는 목적지 클록 중 하나를 출력 클록으로서 제공하는 방법.
  19. 제 15 항에 있어서, 상기 소스 클록 및 상기 목적지 클록 사이의 상기 위상차의 분석을 기반으로 하여 상기 복수의 클록들 중 또 다른 클록을 상기 소스 클록의 상기 위상보다 진상(advanced in phase)인 상기 전이 클록으로서 선택하는 단계를 더 포함하는, 소스 클록 또는 목적지 클록 중 하나를 출력 클록으로서 제공하는 방법.
  20. 제 15 항에 있어서, 상기 소스 클록 및 상기 목적지 클록 사이의 상기 위상차의 분석을 기반으로 하여 상기 복수의 클록들 중 또 다른 클록을 상기 소스 클록의 상기 위상보다 지상(retarded in phase)인 상기 전이 클록으로서 선택하는 단계를 더 포함하는, 소스 클록 또는 목적지 클록 중 하나를 출력 클록으로서 제공하는 방법.
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