JPH04316234A - クロック切替回路 - Google Patents
クロック切替回路Info
- Publication number
- JPH04316234A JPH04316234A JP3109627A JP10962791A JPH04316234A JP H04316234 A JPH04316234 A JP H04316234A JP 3109627 A JP3109627 A JP 3109627A JP 10962791 A JP10962791 A JP 10962791A JP H04316234 A JPH04316234 A JP H04316234A
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- JP
- Japan
- Prior art keywords
- clock
- circuit
- phase difference
- clocks
- switching circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000003111 delayed effect Effects 0.000 claims abstract description 7
- 238000001514 detection method Methods 0.000 claims abstract description 7
- 230000001934 delay Effects 0.000 claims abstract description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、発振周波数が同じで
冗長系を構成する複数の非同期のクロックを選択切替し
て出力するクロック切替回路に関するものである。
冗長系を構成する複数の非同期のクロックを選択切替し
て出力するクロック切替回路に関するものである。
【０００２】
【従来の技術】図３に示された従来のクロック切替回路
を示すブロック図であり、図において、１，２は発振周
波数が同じクロック発生回路、３はクロック発生回路１
，２のいずれかのクロック出力を選択切替するクロック
切替回路である。また、図４は図３に示すブロック各部
におけるクロックのタイミング図である。
を示すブロック図であり、図において、１，２は発振周
波数が同じクロック発生回路、３はクロック発生回路１
，２のいずれかのクロック出力を選択切替するクロック
切替回路である。また、図４は図３に示すブロック各部
におけるクロックのタイミング図である。
【０００３】次に動作について説明する。クロック発生
回路１，２は冗長系を構成するもので、それぞれから出
力されるクロックはクロック切替回路３により選択切替
される。すなわち、現用系から予備系、または予備系か
ら現用系への切替が行われ、ここではクロック発生回路
１からクロック発生回路２へ、またはクロック発生回路
２からクロック発生回路１への各切替が行われる。この
場合において、各クロック発生回路１，２のクロックは
、図４（ａ），（ｂ）に示すように、同一周波数で、ク
ロック幅も最大で±πラジアンで等しいが、必ずしも同
期していない。従って、クロック切替回路３によって、
クロック発生器１のクロックからクロック発生器２のク
ロックに切替えると、図４（ｃ）に示すような位相変動
が生じ、クロック発生器２のクロックからクロック発生
器１のクロックに切替えると、図４（ｄ）に示すような
位相変動を生じる。
回路１，２は冗長系を構成するもので、それぞれから出
力されるクロックはクロック切替回路３により選択切替
される。すなわち、現用系から予備系、または予備系か
ら現用系への切替が行われ、ここではクロック発生回路
１からクロック発生回路２へ、またはクロック発生回路
２からクロック発生回路１への各切替が行われる。この
場合において、各クロック発生回路１，２のクロックは
、図４（ａ），（ｂ）に示すように、同一周波数で、ク
ロック幅も最大で±πラジアンで等しいが、必ずしも同
期していない。従って、クロック切替回路３によって、
クロック発生器１のクロックからクロック発生器２のク
ロックに切替えると、図４（ｃ）に示すような位相変動
が生じ、クロック発生器２のクロックからクロック発生
器１のクロックに切替えると、図４（ｄ）に示すような
位相変動を生じる。
【０００４】
【発明が解決しようとする課題】従来のクロック切替回
路は以上のように構成されているので、各クロック発生
回路１，２から出力されるクロックの位相が非同期であ
ると、クロックの切替前後で最大±πラジアンの位相変
動が生じてしまい、クロックを基準にディジタル信号を
処理する装置においては、クロック発生回路の切替えに
伴う位相変動がデータの欠落や重複を発生させてしまう
などの問題点があった。
路は以上のように構成されているので、各クロック発生
回路１，２から出力されるクロックの位相が非同期であ
ると、クロックの切替前後で最大±πラジアンの位相変
動が生じてしまい、クロックを基準にディジタル信号を
処理する装置においては、クロック発生回路の切替えに
伴う位相変動がデータの欠落や重複を発生させてしまう
などの問題点があった。
【０００５】この発明は上記のような問題点を解消する
ためになされたもので、クロックの切替えによる位相変
動を最小限にすることができるクロック切替回路を得る
ことを目的とする。
ためになされたもので、クロックの切替えによる位相変
動を最小限にすることができるクロック切替回路を得る
ことを目的とする。
【０００６】
【課題を解決するための手段】この発明に係るクロック
切替回路は、同一周波数の複数のクロックの位相差にも
とづいて、該クロックのいずれかを遅延させる遅延回路
と、この遅延したクロックまたは遅延しない他のクロッ
クを選択出力するクロック切替回路とを設け、分周器に
より、上記クロック切替回路で選択したクロックを１／
Ｎ分周するようにしたものである。
切替回路は、同一周波数の複数のクロックの位相差にも
とづいて、該クロックのいずれかを遅延させる遅延回路
と、この遅延したクロックまたは遅延しない他のクロッ
クを選択出力するクロック切替回路とを設け、分周器に
より、上記クロック切替回路で選択したクロックを１／
Ｎ分周するようにしたものである。
【０００７】
【作用】この発明における遅延回路は、複数のクロック
の位相差電圧にもとづいて、一方のクロックを０〜２π
ラジアンの範囲で遅延させて、各クロックの位相差を最
小に抑え、さらに分周器によって、その位相差を１／Ｎ
分周して小さく抑えられるようにし、このクロックを基
準にディジタル信号を処理しても、データの欠落，重複
の発生を大幅に低減可能にする。
の位相差電圧にもとづいて、一方のクロックを０〜２π
ラジアンの範囲で遅延させて、各クロックの位相差を最
小に抑え、さらに分周器によって、その位相差を１／Ｎ
分周して小さく抑えられるようにし、このクロックを基
準にディジタル信号を処理しても、データの欠落，重複
の発生を大幅に低減可能にする。
【０００８】
【実施例】以下、この発明の一実施例を図について説明
する。図１において、１，２は発振周波数が同一のクロ
ック発生回路、６はこれらのクロック発生回路１，２か
らの各クロックの位相差を検出する位相差検出回路、７
はこの位相差検出回路からの位相差電圧に応じて、クロ
ック発生回路１の出力を、０〜２πラジアンの範囲で遅
延させる遅延回路、３はこの遅延回路７からのクロック
またはクロック発生回路２からのクロックを切替選択し
て出力するクロック切替回路、４はこのクロック切替回
路３で切替選択したクロックを１／Ｎ分周する分周器で
ある。
する。図１において、１，２は発振周波数が同一のクロ
ック発生回路、６はこれらのクロック発生回路１，２か
らの各クロックの位相差を検出する位相差検出回路、７
はこの位相差検出回路からの位相差電圧に応じて、クロ
ック発生回路１の出力を、０〜２πラジアンの範囲で遅
延させる遅延回路、３はこの遅延回路７からのクロック
またはクロック発生回路２からのクロックを切替選択し
て出力するクロック切替回路、４はこのクロック切替回
路３で切替選択したクロックを１／Ｎ分周する分周器で
ある。
【０００９】次に動作について説明する。クロック発生
回路１，２は冗長系を構成するもので、これらから出力
される図２（ａ），（ｂ）に示すような各クロックの一
方は遅延回路７に、他方はクロック切替回路３に入力さ
れる。この場合において、上記各クロックは位相差検出
回路６にも入力されて、ここでこれら２つのクロックの
位相差が検出され、上記遅延回路７はこの位相差の電圧
にもとづいて、０〜２πラジアンの範囲でクロック発生
回路１からのクロックを遅延させ、図２（ｃ）に示すよ
うなクロックを出力する。このため、この遅延によって
、各クロック発生回路１，２からの各クロック間の位相
差を最小に抑えることができる。また、このようにして
位相差が縮まった各クロックは、クロック切替回路３に
よって選択的に切替出力され、このクロックは図２（ｄ
）に示すようになる。つまり、現用系および予備系のク
ロックの切替が行われる。そして、切替出力されるクロ
ックは、さらに１／Ｎ分周され、図２（ｅ）に示すよう
になる。従って、切替前後のクロックの位相差はこの１
／Ｎ分周によって、さらに１／Ｎに縮まる。この結果、
この出力クロックを基準にディジタル信号を処理しても
、データの欠落や重複が発生するのを大幅に低減できる
。なお、上記実施例ではクロック発生回路１，２が２個
の場合を示したが、２個以上のＮ個としてもよく、上記
実施例と同様の効果を奏する。
回路１，２は冗長系を構成するもので、これらから出力
される図２（ａ），（ｂ）に示すような各クロックの一
方は遅延回路７に、他方はクロック切替回路３に入力さ
れる。この場合において、上記各クロックは位相差検出
回路６にも入力されて、ここでこれら２つのクロックの
位相差が検出され、上記遅延回路７はこの位相差の電圧
にもとづいて、０〜２πラジアンの範囲でクロック発生
回路１からのクロックを遅延させ、図２（ｃ）に示すよ
うなクロックを出力する。このため、この遅延によって
、各クロック発生回路１，２からの各クロック間の位相
差を最小に抑えることができる。また、このようにして
位相差が縮まった各クロックは、クロック切替回路３に
よって選択的に切替出力され、このクロックは図２（ｄ
）に示すようになる。つまり、現用系および予備系のク
ロックの切替が行われる。そして、切替出力されるクロ
ックは、さらに１／Ｎ分周され、図２（ｅ）に示すよう
になる。従って、切替前後のクロックの位相差はこの１
／Ｎ分周によって、さらに１／Ｎに縮まる。この結果、
この出力クロックを基準にディジタル信号を処理しても
、データの欠落や重複が発生するのを大幅に低減できる
。なお、上記実施例ではクロック発生回路１，２が２個
の場合を示したが、２個以上のＮ個としてもよく、上記
実施例と同様の効果を奏する。
【００１０】
【発明の効果】以上のように、この発明によれば同一周
波数の複数のクロックの位相差にもとづいて、該クロッ
クのいずれかを遅延させる遅延回路と、この遅延したク
ロックまたは遅延しない他のクロックを選択出力するク
ロック切替回路とを設け、分周器により上記クロック切
替回路で選択したクロックを１／Ｎ分周するように構成
したので、この１／Ｎ分周したクロックを基準にディジ
タル信号を処理すれば、データの欠落や重複が発生する
確率を大幅に低減できるものが得られる効果がある。
波数の複数のクロックの位相差にもとづいて、該クロッ
クのいずれかを遅延させる遅延回路と、この遅延したク
ロックまたは遅延しない他のクロックを選択出力するク
ロック切替回路とを設け、分周器により上記クロック切
替回路で選択したクロックを１／Ｎ分周するように構成
したので、この１／Ｎ分周したクロックを基準にディジ
タル信号を処理すれば、データの欠落や重複が発生する
確率を大幅に低減できるものが得られる効果がある。
【図１】この発明の一実施例によるクロック切替回路を
示すブロック図である。
示すブロック図である。
【図２】図１におけるブロック各部の信号を示すタイミ
ングチャート図である。
ングチャート図である。
【図３】従来のクロック切替回路を示すブロック図であ
る。
る。
【図４】図３におけるブロック各部の信号を示すタイミ
ングチャート図である。
ングチャート図である。
１ クロック発生回路
２ クロック発生回路
３ クロック切替回路
４ 分周器
６ 位相差検出回路
７ 遅延回路
Claims (1)
- 【請求項１】 同一周波数の複数のクロックを位相差
検出する位相差検出回路と、該位相差検出回路で検出し
た位相差にもとづいて、上記クロックのいずれかを遅延
させる遅延回路と、該遅延回路で遅延したクロックおよ
び遅延しない他の上記クロックを切替選択して出力する
クロック切替回路と、上記クロック切替回路で選択した
クロックを１／Ｎ分周する分周器とを備えたクロック切
替回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3109627A JPH04316234A (ja) | 1991-04-16 | 1991-04-16 | クロック切替回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3109627A JPH04316234A (ja) | 1991-04-16 | 1991-04-16 | クロック切替回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04316234A true JPH04316234A (ja) | 1992-11-06 |
Family
ID=14515081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3109627A Pending JPH04316234A (ja) | 1991-04-16 | 1991-04-16 | クロック切替回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04316234A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007104143A (ja) * | 2005-09-30 | 2007-04-19 | Fujitsu Ltd | 伝送装置 |
| JP2008042307A (ja) * | 2006-08-02 | 2008-02-21 | Sharp Corp | 発振装置、電子機器 |
| JP2008092359A (ja) * | 2006-10-03 | 2008-04-17 | Matsushita Electric Ind Co Ltd | 複数クロック間位相調整装置 |
| JP2009044433A (ja) * | 2007-08-08 | 2009-02-26 | Sanyo Electric Co Ltd | クロック切替回路 |
| JP2011501901A (ja) * | 2007-10-08 | 2011-01-13 | フリースケール セミコンダクター インコーポレイテッド | クロックトランスファ機能を有するクロック回路及び方法 |
-
1991
- 1991-04-16 JP JP3109627A patent/JPH04316234A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007104143A (ja) * | 2005-09-30 | 2007-04-19 | Fujitsu Ltd | 伝送装置 |
| JP2008042307A (ja) * | 2006-08-02 | 2008-02-21 | Sharp Corp | 発振装置、電子機器 |
| JP2008092359A (ja) * | 2006-10-03 | 2008-04-17 | Matsushita Electric Ind Co Ltd | 複数クロック間位相調整装置 |
| JP2009044433A (ja) * | 2007-08-08 | 2009-02-26 | Sanyo Electric Co Ltd | クロック切替回路 |
| JP2011501901A (ja) * | 2007-10-08 | 2011-01-13 | フリースケール セミコンダクター インコーポレイテッド | クロックトランスファ機能を有するクロック回路及び方法 |
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