JPH04265016A - Ｐｌｌ回路 - Google Patents

Ｐｌｌ回路

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Publication number
JPH04265016A
JPH04265016A JP3025840A JP2584091A JPH04265016A JP H04265016 A JPH04265016 A JP H04265016A JP 3025840 A JP3025840 A JP 3025840A JP 2584091 A JP2584091 A JP 2584091A JP H04265016 A JPH04265016 A JP H04265016A
Authority
JP
Japan
Prior art keywords
clock
circuit
frequency
transmission line
input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP3025840A
Other languages
English (en)
Inventor
Makoto Kadowaki
門脇　眞
Yasuo Miyajima
靖夫 宮島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Platforms Ltd
NEC Corp
Original Assignee
NEC Corp
NEC AccessTechnica Ltd
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Filing date
Publication date
Application filed by NEC Corp, NEC AccessTechnica Ltd filed Critical NEC Corp
Priority to JP3025840A priority Critical patent/JPH04265016A/ja
Publication of JPH04265016A publication Critical patent/JPH04265016A/ja
Pending legal-status Critical Current

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はＰＬＬ回路に関する。
【０００２】
【従来の技術】従来のＰＬＬ回路は、図２に示す様に、
入力された伝送路クロック１を分周する分周回路２と、
装置用の出力クロック５を分周する分周回路６と、分周
回路２および６の両分周出力３および７に応答して出力
クロック５を発生するＰＬＬ（位相ロックループ）４と
から構成されている。この従来のＰＬＬ回路では、伝送
路クロック１有りの場合、出力クロック５の周波数を伝
送路クロック１に従属させる様に働き、伝送路クロック
１の断時には、ＰＬＬ４が自走する。
【０００３】
【発明が解決しようとする課題】この従来のＰＬＬ回路
では、伝送路クロック１の入力断状態から入力有りの状
態に切り替わった時に分周回路２および６の両出力位相
が最悪位相（逆位相）でかつ伝送路クロック１と出力ク
ロック５との周波数があまり離れていない場合には、Ｐ
ＬＬ４から出力される出力クロック５に著しい周波数ジ
ャンプを生じるという欠点がある。
【０００４】
【課題を解決するための手段】本発明のＰＬＬ回路は入
力された伝送路クロックを分周する第１の分周回路と、
前記伝送路クロックの入力の有無を監視するクロック断
検出回路と、装置用の出力クロックを分周する第２の分
周回路と、前記クロック断検出回路からの伝送路クロッ
ク入力断情報と前記第２の分周回路からの分周クロック
とに応答して前記第１の分周回路をリセットするパルス
を発生するリセットパルス生成回路と、前記伝送路クロ
ックの入力有の場合には前記第１および第２の分周回路
の両分周出力に応答して前記出力クロックの周波数を前
記伝送路クロックに従属させる様に働き、また前記伝送
路クロックの断時には自走する位相ロックループとを備
えている。
【０００５】
【実施例】次に本発明について図面を参照して説明する
。
【０００６】図１は本発明の一実施例のブロック図であ
る。本実施例において、伝送路クロック１の入力有りの
場合、ＰＬＬ４からの出力クロック５を伝送路クロック
１に周波数従属させる様に動作する。伝送路クロック１
が入力断状態になった場合、クロック断検出回路８が伝
送路クロック１の入力断状態を検出し、クロック断情報
９がリセットパルス発生回路１０に送られると、リセッ
トパルス発生回路１０は分周回路２をリセットし続ける
。この状態では、ＰＬＬ４に分周回路６からの分周出力
７のみが入力され、ＰＬＬ４は自走状態になる。
【０００７】次に、伝送路クロック１が断状態から復旧
した場合には、クロック断検出回路８がこの伝送路クロ
ック１の入力有りの状態を検出し、その情報がリセット
パルス発生回路１０に入力される。これに応じてリセッ
トパルス発生回路１０は、分周出力３および７の位相関
係が位相同期状態に収束される様にリセットパルス１１
を解除する。この結果、ＰＬＬ４が自走状態から従属状
態へ切り替わる際に、出力クロック５の著しい周波数ジ
ャンプを生じることが無くなる。
【０００８】
【発明の効果】以上説明した様に本発明によれば、ＰＬ
Ｌが自走状態から従属状態に切り替わる際にＰＬＬへの
２つのクロック間で最悪位相状態になるのを防止でき装
置用の出力クロックの著しい周波数ジャンプを防ぐこと
ができる。
【図面の簡単な説明】
【図１】本発明の実施例のブロック図である。
【図２】従来のＰＬＬ回路のブロック図である。
【符号の説明】
１　　　　伝送路クロック ２，６　　　　分周回路 ３，７　　　　分周出力 ４　　　　ＰＬＬ（位相ロックループ）５　　　　出力
クロック ８　　　　クロック断検出回路 ９　　　　クロック断情報 １０　　　　リセットパルス発生回路 １１　　　　リセットパルス

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】　　入力された伝送路クロックを分周する
    第１の分周回路と、前記伝送路クロックの入力の有無を
    監視するクロック断検出回路と、装置用の出力クロック
    を分周する第２の分周回路と、前記クロック断検出回路
    からの伝送路クロック入力断情報と前記第２の分周回路
    からの分周クロックとに応答して前記第１の分周回路を
    リセットするパルスを発生するリセットパルス生成回路
    と、前記伝送路クロックの入力有の場合には前記第１お
    よび第２の分周回路の両分周出力に応答して前記出力ク
    ロックの周波数を前記伝送路クロックに従属させる様に
    働き、また前記伝送路クロックの断時には自走する位相
    ロックループとを備えていることを特徴とするＰＬＬ回
    路。
JP3025840A 1991-02-20 1991-02-20 Ｐｌｌ回路 Pending JPH04265016A (ja)

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100525079B1 (ko) * 1999-02-02 2005-11-01 매그나칩 반도체 유한회사 클럭 분주 회로
JP2007235576A (ja) * 2006-03-01 2007-09-13 Toshiba Corp 位相同期ループ回路及びこの位相同期ループ回路で使用される制御方法
JP2017130888A (ja) * 2016-01-22 2017-07-27 株式会社東芝 受信機、集積回路、無線通信装置および無線通信方法

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JP2007235576A (ja) * 2006-03-01 2007-09-13 Toshiba Corp 位相同期ループ回路及びこの位相同期ループ回路で使用される制御方法
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