KR950005812B1 - 클럭 보정 기능을 가진 분주회로 - Google Patents

Abstract

내용 없음.

Description

클럭 보정 기능을 가진 분주회로

제1도는 동기에 따른 분주시 파형도.

제2도는 본 발명 클럭 보정 기능을 갖춘 분주 회로도.

제3도는 본 발명에 따른 분주시 파형도.

제4도는 본 발명 클럭 보정시 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

1 : 동기부 2 : 비교 신호 발생부

3 : 보정부 DFF1-DFF3 : 플립플롭

NA1, NA2 : 낸드게이트 IN1: 인버터

본 발명은 고주파 대역의 신호 분주에 관한 것으로, 특히 고주파 대역의 병렬 분주시 발생되는 클럭 위상차를 보정하여 안정된 분주클럭을 발생시키는 클럭 보정 기능을 갖춘 분주회로에 관한 것이다.

일반적으로 디지탈 처리 시스템은 많은 데이타를 처리하기 위해 높은 주파수의 클럭을 이용해야 하나 제작 가능한 주파수 대역은 한정되어 있음으로 고압축율의 데이타를 치리하기 위한 시스템은 원래의 높은 주파수가 아닌 병렬 처리된 낮은 주파수를 필요로 하여 이를 위해 분주회로를 구성하게 된다.

일반적으로 많이 사용되는 분주회로는 티플립플롭(Toggle Flip-Flop)을 사용하여 클럭을 분주하는 방법에 있는데 고압축의 데이타를 처리하기 위해 동기신호에 분주클럭을 동기시키는 경우 제1도에 도시된 바와같이 동기신호(sync)가 저전위로 인에이블되면 클럭(CLK)의 하강에지에서 상승(rising) 분주 또는 하강(falling) 분주시키는 방법이 있다.

그러나, 종래에는 데이타 처리시 어긋난 신호가 발생하여 비정상적인 분주클럭이 발생할 경우 보정 기능이 없어 회로 리세트시까지 불안정하게 동작됨으로써 데이타 손실이 발생되는 문제점이 있었다.

본 발명은 이러한 종래의 문제점을 해결하기 위하여 동기신호의 레벨 변화시 지연소자와 반전소자를 이용하여 입력클럭을 동기신호와 조합함으로써 분주클럭의 위상오차를 보정하여 정확한 분주클럭을 발생시키는 클럭 보정 기능을 갖춘 본주회로를 창안한 겻으로, 이를 점부한 도면을 참조하여 상세히 설명하면 다음과 같다.

제2도는 본 발명 클럭 보정 기능을 갖춘 분주회로도로서 이에 도시한 바와 같이, 동기신호(Syne)와 입력클럭(CLK)을 플립플롭(DFF1)을 통해 동기시켜 데이타 처리를 위한 기준신호(V1)를 발생시키는 동기부(1)와, 이 동기부(1)의 충력(V1)을 반전시킨 신호(V2)와 클럭(CLK)에 따라 지연시킨 신호(V3)를 조합하여 동기신호(sync)의 변화시 클럭(CLK)을 리세토시키도록 플립플롭(DFF2), 인버터(IN1) 및 낸드게이트(NA1)로 구성한 비교 신호 발생부(2)와, 이 비교 신호 발생부(2)의 출력(V4)과 입력클럭(CLK)을 비교하여 위상차를 보정한 신호(Vo)를 출력하도록 플립플릅(DFF2) 및 낸드게이트(NA2)로 구성한 보정부(3)로 구성한 것으로, 이와 같이 구성한 본 발명의 작용호과를 제3도 분주시 파형도 및 제4도 클럭 보정시 타이밍도를 참조하여 상세히 설명하면 다음과 같다.

본 발명에서는 상승(rising) 분주의 경우에 대해 설명한다.

제3도 (a), (b)에 도시한 바와 같은 동기신호(sync)와 클럭(CLK)이 동기부(1)에 입력되면 플립플롭(DFF1)은 상기 클럭(CLK)에 따라 상기 동기신호(sync)를 1클럭 지연시켜 동기를 맛춤에 따라 제3도(c)에 도시한 바와 같은 데이타 처리시의 기준신호(V1)를 비교 신호 발생부(2)에 출력하게 된다.

이때, 동기부(1)의 출력(V1)을 입력받은 비교 신호 발생부(2)는 상기 기준신호(V1)를 인버터(IN1)를 통해 제3도 (d)에 도시한 바와 같이 반전시킨 신호(V2)를 발생시킴과 아울러 클럭(CLK)에 따라 상기 신호(V1)를 플립플롭(DFF2)에서 지연시켜 제3도 (e)에 도시한 바와 같은 신호(V3)를 발생시킨 후 상기 신호(V2), (V3)를 낸드게이트(NA1)에서 조합하여 제3도 (f)에 도시한 바와 같은 신호(V4)를 출력하계 된다.

이에 따라, 비교 신호 발생부(2)의 출력(V4)을 입력받은 보정부(3)는 낸드게이트(NA2)에서 플립플롭(DFF3)의 분주클럭(Vo)과 조합하여 제3도(h)에 도시한 바와 같은 신호(V5)를 발생시키고 이 신호(V5)를 클럭(CLK)에 따라 상기 플립플롭(DFF3)에서 1지연시켜 제3도 (g)에 도시한 바와 같은 분주클럭(Vo)을 발생시킨다.

이때, 동기신호(sync)가 저전위가 되는 시점(t1)에서 보정부(3)의 플립플롭(DFF3)이 하강(falling) 분주된 클럭(Vo)을 출력하여 클럭이 어긋나는 경우 낸드게이트(NA2)가 고전위연 신호(V5)를 출력하여 다음 클럭에서 상기 플립플롭(DFF3)이 고전위 신호(Vo)를 출력함과 아울러 비교 신호 발생부(2)의 낸드게이트(NA1)가 저전위인 신호(V4)를 출력함으로 상기 낸드게이트(N2)는 2클럭의 고전위를 출력한 후 저전위를 출력하여 1클럭씩 분주된 신호(V5)를 출력하게 된다.

따라서, 플립플롭(DFF3)은 클럭(CLK)에 따라 낸드게이트(NA2)의 출력(V5)을 1클럭 지연시켜 출력하여 시점(t2)에서 위상 보정된 분주클럭(Vo)을 발생시키게 된다.

즉, 본 발명의 동작을 제4도를 참조하여 상승 분주클럭의 경우를 설명하면 제4도 (a)에 도시한 바와같이 동기신호(sync)가 저전위로 인에이블되어 제4도 (b)에 도시한 바와 같은 클럭(CLK)의 하강에서 제4도 (c)에 도시한 바와 같이 정상적인 분주클럭(Vo)이 출력하는데 제4도 (d)에 도시한 바와 같이 분주클럭(Vo)이 어긋날 경우 다음 클럭(CLK)의 고전위인 분주클럭(Vo)을 제4도 (f)에 도시한 바와 같이 1클럭 지연시킴으로써 분주클럭(Vo)의 위상을 보정하게 된다.

상기에서 상세히 설명한 바와 같이 본 발명 클럭 보정 기능을 갖춘 분주회로는 클럭과 동기신호가 어긋나서 분주클럭에 위상차가 발생하면 이를 보정하여 안정된 분주클럭을 발생시킴으로써 데이타의 손실을 방지하여 안정된 데이타 처리가 가능토록 하는 효과가 있다.

Claims (4)

1. 입력되는 클럭을 원하는 분주클럭으로 분주할 때 기준 신호와 분주클럭간의 위상차를 보정하는 클럭보정 기능을 갗춘 분주회로에 있어서, 클럭(CLK)에 따라 동기신호(sync)를 지연시켜 데이타 처리를 위한기준 신호(V1)를 출력하는 동기부(1)와, 이 동기부(1)의 출력(V1)을 반전시킴과 동시에 지연시킨 후 반전신호(V2)와 지연신호(V3)를 논리 조합하여 기준 신호의 폴링 에지후 한 분주클럭뒤에서 클럭 보정을 위한 비교신호를 출력하는 비교 신호 발생부(2)와, 이 비교 신호 발생부(2)의 출력(V4)을 현재 분주클럭(Vo)이전의 분주클럭과 조합함에 따른 신호(V5)를 클럭(CLK)에 따라 지연시켜 위상차를 보정한 분주클럭(Vo)을 출력하는 보정부(3)로 구성한 것을 특징으로 하는 클럭 보정 기능을 갖춘 분주회로.
2. 제1항에 있어서, 동기부(1)는 클럭(CLK)에 따라 동기신호(sync)를 지연시켜 기준신호(V1)를 출력하는 플립플롭(DFF1)으로 구성한 것을 특징으로 하는 클럭 보정 기능을 갖춘 분주회로.
3. 제1항에 있어서, 비교 신호 발생부(2)는 동기부(1)의 출력(V1)을 반전시키는 인버터(IN1)와, 클럭(CLK)에 따라 상기 동기부(1)의 출력(V1)을 지연시키는 플립플롭(DFF2)과, 상기 인버터(IN1)의 출력(V2)과 플립플롭(DFF2)의 출력(V3)을 조합하여 위상차에 따른 비교신호(V4)를 출력하는 낸드게이트(NA1)로 구성한 것을 특징으로 하는 클럭 보정 기능을 갖춘 분주회로.
4. 제1항에 있어서, 보정부(3)는 비교 신호 발생부(2)의 출력(V4)과 현재 분주클럭(Vo) 이전의 분주클럭을 조합하는 낸드게이트(NA2)와, 클럭(CLK)에 따라 상기 낸드게이트(NA2)의 출력(V5)을 지연시켜 위상차를 보정한 분주클럭(Vo)을 출력하는 플립플롭(DFF3)으로 구성한 것을 특징으로 하는 클럭 보정 기능을 갖춘 보정회로.