KR940017219A - 클럭보정 기능을 가진 분주회로 - Google Patents

Abstract

본 발명은 클럭 보정 기능을 갖춘 분주회로에 관한 것으로, 종래에는 분주 클럭에 위상차가 발생할 경우 이를 보정할 기능이 없어 회로 리세트시까지 데이타가 손실되는 문제점이 있었다.

이러한 점을 감안하여 본 발명에서 분주클럭에 위상차가 발생한 경우 입력 클럭에 따라 동기신호를 지연시킴과 동시에 반전시켜 상기 지연신호와 반전신호를 비교한 후 비교신호를 출력한다. 이에따라 어긋난 위상차를 보정하여 안정된 분주클럭을 발생시킴으로써 데이타 손실을 방지할 수 있다.

Description

클럭보정 기능을 가진 분주회로

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제2도는 본 발명 클럭 보정 기능을 갖춘 분주 회로도, 제3도는 본 발명에 따른 분주시 파형도, 제4도는 본 발명 클럭보정시 타이밍도.

Claims (4)

1. 클럭(CLK)에 따라 동기신호(syn)를 지연시켜 데이타 처리를 위한 기준신호(V1)를 출력하는 동기부(1)와, 이 동기부(1)의 출력(V1)을 반전시킴과 동시에 지연시킨 후 반전신호(V2)와 지연신호(V3)를 비교하여 위상차를 검출하는 지연부(2)와, 이 지연부(2)의 출력(V4)을 분주클럭(V0)과 조합함에 따른 신호(V5)를 클럭(CLK)에 따라 지연시켜 위상차를 보정한 분주클럭(CLK)을 출력하는 보정부(3)로 구성한 것을 특징으로 하는 클럭 보정 기능을 갖춘 분주회로.
2. 제1항에 있어서, 동기부(1)는 클럭(CLK)에 따라 동기신호(syn)를 지연시켜 기준신호(V1)를 출력하는 플립플롭(DFF1)으로 구성한 것을 특징으로 하는 클럭 보정 기능을 갖춘 분주회로.
3. 제1항에 있어서, 지연부(2)는 동기부(1)의 출력(V1)을 반전시키는 인버터(IN1)와, 클럭(CLK)에 따라 상기 동기부(1)의 출력(V1)을 지연기시키는 플립플롭(DFF2)과, 상기 인버터(IN1)의 출력(V2)과 플립플롭(DFF2)의 출력(V3)을 조합하여 위상차에 따른 비교신호(V4)를 출력하는 낸드게이트(NA1)로 구성한 것을 특징으로 하는 클럭 보정 기능을 갖춘 분주회로.
4. 제1항에 있어서, 보정부(3)는 지연부(2)의 출력(V4)과 분주클럭(V0)을 조합하는 낸드게이트(NA2)와, 클럭(CLK)에 따라 상기 낸드게이트(NA2)의 출력(V5)을 지연시켜 위상차를 보정한 분주클럭(V0)을 출력하는 플립플롭(DFF3)으로 구성한 것을 특징으로 하는 클럭 보정 기능을 갖춘 보정회로.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.