KR200219484Y1 - 동기식 전송장치에서의 분주 회로 - Google Patents

Abstract

본 발명은 동기식 전송시 프레임 신호가 시스템 클럭보다 지연될때 시스템 클럭을 2분주한 신호를 생성시켜 데이터 오류를 방지하도록 한 분주 회로에 관한 것으로, 분주 회로의 실시예는, 프레임 신호를 시스템 클럭의 반주기만큼 지연시킨 프레임펄스 신호를 생성하는 제1플립플롭과, 제2플립플롭을 리세트시키는 신호를 생성하는 엔드게이트와, 시스템 클럭의 하강 모서리에서 2분주하는 제2플립플롭과, 상기 시스템 클럭을 2분주한 신호를 시스템 클럭의 상승 모서리와 동기시키는 제3플립플롭으로 구성됨으로써, 데이터의 오류를 방지하고 FPGA(Field Programmable Gate Array) 내부에서 회로를 구현할 경우 프레임 신호가 시스템 클럭보다 지연되어 인입될때 프레임 신호를 지연시키기 위해 적은 게이트를 사용함으로써 회로의 추가가 적으면서 동일한 기능을 구현할 수 있다.

Description

동기식 전송장치에서의 분주 회로{distribution circuit in synchronous transmission apparatus}

본 발명은 동기식 전송장치에서의 분주 회로에 관한 것으로, 특히 동기식 전송시 프레임 신호가 시스템 클럭보다 지연될때 시스템 클럭을 2분주한 신호를 생성시켜 데이터 오류를 방지하도록 한 분주 회로에 관한 것이다.

도 1 은 종래의 분주 회로도로서, 이에 도시된 바와같이 제1디플립플롭을 리세트시키는 신호를 생성하는 엔드게이트(10)와, 시스템 클럭의 하강 모서리에서 2분주하는 제1플립플롭(20)과, 상기 시스템 클럭을 2분주한 신호를 시스템 클럭의 상승 모서리와 동기시키는 제2플립플롭(30)으로 구성된 것으로, 도 2 내지 도 4 를 참조하여 설명하면 다음과 같다.

도 2 는 이상적인 경우로 지연(delay)이 발생하지 않았을 경우, 도 1 과 같이 회로를 구성하면 시스템 클럭이 2분주된 신호 CK(Clock)2가 생성되고, 도 3 은 시스템 클럭이 프레임(Frame) 신호보다 지연된 경우로 도 1 과 같이 회로를 구성하면 시스템 클럭이 2분주된 신호 CK2가 생성된다.

도 4 는 프레임 신호가 시스템 클럭보다 지연된 경우로 도 1 과 같이 회로를 구성하면 CK2 에 잡음(D)이 발생하고, 이 잡음으로 인해 CK2가 CK1의 2분주된 신호가 생성되지 않도록 한다.

도 1 에서 CK1과 FP(Frame Pulse)가 '하이(high)' 일때 엔드게이트(10)을 통해서 D-RST(플립플롭 리세트신호) 신호가 제1플립플롭(20)을 리세트시키고, 제1플립플롭(20)에서 생성된 분주신호를 CK1으로 다시 제2플립플롭을 통과하면 CK1의 2분주된 CK2 신호가 생성되며, 이와같이 생성된 CK2를 다시 분주하면 비트, 바이트 신호를 생성하여 사용한다.

시스템 또는 보드내에서의 지연으로 인해 프레임 신호가 시스템 클럭보다 지연이 길어져 프레임 신호로 리세트하는 경우 도 4 의 리세트가 프레임을 시작하는 위치(C)뿐만 아니라 다른 곳(D)에서도 리세트되는 경우가 있어서 데이터의 오류(E)가 발생할 수 있는 문제점이 있다.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해소하기 위해 창안된 것으로서, 프레임 신호가 시스템 클럭보다 지연될때 시스템 클럭의 상승 모서리와 동기된 시스템 클럭을 2분주한 신호를 생성시켜 데이터 오류를 방지하도록 하는데 그 목적이 있다.

도 1 은 종래의 분주 회로의 구성도.

도 2 는 일반적인 지연이 없을때의 타이밍도.

도 3 은 일반적인 시스템 클럭이 프레임신호보다 지연될때의 타이밍도.

도 4 는 일반적인 프레임 신호가 시스템 클럭보다 지연될때의 타이밍도.

도 5 는 본 발명에 적용되는 분주 회로의 구성도.

도 6 은 본 발명에 적용되는 프레임 신호가 시스템 클럭보다 지연될때의 타이밍도.

〈도면의 주요 부분에 대한 부호의 설명>

10, 110 : 엔드게이트 20, 100 : 제1플립플롭

30, 120 : 제2플립플롭 130 : 제3플립플롭

CK1 : 시스템 클럭 FP : 프레임 신호

D-RST : 디플립플롭 리세트 신호

CK2 : 시스템 클럭이 2분주된 신호

Delay-FP : 시스템 클럭의 반주기만큼 지연된 프레임펄스 신호

이하, 첨부도면을 참조하여 본 고안에 따른 바람직한 실시예에 대하여 상세히 설명한다.

본 발명 분주 회로의 실시예는,

프레임 신호를 시스템 클럭의 반주기만큼 지연시킨 프레임펄스 신호를 생성하는 제1디플립플롭과,

제2디플립플롭을 리세트시키는 신호를 생성하는 엔드게이트와,

시스템 클럭의 하강 모서리에서 2분주하는 제2디플립플롭과,

상기 시스템 클럭을 2분주한 신호를 시스템 클럭의 상승 모서리와 동기시키는 제3디플립플롭으로 구성됨이 바람직하다.

상기 제3디플립플롭의 클럭신호는 시스템 클럭의 2분주된 신호가 바람직하다.

도 5 는 본 발명에 적용되는 분주 회로의 구성도로서, 이에 도시된 바와같이 프레임 신호를 시스템 클럭의 반주기만큼 지연시킨 프레임펄스 신호를 생성하는 제1디플립플롭(100)과, 제2디플립플롭(120)을 리세트시키는 신호를 생성하는 엔드게이트(110)와, 시스템 클럭의 하강 모서리에서 2분주하는 제2디플립플롭(120)과, 상기 시스템 클럭을 2분주한 신호를 시스템 클럭의 상승 모서리와 동기시키는 제3디플립플롭(130)으로 구성된 것으로, 도 4 및 도 6 을 참조하여 설명하면 다음과 같다.

프레임 신호를 시스템 클럭으로 D-F/F(100)을 통과한 Delay-FP 신호(지연플레임펄스)와 프레임 펄스(FP)가 '하이' 상태일때 D-F/F(120)을 리세트시키는 D-RST 신호가 엔드게이트(110)에서 생성된다.

이와같이 생성된 D-RST(도 6 의 F)는 도 4의 (D) 부분이 없어진 신호이고, D-F/F(120)을 지나면 시스템 클럭의 하강 모서리에서 시스템 클럭이 2분주된 신호가 생성되며, 이 생성된 신호가 D-F/F(130)을 지나면 시스템 클럭의 상승 모서리와 동기된 시스템 클럭을 2분주한 신호가 생성된다.

또한, 시스템 클럭이 프레임 신호보다 지연된 경우에도 D-RST가 각각 (A),(C)와 같이 생성되므로 시스템 클럭이 안정되게 2분주된 신호가 생성된다.

따라서, 시스템 클럭의 반주기만큼 지연된 프레임신호를 이용하여 데이터의 오류 발생을 차단하는 것이 가능하게 된다.

시스템 또는 보드내에서의 지연으로 인해서 프레임 신호가 시스템 클럭보다 지연이 길어질 경우 프레임 신호로 리세트하면 리세트가 프레임 시작하는 위치뿐만 아니라 다른 곳에서도 리세트되는 경우에 있어서 데이터의 오류를 방지한다.

또한, FPGA(Field Programmable Gate Array) 내부에서 회로를 구현할 경우 프레임 신호가 시스템 클럭보다 지연되어 인입될때 프레임 신호를 지연시키기 위해 적은 게이트를 사용함으로써 회로의 추가가 적으면서 동일한 기능을 구현할 수 있다.

Claims (2)

1. 프레임 신호를 시스템 클럭의 반주기만큼 지연시킨 프레임펄스 신호를 생성하는 제1플립플롭과,

   제2디플립플롭을 리세트시키는 신호를 생성하는 엔드게이트와,

   시스템 클럭의 하강 모서리에서 2분주하는 제2플립플롭과,

   상기 시스템 클럭을 2분주한 신호를 시스템 클럭의 상승 모서리와 동기시키는 제3플립플롭을 포함하여 구성된 것을 특징으로 하는 분주 회로.
2. 제 1 항에 있어서, 상기 제3플립플롭의 클럭신호는 시스템 클럭의 2분주된 신호임을 특징으로 하는 분주 회로.