JPH04107023A - 位相差調整回路 - Google Patents
位相差調整回路Info
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- JPH04107023A JPH04107023A JP2225692A JP22569290A JPH04107023A JP H04107023 A JPH04107023 A JP H04107023A JP 2225692 A JP2225692 A JP 2225692A JP 22569290 A JP22569290 A JP 22569290A JP H04107023 A JPH04107023 A JP H04107023A
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- 238000005070 sampling Methods 0.000 claims abstract description 10
- 230000000630 rising effect Effects 0.000 description 13
- 238000010586 diagram Methods 0.000 description 8
- 230000001360 synchronised effect Effects 0.000 description 6
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- 230000003111 delayed effect Effects 0.000 description 2
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 1
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 1
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Landscapes
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
伝送しようとする信号に対して不十分な周波数帯域をも
つ伝送系において、劣化した受信信号から再生されるデ
ータ信号と同期信号の位相ずれを調整する位相差調整回
路に関し。
つ伝送系において、劣化した受信信号から再生されるデ
ータ信号と同期信号の位相ずれを調整する位相差調整回
路に関し。
位相同期化のための信号遅延が少な（、コストの増加も
あまり必要とされない位相差調整回路を提供することを
目的とし。
あまり必要とされない位相差調整回路を提供することを
目的とし。
送信側装置において第１のクロック信号を分周して第２
のクロック信号を発生し、この第２のクロック信号に同
期した第３の信号を発生して、第３の信号の周波数に対
して伝送性能の低い伝送路を通して第１のクロック信号
及び第３の信号を送信し、受信側装置に伝送する伝送系
において、受信ａ装置では、受信した第１のクロック信
号を分周する分周回路を有し２分周回路により分周され
た第４のクロック信号と、この第４のクロック信号と周
期が等しく位相が異なる第５のクロック信号により第３
の信号をそれぞれサンプリングし。
のクロック信号を発生し、この第２のクロック信号に同
期した第３の信号を発生して、第３の信号の周波数に対
して伝送性能の低い伝送路を通して第１のクロック信号
及び第３の信号を送信し、受信側装置に伝送する伝送系
において、受信ａ装置では、受信した第１のクロック信
号を分周する分周回路を有し２分周回路により分周され
た第４のクロック信号と、この第４のクロック信号と周
期が等しく位相が異なる第５のクロック信号により第３
の信号をそれぞれサンプリングし。
それら２つのサンプリングの結果を比較して、２つのサ
ンプリング点間に第３の信号の変化点が存在するかどう
かを調べ、存在しない場合には分周回路が発生する第４
および第５のクロックの各位相を遅らせて、２つのサン
プリング点間に第３の信号の変化点が存在するように制
御し、同期調整を行うようにした。
ンプリング点間に第３の信号の変化点が存在するかどう
かを調べ、存在しない場合には分周回路が発生する第４
および第５のクロックの各位相を遅らせて、２つのサン
プリング点間に第３の信号の変化点が存在するように制
御し、同期調整を行うようにした。
本発明は、伝送しようとする信号に対して不十分な周波
数帯域をもつ伝送系において、劣化した受信信号から再
生されるデータ信号と同期信号の位相ずれを調整する位
相差調整回路に関する。
数帯域をもつ伝送系において、劣化した受信信号から再
生されるデータ信号と同期信号の位相ずれを調整する位
相差調整回路に関する。
伝送特性が十分でない伝送系で高周波のデータ信号を同
期信号により同期化して同期信号とともに伝送し、受信
側で受信信号からデータ信号の再生を行う場合、受信信
号波形の劣化により、データ信号に正しく同期した同期
信号の再生が困難となる０本発明は劣化した受信信号か
ら再生されるデータ信号と同期信号の位相ずれを可能な
限り縮小するための有効な手段を提供する。
期信号により同期化して同期信号とともに伝送し、受信
側で受信信号からデータ信号の再生を行う場合、受信信
号波形の劣化により、データ信号に正しく同期した同期
信号の再生が困難となる０本発明は劣化した受信信号か
ら再生されるデータ信号と同期信号の位相ずれを可能な
限り縮小するための有効な手段を提供する。
第６図に、従来の伝送系を示す。
第６図において、ｌは送信側装置、２は受信側装置、３
は伝送路で３ａはクロック信号用の伝送路、３ｂはデー
タ信号用の伝送路、４は基本タロツク発振器、５は２，
４，８．・・・Ｎ倍の周期のクロックを生成する分周回
路、６ないし８はデータ同期用のたとえばＤタイプのフ
リップフロップＦＦである。
は伝送路で３ａはクロック信号用の伝送路、３ｂはデー
タ信号用の伝送路、４は基本タロツク発振器、５は２，
４，８．・・・Ｎ倍の周期のクロックを生成する分周回
路、６ないし８はデータ同期用のたとえばＤタイプのフ
リップフロップＦＦである。
発振器４は、たとえば画像データの伝送の場合。
ドツトクロックに対応する５０ＭＨｚの基本クロックを
発生する（以後基本タロツクは５０ＭＨｚとして説明す
る）、この基本クロックは２分周回路５に加えられると
同時に伝送路３ａに送出され受信側装置２へ伝送される
。
発生する（以後基本タロツクは５０ＭＨｚとして説明す
る）、この基本クロックは２分周回路５に加えられると
同時に伝送路３ａに送出され受信側装置２へ伝送される
。
分周回路５は、基本クロックをＮ分周、たとえば４分周
して、１２．５ＭＨｚのデータ同期用の分周クロックを
生成する。このデータ同期用の分周クロックは、フリッ
プフロップＦＦ６のクロック端子ＣＫに加えられて、信
号入力端子りに加えられる画像データや制御信号、たと
えば水平同期信号などのデータ信号をフリップフロップ
に読み込み。
して、１２．５ＭＨｚのデータ同期用の分周クロックを
生成する。このデータ同期用の分周クロックは、フリッ
プフロップＦＦ６のクロック端子ＣＫに加えられて、信
号入力端子りに加えられる画像データや制御信号、たと
えば水平同期信号などのデータ信号をフリップフロップ
に読み込み。
データ信号用の伝送路３ｂに、クロックに同期したデー
タ信号を送出させる。
タ信号を送出させる。
伝送路３ａ、３ｂとして、十分に広帯域の伝送路が使用
できる場合には、伝送される信号に生じる位相変動は少
ないが、低性能の伝送路を使用する場合には、受信信号
のパルスの立上り、立下り部分に位相変動が生じるため
２図示のように受信側装置２では、伝送路３ｂにフリッ
プフロップＦＦ７，８の２段継続回路を接続し、伝送路
３ａからの基本クロックによって、受信データ信号を同
期化している。しかしこの場合、データ信号がフリップ
フロップＦＦ７，８を通ることによって余分な遅延が導
入されるため、データ信号が水平同期信号などの制御タ
イミング信号であった場合には不都合となる。
できる場合には、伝送される信号に生じる位相変動は少
ないが、低性能の伝送路を使用する場合には、受信信号
のパルスの立上り、立下り部分に位相変動が生じるため
２図示のように受信側装置２では、伝送路３ｂにフリッ
プフロップＦＦ７，８の２段継続回路を接続し、伝送路
３ａからの基本クロックによって、受信データ信号を同
期化している。しかしこの場合、データ信号がフリップ
フロップＦＦ７，８を通ることによって余分な遅延が導
入されるため、データ信号が水平同期信号などの制御タ
イミング信号であった場合には不都合となる。
性能の低い伝送路を用いて信号を伝送する従来の伝送系
では、信号に位相変動が生じるため、受信側において、
受信信号を複数段のフリップフロップに通し、同期化す
る必要があった。しかしこの場合信号遅延が発生すると
いう問題があり、他方９高性能の伝送路を用いて位相変
動の発生を防ごうとすると７ コスト高になるという問
題があった。
では、信号に位相変動が生じるため、受信側において、
受信信号を複数段のフリップフロップに通し、同期化す
る必要があった。しかしこの場合信号遅延が発生すると
いう問題があり、他方９高性能の伝送路を用いて位相変
動の発生を防ごうとすると７ コスト高になるという問
題があった。
本発明は１位相同期化のための信号遅延が少なく、コス
トの増加もあまり必要とされない位相差調整回路を提供
することを目的としている。
トの増加もあまり必要とされない位相差調整回路を提供
することを目的としている。
本発明は、低性能の伝送路を用いた伝送系において、受
信側装置において、送信側装置から受信した基本クロッ
クに基づいて位相の異なる２つのクロックを分周し、そ
れらの分周クロックを用いて、送信側装置から受信した
データ信号をサンプリングし、受信データ信号の変化点
が常に２つのクロックによるサンプリング点の間に存在
するように分周回路を制御して、出力クロックの位相を
調整するようにしたものである。
信側装置において、送信側装置から受信した基本クロッ
クに基づいて位相の異なる２つのクロックを分周し、そ
れらの分周クロックを用いて、送信側装置から受信した
データ信号をサンプリングし、受信データ信号の変化点
が常に２つのクロックによるサンプリング点の間に存在
するように分周回路を制御して、出力クロックの位相を
調整するようにしたものである。
第１図に１本発明の原理的構成を示す。
第１図において５
１は、伝送系の送信側装置である。
２は、伝送系の受信側装置である。
３ば、伝送路であり、伝送される信号の周波数に対して
不十分な帯域特性をもつ低性能の伝送路とすることがで
きる。
不十分な帯域特性をもつ低性能の伝送路とすることがで
きる。
３ａは、クロック信号用の伝送路である。
３ｂは、データ信号用の伝送路である。
４は、基本クロックを発生する発振器である。
５は、基本クロックをＮ（Ｎ２２）分周する分周回路で
ある。
ある。
６は、送信データ信号をクロックに同期させるためのフ
リップフロップＦＦである。
リップフロップＦＦである。
９は９分周回路であり、伝送路３ａを介して送信側装置
１から受信した基本クロックをＮ分周して 位相の異な
る（たとえばπ／２）２つのデータ同期用の分周クロッ
クα、βを生成する。この分周回路９は、分周制御信号
によって、データ同期用の分周クロックα、βの各位相
を一緒にずらすことができるように構成される。
１から受信した基本クロックをＮ分周して 位相の異な
る（たとえばπ／２）２つのデータ同期用の分周クロッ
クα、βを生成する。この分周回路９は、分周制御信号
によって、データ同期用の分周クロックα、βの各位相
を一緒にずらすことができるように構成される。
１０は１位相差比較回路であり、伝送路３ｂから受信し
たデータ信号と分周回路９から出力された２つの分周ク
ロックα、βとを位相比較し、データ信号の変化点が２
つの分周クロックα、βの位相差（たとえばπ／２）の
中にあるかどうかを検出する。具体的には、クロックα
、βでデータ信号をサンプリングし、その値を比較する
ことによりサンプリング点間にデータ信号の変化点があ
ったかどうかを判定する。もしもデータ信号の変化点が
α、βの位相差の中にあれば９分周制御信号をＯＦＦに
して分周回路９の位相制御は行わず。
たデータ信号と分周回路９から出力された２つの分周ク
ロックα、βとを位相比較し、データ信号の変化点が２
つの分周クロックα、βの位相差（たとえばπ／２）の
中にあるかどうかを検出する。具体的には、クロックα
、βでデータ信号をサンプリングし、その値を比較する
ことによりサンプリング点間にデータ信号の変化点があ
ったかどうかを判定する。もしもデータ信号の変化点が
α、βの位相差の中にあれば９分周制御信号をＯＦＦに
して分周回路９の位相制御は行わず。
他方、データ信号の変化点がα、βの位相差の中になけ
れば分周制御信号をＯＮにして１分周回路９にα、βの
位相の変更を行わせる。
れば分周制御信号をＯＮにして１分周回路９にα、βの
位相の変更を行わせる。
分周回路９における位相制御はたとえばπ／２を単位と
して行われ、データ信号の変化点がα。
して行われ、データ信号の変化点がα。
βの位相差の中に入るまで、つまり分周制御信号がＯＦ
Ｆになるまで繰り返される。
Ｆになるまで繰り返される。
第１図において、送信側装置１では０発振器４から出力
された基本クロックを分周回路５でＮ分周して得た分周
クロックを用いて、フリップフロップＦＦ６によりデー
タ信号を同期化し、伝送路３ｂへ送出する。このとき伝
送路３ａには基本クロックが送出されている。
された基本クロックを分周回路５でＮ分周して得た分周
クロックを用いて、フリップフロップＦＦ６によりデー
タ信号を同期化し、伝送路３ｂへ送出する。このとき伝
送路３ａには基本クロックが送出されている。
伝送路３ａ、３ｂは、基本クロックおよびデータ信号に
対して十分な伝送性能をもっていないため、受信側装置
２に到着した基本タロツクおよびデータ信号のスキュー
はかなり大きいため、受信した基本クロックを単純に分
周回路９によりＮ分周してデータ同期用の分周クロック
を再生したのでは、受信したデータ信号との同期性は保
証されない。
対して十分な伝送性能をもっていないため、受信側装置
２に到着した基本タロツクおよびデータ信号のスキュー
はかなり大きいため、受信した基本クロックを単純に分
周回路９によりＮ分周してデータ同期用の分周クロック
を再生したのでは、受信したデータ信号との同期性は保
証されない。
そこで分周回路９から位相の異なる２つの分周クロック
α、βを生成して、受信したデータ信号の位相が２つの
分周クロックα、βの位相の間に入るように分周回路９
を制御して、データ同期用クロ７りα、βの位相をデー
タ信号の位相に自動的に追従させ、受信データ信号と再
生されたデータ同期用クロックα、βとの位相差が、２
つの分周クロックα、β間の位相差内にあるようにされ
る。
α、βを生成して、受信したデータ信号の位相が２つの
分周クロックα、βの位相の間に入るように分周回路９
を制御して、データ同期用クロ７りα、βの位相をデー
タ信号の位相に自動的に追従させ、受信データ信号と再
生されたデータ同期用クロックα、βとの位相差が、２
つの分周クロックα、β間の位相差内にあるようにされ
る。
〔実施例）
第２図に９本発明実施例による伝送系の構成を示す。
第２図において、１は送信側装置、２は受信側装置、３
ａはクロック信号用の伝送路、３ｂはデ−タ信号用の伝
送路、４は発振器、５および９は分周回路、６はフリッ
プフロップＦＦ、１（１位相差比較回路、１１は２人力
のＡＮＤゲート、１２ないし１６はフリップフロップＦ
Ｆ、１７は遅延ゲート、１８は３人力ＡＮＤゲートであ
る。
ａはクロック信号用の伝送路、３ｂはデ−タ信号用の伝
送路、４は発振器、５および９は分周回路、６はフリッ
プフロップＦＦ、１（１位相差比較回路、１１は２人力
のＡＮＤゲート、１２ないし１６はフリップフロップＦ
Ｆ、１７は遅延ゲート、１８は３人力ＡＮＤゲートであ
る。
この実施例では、送信側装置Ｉの発振器４ばＣＲ７表示
用のドツトクロック（例えば５０ＭＨｚ）を発生し１分
周回路５はこのドツトクロックを４分周して４ドツトク
ロツクを発生し、フリップフロップＦＦ６において水平
同期信号ＨＳを４ドツトクロツクで同期化する。また伝
送路３ａ、３ｂは、伝送スキュー（同期ずれ）が１ドツ
トクロツク時間分以上あｉｍ路であり、伝送１１３ａば
ドツトクロックを、伝送路３ｂは同期化された水平同期
信号）（Ｓを、それぞれ伝送する。
用のドツトクロック（例えば５０ＭＨｚ）を発生し１分
周回路５はこのドツトクロックを４分周して４ドツトク
ロツクを発生し、フリップフロップＦＦ６において水平
同期信号ＨＳを４ドツトクロツクで同期化する。また伝
送路３ａ、３ｂは、伝送スキュー（同期ずれ）が１ドツ
トクロツク時間分以上あｉｍ路であり、伝送１１３ａば
ドツトクロックを、伝送路３ｂは同期化された水平同期
信号）（Ｓを、それぞれ伝送する。
次に受信側装置２の細部について第３図ないし第５図を
参照しつつ説明する。第３図はＨＳと分周クロックとの
間に大きな位相差があり２位相調整が行われる場合の動
作タイミング図、第４図は位相調整結果の動作タイミン
グ図、第５図はＩ３と分周クロックとの２間の位相差が
小さく位相調整が行われない場合の動作タイミング図で
ある。
参照しつつ説明する。第３図はＨＳと分周クロックとの
間に大きな位相差があり２位相調整が行われる場合の動
作タイミング図、第４図は位相調整結果の動作タイミン
グ図、第５図はＩ３と分周クロックとの２間の位相差が
小さく位相調整が行われない場合の動作タイミング図で
ある。
受信側装置２において伝送路３ａから受信したドツトク
ロックはＣＣＬＫで表され（第３図ないし第５図に■で
示す）１分周回路９に入力されて。
ロックはＣＣＬＫで表され（第３図ないし第５図に■で
示す）１分周回路９に入力されて。
１ドツトクロツク時間だけ位相が興なる４つの４分周ク
ロックＣ４ＣＬＫφ、Ｃ４ＣＬＫ１．Ｃ４ＣＬＫ２．Ｃ
４ＣＬＫ３を発生する（このうちＣ４ＣＬＫφとＣ４Ｃ
ＬＫ１を第３図ないし第５図に■、■で示す）、またＣ
４ＣＬＫ２は１位相比較回路１０において遅延ゲート１
７に通され、１ドツトクロツク時間よりも少ない時間だ
け遅延された分周クロックＤＣ４ＣＬＫ２が生成される
（第３図ないし第５図に■で示す）、このように４つの
分周クロックのうちの１つだけを僅かずらすことによっ
て１分周クロックの立上りとＩ３の変化点とが同期して
変化点が検出不能となるのを回避することができる。
ロックＣ４ＣＬＫφ、Ｃ４ＣＬＫ１．Ｃ４ＣＬＫ２．Ｃ
４ＣＬＫ３を発生する（このうちＣ４ＣＬＫφとＣ４Ｃ
ＬＫ１を第３図ないし第５図に■、■で示す）、またＣ
４ＣＬＫ２は１位相比較回路１０において遅延ゲート１
７に通され、１ドツトクロツク時間よりも少ない時間だ
け遅延された分周クロックＤＣ４ＣＬＫ２が生成される
（第３図ないし第５図に■で示す）、このように４つの
分周クロックのうちの１つだけを僅かずらすことによっ
て１分周クロックの立上りとＩ３の変化点とが同期して
変化点が検出不能となるのを回避することができる。
位相比較回路ＩＯにおいて、ＦＦ１２は伝送路３ｂから
受信したＩ３をＣ４ＣＬＫ１の立上りでサンプリングし
反転出力する（第３図、第５図の■に示す）、ＦＦ１３
はＦＦ１２の反転出力■をＣ４ＣＬＫφの立上りで同期
化する（第３図、第５図に■で示す）。
受信したＩ３をＣ４ＣＬＫ１の立上りでサンプリングし
反転出力する（第３図、第５図の■に示す）、ＦＦ１３
はＦＦ１２の反転出力■をＣ４ＣＬＫφの立上りで同期
化する（第３図、第５図に■で示す）。
またＦＦ１４は、受信したＩ３をＤＣ４ＣＬＫ２の立上
りでサンプリングしく第３図、第５図に■で示す）、Ｆ
Ｆ１５およびＦＦ１６は、ＦＦＩ４の出力■を、Ｃ４Ｃ
ＬＫφの立上りで同期化する（第３図、第５図に■で示
す）。
りでサンプリングしく第３図、第５図に■で示す）、Ｆ
Ｆ１５およびＦＦ１６は、ＦＦＩ４の出力■を、Ｃ４Ｃ
ＬＫφの立上りで同期化する（第３図、第５図に■で示
す）。
ＡＮＤゲート１１は、Ｃ４ＣＬＫ２とＣ４ＣＬＫ３の一
致をとり、１ドツトクロツク時間の長さで位相比較の判
定タンミングを生成する（第３図。
致をとり、１ドツトクロツク時間の長さで位相比較の判
定タンミングを生成する（第３図。
第５図に［相］で示す）。
ＡＮＤゲート１８は、［相］の判定タイミングにおいて
ＦＦＩ、９．ＦＦ１６からそれぞれ出力されるＣ４ＣＬ
ＫφとＣ４ＣＬＫ１によるＩ３のサンプリング＠［（■
、■）を比較し、不一致の場合出力ＣＬ３１ＮＨをＯＦ
Ｆにしく第３図に■で示す）、一致の場合出力ＣＬＫｊ
ＮＨをＯＮにする（第５図に■で示す）。
ＦＦＩ、９．ＦＦ１６からそれぞれ出力されるＣ４ＣＬ
ＫφとＣ４ＣＬＫ１によるＩ３のサンプリング＠［（■
、■）を比較し、不一致の場合出力ＣＬ３１ＮＨをＯＦ
Ｆにしく第３図に■で示す）、一致の場合出力ＣＬＫｊ
ＮＨをＯＮにする（第５図に■で示す）。
つまり第３図の場合には、Ｃ４ＣＬＫ１の立上りとＤＣ
４ＣＬＫ２の立上りとの間にＩ３の立下りがなく、Ｃ４
ＣＬＫ１とＤＣ４ＣＬＫ２によってサンプリングされる
Ｉ３の値は一致する。
４ＣＬＫ２の立上りとの間にＩ３の立下りがなく、Ｃ４
ＣＬＫ１とＤＣ４ＣＬＫ２によってサンプリングされる
Ｉ３の値は一致する。
このため、ＡＮＤゲートＩ８から分周＠Ｒ９へ送られる
ＣＬＫ−ＩＮＨが１ドツトクロツク時間ＯＮになり１分
周回路９ではその間クロック停止制御が行われる。その
結果３分周回路９から出力される４つの分周クロックは
、ＩＨ３周期に全て１ドツトクロツク時間だけひき伸ば
され、どのような位相差状態にあってもＨ３周期の最大
３サイクルで、Ｉ３の立下りが第４図に示すようにｃ４
ＣＬＫＩの立上りとＤＣ４ＣＬＫ２の立上りの間に入る
ことが可能となる。
ＣＬＫ−ＩＮＨが１ドツトクロツク時間ＯＮになり１分
周回路９ではその間クロック停止制御が行われる。その
結果３分周回路９から出力される４つの分周クロックは
、ＩＨ３周期に全て１ドツトクロツク時間だけひき伸ば
され、どのような位相差状態にあってもＨ３周期の最大
３サイクルで、Ｉ３の立下りが第４図に示すようにｃ４
ＣＬＫＩの立上りとＤＣ４ＣＬＫ２の立上りの間に入る
ことが可能となる。
第５図は、ＨＳの立下りがＣ４ＣＬＫ１の立上りとＤＣ
４ＣＬＫ２の立上りの間にある場合の状態を示し、この
ときＡＮＤゲート１８から出力されるＣＬＫ−ＩＮＨは
ＯＦＦのままであるため。
４ＣＬＫ２の立上りの間にある場合の状態を示し、この
ときＡＮＤゲート１８から出力されるＣＬＫ−ＩＮＨは
ＯＦＦのままであるため。
分周クロックＣ４ＣＬＫφ〜３の周期は変化されず、Ｉ
３に対するＣ４ＣＬＫφ〜３の位相はロッりされる。
３に対するＣ４ＣＬＫφ〜３の位相はロッりされる。
仮にＨ３の立下りがＣ４ＣＬＫ１の立上りに対してセッ
トアツプおよびホールドタイム（安定動作のためパルス
に規定される時間）の規定を満たせずに変化して、Ｃ４
ＣＬＫφ〜３が１ドツトクロック時間だけ伸ばされた場
合であっても１次のサイクルのＨ３の立下りがＤＣ４Ｃ
ＬＫ２の立上りで変化することはない、なぜならば、Ｃ
４ＣＬＫ１〜ＤＣ４ＣＬＫ２の位相差は、１ドツトクロ
ック時間十α（α〉クロックスキュー十セットアツプタ
イム十ホールドタイム）であるからである。
トアツプおよびホールドタイム（安定動作のためパルス
に規定される時間）の規定を満たせずに変化して、Ｃ４
ＣＬＫφ〜３が１ドツトクロック時間だけ伸ばされた場
合であっても１次のサイクルのＨ３の立下りがＤＣ４Ｃ
ＬＫ２の立上りで変化することはない、なぜならば、Ｃ
４ＣＬＫ１〜ＤＣ４ＣＬＫ２の位相差は、１ドツトクロ
ック時間十α（α〉クロックスキュー十セットアツプタ
イム十ホールドタイム）であるからである。
このように、最大でも３ＨＳサイクルの間に。
Ｈ３と１ドツトクロック時間以内の位相ずれで同期され
た分周クロックＣ４ＣＬＫφ〜３を得ることができる。
た分周クロックＣ４ＣＬＫφ〜３を得ることができる。
本発明によれば、高価な高速伝送路を用いたり。
タイミングの遅延を生じることなく、常に１基本クロッ
ク時間の位相差を保証された伝送系を実現することがで
きる。
ク時間の位相差を保証された伝送系を実現することがで
きる。
第１図は本発明の原理的構成図、第２図は本発明実施例
による伝送系の構成図、第３図は本発明実施例における
位相差が大きい場合の動作タイミング図、第４図は位相
調整結果の動作タイミング図、第５図は本発明実施例に
おける位相差が小さい場合の動作タイミング図、第６図
は従来の伝送系の構成図である。 第１図中 １：送信側装置 ２：受信側装置 ３：伝送路 ４：発振器 ５：分周回路 ６；同期化用のフリップフロップＦＦ ９：分周回路 １０：位相差比較回路
による伝送系の構成図、第３図は本発明実施例における
位相差が大きい場合の動作タイミング図、第４図は位相
調整結果の動作タイミング図、第５図は本発明実施例に
おける位相差が小さい場合の動作タイミング図、第６図
は従来の伝送系の構成図である。 第１図中 １：送信側装置 ２：受信側装置 ３：伝送路 ４：発振器 ５：分周回路 ６；同期化用のフリップフロップＦＦ ９：分周回路 １０：位相差比較回路
Claims (1)
- 送信側装置において第１のクロック信号を分周して第２
のクロック信号を発生し、この第２のクロック信号に同
期した第３の信号を発生して、第３の信号の周波数に対
して伝送性能の低い伝送路を通して第１のクロック信号
及び第３の信号を送信し、受信側装置に伝送する伝送系
において、受信側装置では、受信した第１のクロック信
号を分周する分周回路を有し、分周回路により分周され
た第４のクロック信号と、この第４のクロック信号と周
期が等しく位相が異なる第５のクロック信号により第３
の信号をそれぞれサンプリングし、それら２つのサンプ
リングの結果を比較して、２つのサンプリング点間に第
３の信号の変化点が存在するかどうかを調べ、存在しな
い場合には分周回路が発生する第４および第５のクロッ
クの各位相を遅らせて、２つのサンプリング点間に第３
の信号の変化点が存在するように制御し、受信した第３
の信号と分周回路により発生したクロック信号の位相差
を第４のクロック信号と第５のクロック信号の位相差内
におさえることを特徴とした位相差調整回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2225692A JPH04107023A (ja) | 1990-08-28 | 1990-08-28 | 位相差調整回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2225692A JPH04107023A (ja) | 1990-08-28 | 1990-08-28 | 位相差調整回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04107023A true JPH04107023A (ja) | 1992-04-08 |
Family
ID=16833299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2225692A Pending JPH04107023A (ja) | 1990-08-28 | 1990-08-28 | 位相差調整回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04107023A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015173414A (ja) * | 2014-03-12 | 2015-10-01 | 株式会社デンソー | 電子制御装置 |
-
1990
- 1990-08-28 JP JP2225692A patent/JPH04107023A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015173414A (ja) * | 2014-03-12 | 2015-10-01 | 株式会社デンソー | 電子制御装置 |
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