JPH022235A - クロックデューティ補正回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 複数のパッケージ間の従属同期伝送のためにりＤツクと
データとを並送さＵる高速同期システムの各パッケージ
で、受信クロックから再生クロックのデユーティを補正
して次段に送るクロックデユーティ補正回路に関し、 再生クロックのデユーデイが自動的に常に５０％程度に
なるようにすることを目的とし、受信クロックを２分周
する２分周回路と、２分周クロックを制御信号に応じた
遅延間を以て遅延する可変遅延回路と、２分周クロック
と可変遅延回路の出力クロックとの排他的論理和をとる
ことによって再生クロックを１ｑる回路と、再生クロッ
クのデユーティを検出し、そのデユーティが常に５０％
程度になるように、該検出されたデユーティに応じた制
御信号を可変遅延回路にフィードバックする回路とより
なる構成とする。

〔産業上の利用分野〕

本発明は、複数のパッケージ間の従属同１１伝送のため
にクロックとデータとを並送させる高速同期システムの
各パッケージで、受信クロックから再生クロックのデユ
ーティを補正して次段に送るクロックデユーティ補正回
路に関する。

上記高速同期システムを適用される分野として、例えば
広帯域交換別に用いられる高速時分割通話路等がある。

このような高速時分割通話路の例として、本出願人は先
に特願昭６１−３２００９号（特開昭６２　−２２２７
９９号公報）にて「高速時分割通話路装置」を提案した
。

第７図は上記本出願人が先に提案した高速時分割通話路
装置のブロック図を示す。このものは、パイプライン的
に制御回路と通話路メモリとを接続するものであり、多
重度をＮ１ヂヤンネル数をｍとした時に、少なくとも（
Ｎ／ｍ）＋１＝ｎ個の通話路メモリＭ１〜Ｍｎと、各通
話路メモリＭ１〜Ｍｎ対応の制御回路ＣＣ１〜ＣＣｎと
を設けて、データとクロック信号とを転送し、データを
受信した制御回路は受信したクロック信号によりリタイ
ミングして処理し、各制御回路ＣＣ１〜ＣＣｎにより、
それぞれの通話路メモリＭ１〜Ｍｎをシーケンシャルラ
イト・ランダムリードで制御して、タイムスロットの交
換を行なわせるものである。更に、ｎ個の通話路メモリ
Ｍ１〜Ｍｎのうちの少なくとも１個を順次選択し、シー
ケンシャルライトによりデータの書込みを行なわせ、他
の通話路メモリをランダムリードにより所定のタイムス
ロットにデータの読出しを行なわぜるｂのである。

このものによれば、各制御回路ＣＣ１〜ＣＣｎでリタイ
ミングを行なうものであるから、リタイミング区間の長
さが短く、ばらつきが少なくなる。

又通話路メモリＭ１〜Ｍｎの絶対遅延を補償したクロッ
ク信号でリタイミングできることにより、通話路メモリ
の絶対遅延のばらつきがあったとしても、通話路メモリ
Ｍ１〜Ｍｎの動作速度の限界近くで動作させることが可
能となる。又、少なくとも１個の通話路メモリを順次選
択してシーケンシャルライトによりデータを書込み、他
の通話路メモリをランダムリードによりデータの読出し
を行なわせて、タイムスロットの交換を行なうもので、
制御回路と通話路メモリとを組として、順次増設するこ
とが可能となる。

上記高速時分割通話路のような高速同期システムにおい
ては、第８図に示すように、パッケージ間の同期伝送の
ためにクロック及びデータを並送させてパッケージで従
属同期させることが高速化の点から望ましい。然るに、
このようなシステムでは、クロックが高速のために第８
図に示すように各パッケージ１１，１２．１ｓ、・・・
を通過する度にクロック波形が次々に減衰したり、反射
等の影響によって立上り及び立下りがなまって波形劣化
を生じる。このような波形減衰や波形劣化、及び各段で
のクロックバッファ２＋　、２２．２３゜・・・の基準
閾値電圧Ｖ　ｒｅｆの誤差のために各段においてクロッ
クデユーティが等しくならない。なお、第８図中、３＋
　、３２．３３　、・・・はクロックによってデータを
ラッチするためのレジスタである。

ところで、特に高速回路では、波形劣化等があると、ク
ロックデユーティを５０％程度に保っていないと次段パ
ッケージにおいてクロックの立上りタイミングを確保す
ることができヂ、多段接続が不可能になる。そこで、高
速同期システムの多段接続では、各段パッケージにおい
て、クロックデユーティを５０％程度に保つ必要がある
。

〔従来の技術〕

第９図は前述の各段におけるクロックデユーティを補正
するための従来例の要部の回路図を示す。

同図中、４は入力クロックを正入力端子に供給される差
動入力型バッファ、５はバッファ４の基準閾値電圧調整
用のボリュームである。第８図に示す回路が第７図にお
けるバッファ２＋　、２２　。

２３．・・・の代りに各パッケージに設けられている。

ここで、入力クロックはバッファ４の正入力端子に供給
され、負入力端子に印加されている基準閾値電圧のレベ
ルに対応したデユーティをもつ再生クロックとして取出
される。デユーティを調整するに際し、ボリューム５を
手動で可変設定することにより基準閾値電圧Ｖ　ｒＱｆ
を調整し、これにより、再生クロックのデユーティを５
０％程度になるように調整する。この調整により、次段
パッケージにおいて、クロックの立上りタイミングが確
保される。

〔発明が解決しようとする課題〕

上記従来例は、ボリューム５を用いているために手動調
整が必要となり、このために、調整に時間を要したり、
又、正確に調整できない問題点があった。又、波形劣化
の影響が後段のパッケージにまで及び、つまり、波形劣
化に対する耐力に弱く、更に、後段が前段に従属するた
め、ある段以降で調整が終了した後に前段を調整すると
前記ある段以降の後段の調整をやり直さなければならず
、操作が面倒である問題点があった。

本発明は、再生クロックのデｌ−ティが自動的、に常に
５０％程度になるようにするクロックデユーティ補正回
路を提供することを目的とする。

〔課題を解決するための手段〕

第１図は本発明の原理ブロック図を示す。同図中、１１
は２分周回路で、受信クロックを２分周する。１２は可
変遅延回路で、２分周回路１１の出力クロックを制御信
号に応じた遅延量を以て遅延する。１４は刊他的論理和
回路で、２分周回路１１の出力クロックと可変遅延回路
１２の出力クロックとの排他的論理和をとることによっ
て再生クロックを得る。１３はデユーティ検出回路で、
再生クロックのデユーティを検出し、そのデユーティが
常に５０％程度になるように、該検出されたデユーティ
に応じた制御信号を可変遅延回路１２にフィードバック
する。

〔作用〕

再生クロックのデユーティを検出回路１３で検出し、こ
のデユーティが５０％程度になるように可変遅延回路１
２の遅延用を制御する。これにより、再生クロックのデ
ユーティは自動的に常に５０％程度に保持され、デユー
ティ補正を正確に行ない得る。又、受信クロックの立上
り（又は立下り）タイミングのみを基準にして再生クロ
ックを得ているので、波形劣化の影響が後段のパッケー
ジに及ぶことはなく、波形劣化に対する耐力を人にでき
る。

〔実施例〕

第２図は本発明回路の一実施例のブロック図を示し、同
図中、第７図と同一構成部分には同一番号を付してその
説明を省略する。第２図中、１０＋　、１０２．．１０
３．・・・はパッケージで、順次従属して接続されてお
り、データ及びクロックが並送され、各パッケージ間で
クロックによって同期伝送が行なわれる。１１＋　、１
１２．１１３　。

・・・は２分周回路で、入力クロック（受信クロック）
を２分周する。１２＋　、１２２．１２３　、・・・は
可変遅延回路で、夫々２分周回路１１１，１１２゜１１
３、・・・の各出力を所定遅延時間遅延して取出す。１
３＋　、１３２．１３３　、・・・はデユーティ検出回
路で、再生クロックのデユーティを検出してこれに応じ
た制御信号を出力して可変遅延回路１２＋　、１２２．
１２３　、・・・のｄ延時間を可変する。１４＋　、１
４２．１４３　、・・・はエクスクルシブオアゲート（
排他的論理和回路）で、２分周回路１１＋　、１１２．
１１３　、・・・の出力と可変遅延回路１２１，１２２
，１２３．・・・の出力との排他的論理和をとって再生
クロックを１ｑる。

次に、本発明回路の動作について説明する。第３図は第
２図中１つのパッケージの２分周回路、可変遅延回路、
デユーティ検出回路の具体的回路図を示し、第４図はそ
の信号波形図を示す。第３図において、２分周回路１１
のフリップ７０ツブ１５のクロック端子に入来したデユ
ーティが５０％でない受信クロックａ（第４図（Ａ））
は、ここで周波数を１／２にされて２分周クロックｂ（
第４図（Ｂ））として取出される。この場合、２分周ク
ロックｂの立上り及び立下りの各タイミングは受信クロ
ックａのデユーティに無関係に受信クロックａの立上り
タイミングに対応する。

２分周クロックｂは後述のエクスクルシブオアゲ−１−
１４に供給される一方、可変遅延回路１２の複数段の遅
延部１６＋　、１６２　、・・・に供給されてここで順
次遅延される。

一方、エクスクルシブオアゲート１４の出力である再生
クロックはデユーティ検出回路１３の平均化回路１７に
供給され、ここでそのデユーティに対応したレベルの積
分電圧（平均電圧）とされ、この平均電圧は上限コンパ
レータ１８ａ及び下限コンパレータ１８ｂに供給される
。上限コンパレータ１８ａは上限閾値電圧ＶＨ（＝５０
％閾Ｉｔ１電圧Ｖｔｈ−１−ａ）を設定されており、下
限コンパレータ１８ｂは下限閾値電圧ＶＬ　　（＝５０
％閾値電圧ｖｔｈ−ａ＞を設定されている。

前記平均電圧が上限量値電圧ＶＨ以上である（再生クロ
ックのデユーティが５０％より大きい）場合は下限コン
パレータ１８ａからダウンカウント制御信号が出力され
る一方、前記平均電圧が下限聞直電圧ＶＬ以下である（
再生クロックのデユーティが５０％より小さい）場合は
下限コンパレータ１８ｂからアップカウント制御信号が
出力され、大々アップダウンカウンタ１９のダウン制御
端子Ｄ、アップ制御ＩＩ端子Ｕに供給される。アップダ
ウンカウンタ１９はクロック源２０からの低周波クロッ
クで動作し、前記平均電圧が前記上限閾値電圧ＶＨと下
限閾値電圧ＶＬとの間にある時以外はコンパレータ１８
ａ、１８ｂからの制御信号によってカウントダウン又は
カウントアツプし、夫々の場合の制御（ｃｉ号を可変遅
延回路１２のセレクタ２１に供給する。これにより、再
生クロックのデユーティが５０％よりも大きい時はセレ
クタ２１の選択によって小なる遅延ｍとされ、２分周ク
ロックｂ（第４図（Ｂ））は小なる遅延時間を以て遅延
される一方、再生クロックのデユーティが５０％よりも
小さい時はセレクタ２１の選択によって大なる遅延部と
され、２分周りＯツクｂは大なる遅延時間を以て遅延さ
れる。

従って、可変遅延回路１２からは再生クロックｄ（第４
図（Ｄ））のデユーティが５０％程度になるような遅延
８で遅延された遅れ２分周クロックＣ（第４図（Ｃ））
が取出され、これにより、再生り０ツクｄは自動的に常
に５０％程度のデユーティに保持される。このため、第
８図に示す従来例のようにデユーティ調整のためにわざ
わざボリューム５を操作する必ａはなく、又、そのデユ
ーティ補正を正確に行ない得る。

又、本発明では各パッケージ夫々独立に、受信クロック
ａの立上りのみ（又は立下りのみでもよい）を基準とし
て再生クロックｄｔｉ−得ているので、従来例のように
波形劣化の影響が後段のパッケージにまで及ぶことはな
く、従来例に比して波形劣化に対する耐力を大にできる
。この場合、各パッケージ夫々独立に再生クロックｄを
（７ることができ、つまり、各パッケージの従属関係を
断つことができ、従って、従来例のように前段を調整す
ると後段の調整をやり直さなければならないというよう
な不都合を生じることはない。

なお、各段とも再生クロッタデ１−テイを５０％程度に
できるので、そのレベルを」−分にとることができ、各
段で波形減衰することはない。

ところで、デユーティ検出回路１３を用いず、可変遅延
回路１２を受信りＯツクの周期の１７２の遅延部をもっ
た固定遅延回路に置き換えた構成でも５０％デユーティ
の再生クロックを（ｑることはできる。然るに、このよ
うにすると、各パッケージ大々固定遅延回路の遅延部を
正確に調整設定する必要があり、そのための調整が刃常
に困難であり、又、温度変動等で固定遅延回路の遅延間
にばらつきを生じた場合、再生クロックのデユーデイは
５０％程度にならなくなるので好ましくない。

本発明のように可変「風回路を用いれば遅延部の調整設
定は不要であり、又、温度変動による遅延ｎのばらつき
の影響もない。

ここで、可変遅延回路１２の遅延間と再生クロックのデ
ユーティとの関係について考えてみる。

デユーティ検出回路１３の平均化回路１７で１７られる
平均電圧（積分電圧）と可変遅延回路１２の遅延量との
関係は第５図に示す如くであり（ＥＣＬ（エミッタ・カ
ップルド・ロジック）ゲートの場合）、５０％ＩＪ値？
Ｒ圧Ｖｔｈ（例えｌ；ｆ−１，３Ｖ）を中心にした上限
［［圧Ｖ）＋　（＝Ｖｔｈ＋ａ）以上及び下限閾値電圧
ＶＬ　　（＝Ｖｔｈ−ａ）以下の積分電圧の時所定遅延
吊とすることにより、図中τで丞す範囲に再生クロック
のデユーティを保持できる。

この場合、２分周クロックｂ（第６図（Ａ））に対して
受信クロックの周期Ｔの１／２の遅延量（（１／２）Ｔ
デイレイ）の遅れ２分周クロックＣ２（第６図（Ｃ））
では５０％デユーティの再生クロックｄｚ　　（第６図
（Ｆ））を（ｑることができ、又、２分周クロックしに
対して（１／４）Ｔの遅延ｆｌ　（（１／４）Ｔデイレ
イ）の遅れ２分周クロックＣ＋　　（第６図（Ｂ））で
は第６図（Ｅ）に小す再生りＯツクｄｌを得ることがで
きる。然るに、２分周クロックｂに対して（５／４）Ｔ
の遅延ｆｆ１（（５／４）Ｔデイレイ）の遅れ２分周ク
ロックＣ３（第６図（Ｄ））では第６図（Ｇ）に丞すよ
うに受信クロックとは逆相の再生クロックｄ２となって
しまう。従って、受信クロックの周期Ｔの１／２を中心
にしたＯ−Ｔの正相の遅延量で使用する必要がある。

〔発明の効果〕

以上説明した如く、本発明によれば、自動的に再生クロ
ックのデユーティを５０％稈度に補正でき、従来例に比
して手間が省け、しかも正確に補正でき、又、可変遅延
回路を用いているので固定遅延回路のように各パッケー
ジの遅延量を調整設定する必要がなく、更に、温度変動
等に対する遅延ｍ変動の影響もない。又、受信クロック
の立上り（又は立下り）タイミングのみを基準にして再
生クロックを得ているので、各パッケージ夫々独立に再
生クロックを得ることができ、つまり、各パッケージの
従属関係を断つことができ、従来例のように波形劣化の
影響が侵段のパッケージにまで及ぶことはなく、従来例
に比して波形劣化に対する耐力を大にできる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明回路の一実施例のブロック図、第３図は
第２図に示す回路の１つのパッケージ中の要部の回路図
、 第４図は第３図に示す回路の信号波形図、第５図は積分
電圧と遅延量との関係を示す図、第６図は遅延量と再生
クロックのデユーティとの関係を示す図、 第７図は本出願人が先に提案した高速時分割通話路装冒
のブロック図、 第８図は従属接続された高速同期システムの問題点を説
明する図、 第９図は従来回路の一例の回路図である。 １１．１１＋　、１１２．１１３　、・・・は２分周回
路、１２．１２＋　、１２２．１２３　、・・・は可変
遅延回路、 １３．１３＋　、１３２．１３３　、・・・はデユーテ
ィ検出回路、 １４．１４＋　、１４２．１４３　、・・・は排他的論
理和回路、 １５はフリップ７０ツブ、 １６１．１６２は遅延部、 １７は平均化回路、 １８ａは上限コンパレータ、 １８ｂは下限コンパレータ、 １９はアップダウンカウンタ、 ２１はセレクタ を示す。 図において、 １０＋　、１０２．１０３　、・・・はパッケージ、Ｗ
楚ｄｐ→ 刊埼燈圧℃匠腹ち４■玉を示紺口 第５図 ＣＢ）（％）Ｔ当′Ｈ （Ｃ）（ζ）Ｔ鍮Ｈ （Ｄ）（％）Ｔ乙− （Ｅ） Ｃ１ニ一丁−シ−「］−一 Ｃ１工」上ゴ■」ニー １Ｌ−８堂と再生２０・２の５−′鼠−シとりｍ＋本ε
イぐ丁図第７図 第８図 １友こキζ回シ→リク、＠コ岨しｑ

Claims (1)

1. 【特許請求の範囲】 　複数のパッケージ間の従属同期伝送のためにクロック
   とデータとを並送させる高速同期システムでの各パッケ
   ージで、受信クロックから再生クロックのデューティを
   補正して次段に送るクロックデューティ補正回路におい
   て、 受信クロックを２分周回路（１１）と、 該２分周回路（１１）の出力クロックを制御信号に応じ
   た遅延量を以て遅延する可変遅延回路（１２）と、 上記２分周回路（１１）の出力クロックと該可変遅延回
   路（１２）の出力クロックとの排他的論理和をとること
   によつて再生クロックを得る排他的論理和回路（１４）
   と、 該再生クロックのデューティを検出し、そのデューティ
   が常に５０％程度になるように、該検出されたデューテ
   ィに応じた上記制御信号を上記可変遅延回路（１２）に
   フィードバックするデューティ検出回路（１３）とより
   なることを特徴とするクロックデューティ補正回路。