JP2020113987A - クロック信号に同期される信号生成回路及びこれを用いる半導体装置 - Google Patents

クロック信号に同期される信号生成回路及びこれを用いる半導体装置 Download PDF

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Abstract

【課題】分周クロック信号を用いて内部信号を生成する半導体装置において正確なパルス幅を有する出力信号を生成することで、半導体装置の動作信頼性を向上させることができる信号生成回路を提供する。【解決手段】信号生成回路１００は、第１の入力信号ＩＮＡを第１の分周クロック信号ＱＣＬＫに同期して遅延させて第１の同期信号ＳＰＳ１を生成し、第２の入力信号ＩＮＢを第２の分周クロック信号ＱＢＣＬＫに同期して遅延させて第２の同期信号ＳＰＳ２を生成する。信号生成回路１００は、オン制御信号ＯＮ及びオフ制御信号ＯＦＦに基づき、第１及び第２の同期信号（ＳＰＳ１，ＳＰＳ２）のパルス幅を調節する。信号生成回路１００は、第１及び第２の同期信号（ＳＰＳ１，ＳＰＳ２）から生成された予備出力信号ＯＵＴＰを第１及び第２の分周クロック信号（ＱＣＬＫ，ＱＢＣＬＫ）にリタイミングして出力信号を生成するリタイミング回路１３０を含む。【選択図】図１

Description

本発明は、集積回路技術に関し、より詳しくは、クロック信号に同期されて動作する半導体装置に関する。
電子装置は多くの電子構成要素を含み、その中でコンピュータシステムは半導体からなる多くの半導体装置を含むことができる。コンピュータシステムを構成する半導体装置等は、クロック信号とデータを転送及び受信して互いに通信できる。前記半導体装置等はクロック信号に同期されて動作できる。前記半導体装置等は、外部装置から転送された信号に基づいて内部的に多様な信号が生成できる。前記多様な信号等は、前記半導体装置等の内部回路によって遅延されて生成されることができる。前記遅延は、同期化した遅延(synchronous delay)及び非同期化した遅延(asynchronous delay)を含むことができる。例えば、ＤＲＡＭ(Dynamic Random Access Memory)のようなメモリ装置は、データ及び前記データと関連したクロック信号等に対しては同期化した遅延を用いて内部信号を生成し、コマンド信号及びアドレス信号等のようなデータ以外の制御信号等に対しては非同期化した遅延を用いて内部信号が生成できる。しかしながら、データの出力時、前記半導体装置等は、非同期化した遅延を用いて生成された内部信号を再度クロック信号に同期させる動作を遂行する必要がある。このような動作は、ドメインクロッシング(domain crossing)として言及される。コンピュータシステム又は半導体システムの動作速度が増加しながら、クロック信号の周波数は増加しつつある。半導体装置等は内部的に信号を処理するのに必要なマージンを確保するために、高周波数を有するクロック信号を分周して低周波数を有する分周クロック信号を生成して用いる。分周クロック信号を用いてドメインクロッシング動作が遂行される場合、一定の遅延量及びパルス幅を有する信号が生成できる回路を必要とする。
本発明の実施例は、入力信号を位相が異なる二つのクロック信号に同期して遅延させ、遅延された信号をリタイミング(retiming)して、一定の範囲のパルス幅を有する出力信号が生成できる信号生成回路及びこれを用いる半導体装置を提供する。
本発明の実施例による信号生成回路は、クロック信号を分周して第１の分周クロック信号及び第２の分周クロック信号を生成するクロック分周回路；第１の入力信号を前記第１の分周クロック信号に同期して遅延させて第１の同期信号を生成し、オン制御信号及びオフ制御信号に基づいて前記第１の同期信号のパルス幅を調節する第１の同期信号生成回路；第２の入力信号を前記第２の分周クロック信号に同期して遅延させて第２の同期信号を生成し、前記オン制御信号及び前記オフ制御信号に基づいて前記第２の同期信号のパルス幅を調節する第２の同期信号生成回路；及び、前記第１及び第２の同期信号の少なくとも一つから生成された予備出力信号を前記第１及び第２の分周クロック信号にリタイミングして、出力信号を生成するリタイミング回路を含むことができる。
本発明の実施例による信号生成回路は、クロック信号を分周して第１の分周クロック信号及び第２の分周クロック信号を生成するクロック分周器；前記第１の分周クロック信号及びオン制御信号に基づいて第１の入力信号を遅延させてイーブンオンパルス信号を生成し、前記第２の分周クロック信号及び前記オン制御信号に基づいて第２の入力信号を遅延させてオッドオンパルス信号を生成するオンパルス生成回路；前記第１の分周クロック信号及びオフ制御信号に基づき、前記イーブンオンパルス信号及び前記オッドオンパルス信号の一つを遅延させて複数のイーブンオフパルス信号を生成し、前記第２の分周クロック信号及び前記オフ制御信号に基づき、前記イーブンオンパルス信号及び前記オッドオンパルス信号の一つを遅延させて複数のオッドオフパルス信号を生成するオフパルス生成回路；前記イーブンオンパルス信号及び前記オッドオンパルス信号の一つと、前記複数のイーブンオフパルス信号とを組合せて第１の同期信号を生成し、前記イーブンオンパルス信号及び前記オッドオンパルス信号の一つと、前記複数のオッドオフパルス信号とを組合せて第２の同期信号を生成するパルス合算回路；及び、前記第１及び第２の同期信号の一つから生成された予備出力信号を前記第１及び第２の分周クロック信号にリタイミングさせて出力信号を生成するリタイミング回路を含むことができる。
本発明の実施例は、分周クロック信号を用いて内部信号を生成する半導体装置において正確なパルス幅を有する出力信号が生成できることで、半導体装置の動作信頼性を向上させることができる。
本発明の実施例による信号生成回路の構成を示す図である。 図１に示す第１の同期信号生成回路及び第２の同期信号生成回路の構成を示す図である。 本発明の実施例による第１のオンタイミング制御回路の構成を示す図である。 本発明の実施例による第１のオフタイミング制御回路及び図２に示す第１のパルス合算器の連結関係を示す図である。 本発明の実施例によるパルス幅制御回路の構成を示す図である。 本発明の実施例によるリタイミング回路の構成を示す図である。 図６ａに示すリタイミング回路の動作を示すタイミング図である。 本発明の実施例によるリタイミング回路の構成を示す図である。 図７ａに示すリタイミング回路の動作を示すタイミング図である。 本発明の実施例によるリタイミング回路の構成を示す図である。 本発明の実施例によるリタイミング回路の構成を示す図である。 本発明の実施例によるリタイミング回路の構成を示す図である。 図１０に示すプログラマブルリタイミングモジュールの構成を示す図である。 モード信号及びバイパス信号によって設定されるプログラマブルリタイミングモジュールのリタイミングレイテンシを示すテーブルである。 本発明の実施例によるパルス幅制御回路の少なくとも一部の構成を示す図である。 本発明の実施例による信号生成回路の構成を示す図である。 本発明の実施例による半導体装置の構成を示す図である。 本発明の実施例によるパルス幅制御回路の構成を示す図である。 本発明の実施例によるドメインクロッシング回路の構成を示す図である。
図１は、本発明の実施例による信号生成回路１００の構成を示す図である。図１に示すように、前記信号生成回路１００は、第１の入力信号(ＩＮＡ)及び第２の入力信号(ＩＮＢ)を受信して出力信号(ＯＵＴ)が生成できる。前記信号生成回路１００は、前記第１の入力信号(ＩＮＡ)を第１の分周クロック信号(ＱＣＬＫ)に同期して遅延させ、前記第２の入力信号(ＩＮＢ)を第２の分周クロック信号(ＱＢＣＬＫ)に同期して遅延させ、前記出力信号(ＯＵＴ)が生成できる。前記第１の分周クロック信号(ＱＣＬＫ)は、前記第２の分周クロック信号(ＱＢＣＬＫ)と互いに異なる位相を有することができる。例えば、前記第１の分周クロック信号(ＱＣＬＫ)は、前記第２の分周クロック信号(ＱＢＣＬＫ)と１８０°の位相差を有することができる。前記信号生成回路１００は、オン制御信号(ＯＮ)及びオフ制御信号(ＯＦＦ)に基づき、前記第１及び第２の入力信号(ＩＮＡ、ＩＮＢ)の遅延量を各々調節し、前記出力信号(ＯＵＴ)のパルス幅が調節できる。
前記信号生成回路１００はクロック分周回路１０１を含むことができる。前記クロック分周回路１０１は、クロック信号(ＣＬＫ)の周波数を分周して、前記第１及び第２の分周クロック信号(ＱＣＬＫ、ＱＢＣＬＫ)が生成できる。例えば、前記クロック分周回路１０１は、前記クロック信号(ＣＬＫ)の周波数を２分周して、前記第１及び第２の分周クロック信号(ＱＣＬＫ、ＱＢＣＬＫ)が生成できる。前記第１の分周クロック信号(ＱＣＬＫ)は、前記第２の分周クロック信号(ＱＢＣＬＫ)と１８０°の位相差を有することができる。例えば、前記第１の分周クロック信号(ＱＣＬＫ)は、前記クロック信号(ＣＬＫ)の奇数番目の立ち下がりエッジに同期される位相を有することができ、前記第２の分周クロック信号(ＱＢＣＬＫ)は、前記クロック信号(ＣＬＫ)の偶数番目の立ち下がりエッジに同期される位相を有することができる。前記第１の入力信号(ＩＮＡ)は、前記クロック信号(ＣＬＫ)の奇数番目の立ち上がりエッジに同期されて受信された信号から生成でき、前記第２の入力信号(ＩＮＢ)は、前記クロック信号(ＣＬＫ)の偶数番目の立ち上がりエッジに同期されて受信された信号から生成できる。半導体装置及びシステムの動作速度が増加しながら、前記クロック信号(ＣＬＫ)は高周波数を有することができる。前記クロック信号(ＣＬＫ)の周波数が増加すれば、周期が短くなって振幅が小さくなるため、信号をサンプリング又はホールドするための時間マージンが不足することになる。したがって、前記信号生成回路１００は、前記クロック信号(ＣＬＫ)から前記第１及び第２の分周クロック信号(ＱＣＬＫ、ＱＢＣＬＫ)を生成し、前記第１及び第２の分周クロック信号(ＱＣＬＫ、ＱＢＣＬＫ)を用いて前記出力信号(ＯＵＴ)を生成することで、前記第１及び第２のの入力信号(ＩＮＡ、ＩＮＢ)から前記出力信号(ＯＵＴ)を生成するための時間マージンを十分に確保できる。
前記信号生成回路１００は、第１の同期信号生成回路１１０、第２の同期信号生成回路１２０及びリタイミング回路１３０を含むことができる。前記第１の同期信号生成回路１１０は、前記第１の入力信号(ＩＮＡ)、前記第１の分周クロック信号(ＱＣＬＫ)、前記オン制御信号(ＯＮ)及び前記オフ制御信号(ＯＦＦ)を受信して、第１の同期信号(ＳＰＳ１)が生成できる。前記第１の同期信号生成回路１１０は、前記第１の入力信号(ＩＮＡ)を前記第１の分周クロック信号(ＱＣＬＫ)に同期して遅延させて前記第１の同期信号(ＳＰＳ１)を生成し、前記オン制御信号(ＯＮ)及び前記オフ制御信号(ＯＦＦ)に基づき、前記第１の同期信号(ＳＰＳ１)のパルス幅が調節できる。
前記第１の同期信号生成回路１１０は、前記第１の分周クロック信号(ＱＣＬＫ)のｎサイクルだけ前記第１の入力信号(ＩＮＡ)を遅延させ、前記イーブンオンパルス信号(ＯＮＡ)が生成できる。前記第１の同期信号生成回路１１０は、前記イーブンオンパルス信号(ＯＮＡ)に基づき、前記第１の同期信号(ＳＰＳ１)のイネーブル時点が決定できる。前記ｎは前記オン制御信号(ＯＮ)に基づいて決定できる。前記ｎは前記オン制御信号(ＯＮ)の情報に対応する値であり得る。前記第１の同期信号生成回路１１０は、前記第１の分周クロック信号のｍサイクルだけ前記イーブンオンパルス信号(ＯＮＡ)を遅延させてイーブンオフパルス信号(ＯＦＦＡ)が生成できる。前記第１の同期信号生成回路１１０は、前記イーブンオフパルス信号(ＯＦＦＡ)に基づき、前記第１の同期信号(ＳＰＳ１)のディセーブル時点が決定できる。前記ｍは前記オフ制御信号(ＯＦＦ)に基づいて決定できる。前記ｍは前記オフ制御信号(ＯＦＦ)の情報に対応する値であり得る。
前記第２の同期信号生成回路１２０は、前記第２の入力信号(ＩＮＢ)、前記第２の分周クロック信号(ＱＢＣＬＫ)、前記オン制御信号(ＯＮ)及び前記オフ制御信号(ＯＦＦ)を受信して、第２の同期信号(ＳＰＳ２)が生成できる。前記第２の同期信号生成回路１２０は、前記第２の入力信号(ＩＮＢ)を前記第２の分周クロック信号(ＱＢＣＬＫ)に同期して遅延させて前記第２の同期信号(ＳＰＳ２)を生成し、前記オン制御信号(ＯＮ)及び前記オフ制御信号(ＯＦＦ)に基づき、前記第２の同期信号(ＳＰＳ２)のパルス幅が調節できる。
前記第２の同期信号生成回路１２０は、前記第２の分周クロック信号(ＱＢＣＬＫ)のｎサイクルだけ前記第２の入力信号(ＩＮＢ)を遅延させ、前記オッドオンパルス信号(ＯＮＢ)が生成できる。前記第２の同期信号生成回路１２０は、前記オッドオンパルス信号(ＯＮＢ)に基づき、前記第２の同期信号(ＳＰＳ２)のイネーブル時点が決定できる。前記第２の同期信号生成回路１２０は、前記第２の分周クロック信号(ＱＢＣＬＫ)のｍサイクルだけ前記オッドオンパルス信号(ＯＮＢ)を遅延させ、オッドオフパルス信号(ＯＦＦＢ)が生成できる。前記第２の同期信号生成回路１２０は、前記オッドオフパルス信号(ＯＦＦＢ)に基づき、前記第２の同期信号(ＳＰＳ２)のディセーブル時点が決定できる。
前記リタイミング回路１３０は、第１及び第２の同期信号(ＳＰＳ１、ＳＰＳ２)の一つから生成された予備出力信号(ＯＵＴＰ)が受信できる。前記信号生成回路１００は、前記第１及び第２の同期信号(ＳＰＳ１、ＳＰＳ２)を受信して前記予備出力信号(ＯＵＴＰ)を生成するゲーティング回路１４０をさらに含むことができる。前記ゲーティング回路１４０は、前記第１の同期信号(ＳＰＳ１)又は前記第２の同期信号(ＳＰＳ２)を前記予備出力信号(ＯＵＴＰ)として出力できる。例えば、前記ゲーティング回路１４０はオアゲートを含むことができる。前記リタイミング回路１３０は、前記第１及び第２の分周クロック信号(ＱＣＬＫ、ＱＢＣＬＫ)が受信できる。前記リタイミング回路１３０は、前記予備出力信号(ＯＵＴＰ)を前記第１及び第２の分周クロック信号(ＱＣＬＫ、ＱＢＣＬＫ)にリタイミングして前記出力信号(ＯＵＴ)が生成できる。前記リタイミング回路１３０は、前記予備出力信号(ＯＵＴＰ)を前記第１及び第２の分周クロック信号(ＱＣＬＫ、ＱＢＣＬＫ)に各々同期して遅延させ、遅延された信号を組み合わせて前記出力信号(ＯＵＴ)が生成できる。
前記信号生成回路１００は、二つの互いに異なる位相を有するクロック信号を用いるため、前記リタイミング回路１３０は、前記第１及び第２の分周クロック信号(ＱＣＬＫ、ＱＢＣＬＫ)の何れか一つだけでリタイミング動作が遂行できない。例えば、前記リタイミング回路１３０が前記第１の同期信号(ＳＰＳ１)から生成された予備出力信号(ＯＵＴＰ)を第２の分周クロック信号(ＱＢＣＬＫ)にリタイミングする場合、或いは、前記第２の同期信号(ＳＰＳ２)から生成された予備出力信号(ＯＵＴＰ)を第１の分周クロック信号(ＱＣＬＫ)にリタイミングする場合、出力信号(ＯＵＴ)の一定のパルス幅を保障し難い。前記リタイミング回路１３０は、前記予備出力信号(ＯＵＴＰ)が前記第１及び第２の同期信号(ＳＰＳ１、ＳＰＳ２)の何れか一つから生成されたか否かとは無関係に、前記第１及び第２の分周クロック信号(ＱＣＬＫ、ＱＢＣＬＫ)の全部を用いて前記予備出力信号(ＯＵＴＰ)に対するリタイミング動作を遂行するので、一定の範囲のパルス幅を有する前記出力信号(ＯＵＴ)が生成できる。
前記信号生成回路１００はパルス幅制御回路１５０をさらに含むことができる。前記パルス幅制御回路１５０は、前記信号生成回路１００を含む半導体装置の動作情報及び前記リタイミング回路１３０の動作情報に基づき、前記オン制御信号(ＯＮ)及び前記オフ制御信号(ＯＦＦ)が生成できる。前記半導体装置の動作情報は、前記出力信号(ＯＵＴ)のイネーブル時点及びディセーブル時点を決定し、前記出力信号(ＯＵＴ)のパルス幅を決定する情報を含むことができる。前記半導体装置の動作情報は、動作レイテンシ(ＬＡＴ)及び動作区間情報(ＢＬ)を含むことができる。例えば、前記動作レイテンシ(ＬＡＴ)は、ＣＡＳレイテンシ(Column Address Strobe Latency)やリードレイテンシ(Read Latency)のような時間情報であり得る。前記動作区間情報(ＢＬ)は、バースト長(Burst Length)のような時間情報であり得る。例えば、前記信号生成回路１００は、前記第１及び第２の入力信号(ＩＮＡ、ＩＮＢ)が入力された後、前記動作レイテンシ(ＬＡＴ)に対応するクロック信号のサイクルの以後に前記出力信号(ＯＵＴ)をイネーブルさせ、前記動作区間情報(ＢＬ)に対応するクロック信号のサイクルの以後に前記出力信号(ＯＵＴ)をディセーブルさせる。
前記リタイミング回路１３０の動作情報はリタイミングレイテンシであり得る。前記リタイミング回路の動作情報又は前記リタイミングレイテンシは、前記リタイミング回路１３０が前記予備出力信号(ＯＵＴＰ)を前記第１及び第２の分周クロック信号(ＱＣＬＫ、ＱＢＣＬＫ)にリタイミングしながら発生する遅延時間に対応できる。前記リタイミングレイテンシは、オンオフセット信号(ＯＳＥ)及びオフオフセット信号(ＯＳＤ)を含むことができる。前記パルス幅制御回路１５０は、前記動作レイテンシ(ＬＡＴ)及び前記オンオフセット信号(ＯＳＥ)に基づき、前記出力信号(ＯＵＴ)のイネーブル時点を決定するための前記オン制御信号(ＯＮ)が生成できる。前記パルス幅制御回路１５０は、前記動作区間情報(ＢＬ)及び前記オフオフセット信号(ＯＳＤ)に基づき、前記出力信号(ＯＵＴ)のディセーブル時点を決定するための前記オフ制御信号(ＯＦＦ)が生成できる。
図２は、図１に示す第１の同期信号生成回路１１０及び第２の同期信号生成回路１２０の構成を示す図である。図２に示すように、前記第１の同期信号生成回路１１０は、第１のオンタイミング制御回路２１１、第１のオフタイミング制御回路２１２及び第１のパルス合算器２１３を含むことができる。前記第１のオンタイミング制御回路２１１は、前記第１の入力信号(ＩＮＡ)、前記第１の分周クロック信号(ＱＣＬＫ)及び前記オン制御信号(ＯＮ)を受信して、前記イーブンオンパルス信号(ＯＮＡ)が生成できる。前記第１のオンタイミング制御回路２１１は、前記第１の入力信号(ＩＮＡ)を前記第１の分周クロック信号(ＱＣＬＫ)に同期して、前記オン制御信号(ＯＮ)に対応する時間だけ遅延させ、前記イーブンオンパルス信号(ＯＮＡ)が生成できる。前記第１のオンタイミング制御回路２１１は、前記第１の入力信号(ＩＮＡ)を前記第１の分周クロック信号(ＱＣＬＫ)のｎサイクルだけ遅延させ、前記イーブンオンパルス信号(ＯＮＡ)が生成できる。前記ｎは２以上の整数であり得、前記オン制御信号(ＯＮ)に基づいて決定され得る。
前記第１のオフタイミング制御回路２１２は、前記イーブンオンパルス信号(ＯＮＡ)、前記第１の分周クロック信号(ＱＣＬＫ)及び前記オフ制御信号(ＯＦＦ)が受信できる。前記第１のオフタイミング制御回路２１２は、前記イーブンオンパルス信号(ＯＮＡ)を前記第１の分周クロック信号(ＱＣＬＫ)に同期して、前記オフ制御信号(ＯＦＦ)に対応する時間だけ遅延させ、イーブンオフパルス信号(ＯＦＦＡ)が生成できる。前記第１のオフタイミング制御回路２１２は、前記イーブンオンパルス信号(ＯＮＡ)を前記第１の分周クロック信号(ＱＣＬＫ)のｍサイクルだけ遅延させ、前記イーブンオフパルス信号(ＯＦＦＡ)が生成でき、前記ｍは前記オフ制御信号(ＯＦＦ)に基づいて決定され得る。一実施例において、前記第１のオフタイミング制御回路２１２は、前記イーブンオンパルス信号(ＯＮＡ)を前記第１の分周クロック信号(ＱＣＬＫ)のｍ/２サイクルだけ遅延させ、ｍ個のイーブンオフパルス信号(ＯＦＦＡ)が生成できる。前記ｍは１以上の整数であり得、前記オフ制御信号(ＯＦＦ)に基づいて決定され得る。
前記第１のパルス合算器２１３は、前記イーブンオンパルス信号(ＯＮＡ)及び前記イーブンオフパルス信号(ＯＦＦＡ)を受信して、前記第１の同期信号(ＳＰＳ１)が出力できる。前記第１のパルス合算器２１３は、前記イーブンオンパルス信号(ＯＮＡ)に基づいて前記第１の同期信号(ＳＰＳ１)をイネーブルさせ、前記イーブンオフパルス信号(ＯＦＦＡ)に基づいて前記第１の同期信号(ＳＰＳ１)をディセーブルさせる。一実施例において、前記第１のパルス合算器２１３は、前記イーブンオンパルス信号(ＯＮＡ)と前記ｍ個のイーブンオフパルス信号(ＯＦＦＡ)とを合算して、前記第１の同期信号(ＳＰＳ１)が生成できる。
前記第２の同期信号生成回路１２０は、第２のオンタイミング制御回路２２１、第２のオフタイミング制御回路２２２及び第２のパルス合算器２２３を含むことができる。前記第２のオンタイミング制御回路２２１は、前記第２の入力信号(ＩＮＢ)、前記第２の分周クロック信号(ＱＢＣＬＫ)及び前記オン制御信号(ＯＮ)を受信して、前記オッドオンパルス信号(ＯＮＢ)が生成できる。前記第２のオンタイミング制御回路２２１は、前記第２の入力信号(ＩＮＢ)を前記第２の分周クロック信号(ＱＢＣＬＫ)に同期して、前記オン制御信号(ＯＮ)に対応する時間だけ遅延させ、前記オッドオンパルス信号(ＯＮＢ)が生成できる。前記第２のオンタイミング制御回路２２１は、前記第２の入力信号(ＩＮＢ)を前記第２の分周クロック信号(ＱＢＣＬＫ)のｎサイクルだけ遅延させ、前記オッドオンパルス信号(ＯＮＢ)が生成できる。
前記第２のオフタイミング制御回路２２２は、前記オッドオンパルス信号(ＯＮＢ)、前記第２の分周クロック信号(ＱＢＣＬＫ)及び前記オフ制御信号(ＯＦＦ)が受信できる。前記第２のオフタイミング制御回路２２２は、前記オッドオンパルス信号(ＯＮＢ)を前記第２の分周クロック信号(ＱＢＣＬＫ)に同期して、前記オフ制御信号(ＯＦＦ)に対応する時間だけ遅延させ、オッドオフパルス信号(ＯＦＦＢ)が生成できる。前記第２のオフタイミング制御回路２２２は、前記オッドオンパルス信号(ＯＮＢ)を前記第２の分周クロック信号(ＱＢＣＬＫ)のｍサイクルだけ遅延させ、前記オッドオフパルス信号(ＯＦＦＢ)が生成でき、前記ｍは前記オフ制御信号(ＯＦＦ)に基づいて決定され得る。一実施例において、前記第２のオフタイミング制御回路２２２は、前記オッドオンパルス信号(ＯＮＢ)を前記第２の分周クロック信号(ＱＢＣＬＫ)のｍ/２サイクルだけ遅延させ、ｍ個のオッドオフパルス信号(ＯＦＦＢ)が生成できる。
前記第２のパルス合算器２２３は、前記オッドオンパルス信号(ＯＮＢ)及び前記オッドオフパルス信号(ＯＦＦＢ)を受信して、前記第２の同期信号(ＳＰＳ２)が出力できる。前記第２のパルス合算器２２３は、前記オッドオンパルス信号(ＯＮＢ)に基づいて前記第２の同期信号(ＳＰＳ２)をイネーブルさせ、前記オッドオフパルス信号(ＯＦＦＢ)に基づいて前記第２の同期信号(ＳＰＳ２)をディセーブルさせる。一実施例において、前記第２のパルス合算器２２３は、前記オッドオンパルス信号(ＯＮＢ)と前記ｍ個のオッドオフパルス信号(ＯＦＦＢ)とを合算して、前記第２の同期信号(ＳＰＳ２)が生成できる。
図３は、本発明の実施例による第１のオンタイミング制御回路３００の構成を示す図である。前記第１のオンタイミング制御回路３００は、図２に示す第１のオンタイミング制御回路２１１として適用できる。図３に示すように、前記第１のオンタイミング制御回路３００は、複数のフリップフロップ及びマルチプレクサを含むことができる。前記複数のフリップフロップはチェーン構造で互いに直列連結できる。第１のフリップフロップ３０１は、前記第１の入力信号(ＩＮＡ)及び前記第１の分周クロック信号(ＱＣＬＫ)を受信し、前記第１の入力信号(ＩＮＡ)を前記第１の分周クロック信号(ＱＣＬＫ)に同期させ、第１の遅延入力信号(ＩＮＡＤ１)として出力できる。第２のフリップフロップ３０２は、前記第１の遅延入力信号(ＩＮＡＤ１)及び前記第１の分周クロック信号(ＱＣＬＫ)を受信し、前記第１の遅延入力信号(ＩＮＡＤ１)を前記第１の分周クロック信号(ＱＣＬＫ)に同期させ、第２の遅延入力信号(ＩＮＡＤ２)として出力できる。前記第２の遅延入力信号(ＩＮＡＤ２)は、前記第２のフリップフロップ３０２と連結した次段のフリップフロップに入力され得る。第ｋのフリップフロップ３０ｋは、前段のフリップフロップから出力された遅延入力信号を受信し、前記遅延入力信号を前記第１の分周クロック信号(ＱＣＬＫ)に同期させ、第ｋの遅延入力信号(ＩＮＡＤｋ)として出力できる。前記ｋはｎよりも大きい任意の整数であり得る。前記マルチプレクサ３１０は、前記複数のフリップフロップ３０１、３０２、・・・、３０ｋから出力される各々の信号及び前記オン制御信号(ＯＮ)が受信できる。前記マルチプレクサ３１０は、前記オン制御信号(ＯＮ)に基づいて前記複数のフリップフロップから出力された第１乃至第ｋの遅延入力信号(ＩＮＡＤ１、ＩＮＡＤ２、・・・、ＩＮＡＤｋ)の一つを前記イーブンオンパルス信号(ＯＮＡ)として出力できる。図３に示すように、前記第１のオンタイミング制御回路３００が複数のフリップフロップからなる場合、前記第１乃至第ｋの遅延入力信号(ＩＮＡＤ１、ＩＮＡＤ２、・・・、ＩＮＡＤｋ)は、各々前記第１の分周クロック信号(ＱＣＬＫ)の1サイクルに対応する位相差を有することができる。図２に示す第２のオンタイミング制御回路２２１は、入力される信号及び出力される信号だけで差があり、前記第１のオンタイミング制御回路３００と同一の構造を有することができる。
図４は、本発明の実施例による第１のオフタイミング制御回路４１０及び図２に示す第１のパルス合算器２１３の連結関係を示す図である。前記第１のオフタイミング制御回路４１０は、図２に示す前記第１のオフタイミング制御回路として適用できる。前記第１のオフタイミング制御回路４１０は複数のラッチ回路を含むことができる。前記複数のラッチ回路はチェーン構造で互いに直列連結できる。前記複数のラッチ回路は、前記第１の分周クロック信号(ＱＣＬＫ)を共通に受信できる。前記複数のラッチ回路のうち、奇数番目のラッチ回路は前記第１の分周クロック信号(ＱＣＬＫ)に同期されて動作でき、偶数番目のラッチ回路は前記第１の分周クロック信号(ＱＣＬＫ)の反転信号に同期されて動作できる。第１のラッチ回路４０１は、前記イーブンオンパルス信号(ＯＮＡ)を受信し、前記イーブンオンパルス信号(ＯＮＡ)を前記第１の分周クロック信号(ＱＣＬＫ)に同期させ、第１のイーブンオフパルス信号(ＯＦＦＡ１)として出力できる。第２のラッチ回路４０２は、前記第１のイーブンオフパルス信号(ＯＦＦＡ１)を受信し、前記第１のイーブンオフパルス信号(ＯＦＦＡ１)を前記第１の分周クロック信号(ＱＣＬＫ)の反転信号に同期させ、第２のイーブンオフパルス信号(ＯＦＦＡ２）として出力できる。前記第２のイーブンオフパルス信号(ＯＦＦＡ２)は、前記第２のラッチ回路４０２の後段のラッチ回路に入力できる。前記第１のラッチ回路４０１は、前段のラッチ回路から出力されたイーブンオフパルス信号を受信し、前記イーブンオフパルス信号を前記第１の分周クロック信号(ＱＣＬＫ)に同期させ、第ｌのイーブンオフパルス信号(ＯＦＦＡｌ)として出力できる。
前記第１のパルス合算器２１３は、前記第１乃至第ｌのイーブンオフパルス信号(ＯＦＦＡ１、ＯＦＦＡ２、…、ＯＦＦＡｌ)、前記イーブンオンパルス信号(ＯＮＡ)及び前記オフ制御信号(ＯＦＦ)が受信できる。前記第１のパルス合算器２１３は、前記第１乃至第ｌのイーブンオフパルス信号(ＯＦＦＡ１、ＯＦＦＡ２、…、ＯＦＦＡｌ)のうち、前記オフ制御信号(ＯＦＦ)に対応する個数のオフパルス信号と前記イーブンオンパルス信号(ＯＮＡ)とを合算して、前記第１の同期信号(ＳＰＳ１)が出力できる。例えば、前記オフ制御信号(ＯＦＦ)が前記第１の分周クロック信号(ＱＣＬＫ)の２サイクルに対応する情報である場合、前記第１のパルス合算器２１３は、前記イーブンオンパルス信号(ＯＮＡ)、前記第１のイーブンオフパルス信号(ＯＦＦＡ１)及び第２のイーブンオフパルス信号(ＯＦＦＡ２)を合算して、前記第１の同期信号(ＳＰＳ１)が生成できる。したがって、前記第１の同期信号(ＳＰＳ１)は、前記イーブンオンパルス信号(ＯＮＡ)がイネーブルされる時にイネーブルされ、前記第２のイーブンオフパルス信号(ＯＦＦＡ２)がディセーブルされる時にディセーブルされる。図４に示すように、前記第１のオフタイミング制御回路４１０が前記第１の分周クロック信号(ＱＣＬＫ)又は反転信号を交互に受信する複数のラッチ回路で構成される場合、前記第１乃至第ｋの遅延入力信号(ＩＮＡＤ１、ＩＮＡＤ２、…、ＩＮＡＤｋ)は、各々前記クロック信号(ＣＬＫ)の１サイクルに対応する位相差を有することができる。
前記第１のオフタイミング制御回路４１０は、図３に示す前記第１のオンタイミング制御回路３００のように、複数のフリップフロップ及びマルチプレクサで具現できる。このとき、前記第１のパルス合算器２１３は、前記イーブンオンパルス信号(ＯＮＡ)及び前記オフ制御信号(ＯＦＦ)に対応する順番のオフパルス信号だけが受信でき、ＳＲラッチ方式により動作するように具現できる。例えば、前記オフ制御信号(ＯＦＦ)が前記第１の分周クロック信号(ＱＣＬＫ)の２サイクルに対応する情報である場合、前記第１のパルス合算器２１３は、前記イーブンオンパルス信号(ＯＮＡ)の立ち上がりエッジに同期して前記第１の同期信号(ＳＰＳ１)をイネーブルさせ、前記第２のイーブンオフパルス信号(ＯＦＦＡ２)の立ち下がりエッジに同期して前記第１の同期信号(ＳＰＳ１)をディセーブルさせる。図２に示す第２のオフタイミング制御回路２２２は、入力される信号及び出力される信号だけで差があり、前記第１のオフタイミング制御回路４１０と同一の構造を有することができる。
図５は、本発明の実施例によるパルス幅制御回路５００の構成を示す図である。前記パルス幅制御回路５００は、図１に示すパルス幅制御回路１５０として適用できる。図５に示すように、前記パルス幅制御回路５００は、リタイミングレジスタ５１０、オン制御信号生成器５２０及びオフ制御信号生成器５３０を含むことができる。リタイミングレジスタ５１０は、前記リタイミング回路１３０の特性又は構造に係る多様なリタイミングレイテンシの情報が保存できる。前記リタイミングレジスタ５１０は、前記リタイミングレイテンシに対応するオンオフセット信号(ＯＳＥ)及びオフオフセット信号(ＯＳＤ)が出力できる。前記リタイミングレジスタ５１０は、例えば、アドレス信号(ＡＤＤ)が受信でき、前記アドレス信号(ＡＤＤ)に基づいて特定のリタイミングレイテンシに対応するオンオフセット信号(ＯＳＥ)及びオフオフセット信号(ＯＳＤ)が出力できる。
前記オン制御信号生成器５２０は、前記動作レイテンシ(ＬＡＴ)及び前記オンオフセット信号(ＯＳＥ)を受信して、前記オン制御信号(ＯＮ)が生成できる。前記オン制御信号生成器５２０は、前記動作レイテンシ(ＬＡＴ)及び前記オンオフセット信号(ＯＳＥ)に対する演算を遂行して、前記オン制御信号(ＯＮ)が生成できる。例えば、前記オン制御信号生成器５２０は、前記動作レイテンシ(ＬＡＴ)から前記オンオフセット信号(ＯＳＥ)を減算して、前記オン制御信号(ＯＮ)が生成できる。例えば、前記動作レイテンシ(ＬＡＴ)が３に対応し、前記オンオフセット信号(ＯＳＥ)が１に対応する場合、前記オン制御信号生成器５２０は２に対応する前記オン制御信号(ＯＮ)が生成できる。詳細な説明においてレイテンシの値として言及される整数等は単位時間であり得、前記単位時間は前記クロック信号(ＣＬＫ)の１サイクルに対応する時間であり得る。例えば、前記動作レイテンシが３であるとは、前記クロック信号(ＣＬＫ)の３サイクルに対応する時間を意味する。前記第１のオンタイミング制御回路２１１は、前記オン制御信号(ＯＮ)に基づいて前記第１の入力信号(ＩＮＡ)を前記クロック信号(ＣＬＫ)の２サイクルだけ(即ち、前記第１の分周クロック信号(ＱＣＬＫ)の１サイクルだけ)遅延させ、前記イーブンオンパルス信号(ＯＮＡ)が生成できる。
前記オフ制御信号生成器５３０は、前記動作区間情報(ＢＬ)及び前記オフオフセット信号(ＯＳＤ)を受信して、前記オフ制御信号(ＯＦＦ)が生成できる。前記オフ制御信号生成器５３０は、前記動作区間情報(ＢＬ)及び前記オフオフセット信号(ＯＳＤ)に対する演算を遂行して、前記オフ制御信号(ＯＦＦ)が生成できる。例えば、前記オフ制御信号生成器５３０は、前記動作区間情報(ＢＬ)から前記オフオフセット信号(ＯＳＤ)を減算して、前記オフ制御信号(ＯＦＦ)が生成できる。例えば、前記動作区間情報(ＢＬ)が８に対応し、前記オフオフセット信号(ＯＳＤ)が２に対応する場合、前記オフ制御信号生成器５３０は６に対応する前記オフ制御信号(ＯＦＦ)が生成できる。前記第１のオフタイミング制御回路２１２は、前記オフ制御信号(ＯＦＦ)に基づいて前記イーブンオンパルス信号(ＯＮＡ)を前記クロック信号(ＣＬＫ)の６サイクルだけ(即ち、第１の分周クロック信号の３サイクルだけ)遅延させ、前記イーブンオフパルス信号(ＯＦＦＡ)が生成できる。
図６ａは本発明の実施例によるリタイミング回路６００の構成を示す図であり、図６ｂは図６ａに示すリタイミング回路６００の動作を示すタイミング図である。前記リタイミング回路６００は、図１に示すリタイミング回路１３０として適用できる。図６ａに示すように、前記リタイミング回路６００は、第１のフリップフロップ６１０、第２のフリップフロップ６２０及びロジックゲート６３０を含むことができる。前記第１のフリップフロップ６１０は、前記予備出力信号(ＯＵＴＰ)及び前記第１の分周クロック信号(ＱＣＬＫ)が受信できる。前記第１のフリップフロップ６１０は、前記予備出力信号(ＯＵＴＰ)を前記第１の分周クロック信号(ＱＣＬＫ)に同期させて出力できる。前記第２のフリップフロップ６２０は、前記予備出力信号(ＯＵＴＰ)及び前記第２の分周クロック信号(ＱＢＣＬＫ)が受信できる。前記第２のフリップフロップ６２０は、前記予備出力信号(ＯＵＴＰ)を前記第２の分周クロック信号(ＱＢＣＬＫ)に同期させて出力できる。前記ロジックゲート６３０は、前記第１のフリップフロップ６１０の出力信号(ＯＵＴＡ)及び前記第２のフリップフロップ６２０の出力信号(ＯＵＴＢ)をゲーティングして、前記出力信号(ＯＵＴ)が生成できる。前記ロジックゲート６３０はアンド(ＡＮＤ)ゲートを含むことができる。前記ロジックゲート６３０は、前記第１のフリップフロップ６１０の出力信号(ＯＵＴＡ)及び前記第２のフリップフロップ６２０の出力信号(ＯＵＴＢ)に対してアンド演算を遂行して、前記出力信号(ＯＵＴ)が生成できる。前記リタイミング回路６００はアンドタイプのリタイマーであり得る。
図６ｂに示すように、前記予備出力信号(ＯＵＴＰ)が、前記第１の分周クロック信号(ＱＣＬＫ)の一番目の立ち上がりエッジが発生した後にイネーブルされ、前記第１の分周クロック信号(ＱＣＬＫ)の四番目の立ち上がりエッジが発生した後にディセーブルされる場合、前記第１のフリップフロップ６１０の出力信号(ＯＵＴＡ)は、前記第１の分周クロック信号(ＱＣＬＫ)の二番目の立ち上がりエッジに同期されてイネーブルされ、前記第１の分周クロック信号(ＱＣＬＫ)の五番目の立ち上がりエッジに同期されてディセーブルされる。また、前記第２のフリップフロップ６２０の出力信号(ＯＵＴＢ)は、前記第２の分周クロック信号(ＱＢＣＬＫ)の一番目の立ち上がりエッジに同期されてイネーブルされ、前記第２の分周クロック信号(ＱＢＣＬＫ)の四番目の立ち上がりエッジに同期されてディセーブルされる。前記ロジックゲート６３０は、前記第１及び第２のフリップフロップ６１０、６２０の出力信号(ＯＵＴＡ、ＯＵＴＢ)をアンドゲーティングして、前記出力信号(ＯＵＴ)が生成できる。したがって、前記出力信号(ＯＵＴ)は、前記予備出力信号(ＯＵＴＰ)よりも前記第１の分周クロック信号(ＱＣＬＫ)の約１サイクルだけ遅延されてイネーブルされ、前記第１の分周クロック信号(ＱＣＬＫ)の約１/２サイクルだけ遅延されてディセーブルされる。すなわち、前記出力信号(ＯＵＴ)は、前記予備出力信号(ＯＵＴＰ)よりも前記クロック信号(ＣＬＫ)の２サイクル(２ｔＣＫ)だけ遅延されてイネーブルされ、前記クロック信号(ＣＬＫ)の１サイクル(１ｔＣＫ)だけ遅延されてディセーブルされる。したがって、前記リタイミング回路６００のリタイミングレイテンシのうち、オンオフセット信号(ＯＳＥ)は２に対応でき、オフオフセット信号(ＯＳＤ)は１に対応できる。すなわち、前記リタイミング回路６００において前記予備出力信号(ＯＵＴＰ)が前記第１及び第２の分周クロック信号(ＱＣＬＫ、ＱＢＣＬＫ)にリタイミングされながら、前記出力信号(ＯＵＴ)のイネーブル時点は、前記予備出力信号(ＯＵＴＰ)のイネーブル時点に比べて、前記クロック信号(ＣＬＫ)の２サイクルだけ遅延され、前記出力信号(ＯＵＴ)のディセーブル時点は、前記予備出力信号(ＯＵＴＰ)のディセーブル時点に比べて、前記クロック信号(ＣＬＫ)の１サイクルだけ遅延される。したがって、前記パルス幅制御回路１５０は、前記リタイミング回路６００のリタイミングレイテンシに対応するオンオフセット信号(ＯＳＥ)及びオフオフセット信号(ＯＳＤ)を用いて、前記オン制御信号(ＯＮ)及び前記オフ制御信号(ＯＦＦ)を調節して、前記リタイミング回路６００で発生する遅延量を予め補償することが可能である。図１に示す信号生成回路１００が図６ａに示すリタイミング回路６００を採用する場合、前記オン制御信号(ＯＮ)は、前記動作レイテンシ(ＬＡＴ)から２を減算した値に対応でき、前記オフ制御信号(ＯＦＦ)は前記動作区間情報(ＢＬ)から１を減算した値に対応できる。
図７ａは本発明の実施例によるリタイミング回路７００の構成を示す図であり、図７ｂは図７ａに示すリタイミング回路７００の動作を示すタイミング図である。前記リタイミング回路７００は、図1に示すリタイミング回路１３０として適用できる。図７ａに示すように、前記リタイミング回路７００は、第１のフリップフロップ７１０、第２のフリップフロップ７２０及びロジックゲート７３０を含むことができる。前記第１のフリップフロップ７１０は、前記予備出力信号(ＯＵＴＰ)及び前記第１の分周クロック信号(ＱＣＬＫ)が受信できる。前記第１のフリップフロップ７１０は、前記予備出力信号(ＯＵＴＰ)を前記第１の分周クロック信号(ＱＣＬＫ)に同期させて出力できる。前記第２のフリップフロップ７２０は、前記予備出力信号(ＯＵＴＰ)及び前記第２の分周クロック信号(ＱＢＣＬＫ)が受信できる。前記第２のフリップフロップ７２０は、前記予備出力信号(ＯＵＴＰ)を前記第２の分周クロック信号(ＱＢＣＬＫ)に同期させて出力できる。前記ロジックゲート７３０は、前記第１のフリップフロップ７１０の出力信号(ＯＵＴＡ)及び前記第２のフリップフロップ７２０の出力信号(ＯＵＴＢ)をゲーテイングして、前記出力信号(ＯＵＴ)が生成できる。前記ロジックゲート７３０はオア(ＯＲ)ゲートを含むことができる。前記ロジックゲート７３０は、前記第１のフリップフロップ７１０の出力信号(ＯＵＴＡ)及び前記第２のフリップフロップ７２０の出力信号(ＯＵＴＢ)に対してオア演算を遂行して、前記出力信号(ＯＵＴ)が生成できる。前記リタイミング回路７００はオアタイプのリタイマーであり得る。
図７ｂに示すように、前記予備出力信号(ＯＵＴＰ)が前記第１の分周クロック信号(ＱＣＬＫ)の一番目の立ち上がりエッジが発生した後にイネーブルされ、前記第１の分周クロック信号(ＱＣＬＫ)の四番目の立ち上がりエッジが発生した後にディせーブルされる場合、前記第１のフリップフロップ７１０の出力信号(ＯＵＴＡ)は、前記第１の分周クロック信号(ＱＣＬＫ)の二番目の立ち上がりエッジに同期されてイネーブルされ、前記第１の分周クロック信号(ＱＣＬＫ)の五番目の立ち上がりエッジに同期されてディセーブルされる。また、前記第２のフリップフロップ７２０の出力信号(ＯＵＴＢ)は、前記第２の分周クロック信号(ＱＢＣＬＫ)の一番目の立ち上がりエッジに同期されてイネーブルされ、前記第２の分周クロック信号(ＱＢＣＬＫ)の四番目の立ち上がりエッジに同期されてディセーブルされる。前記ロジックゲート７３０は、前記第１及び第２のフリップフロップ７１０、７２０の出力信号(ＯＵＴＡ、ＯＵＴＢ)をオアゲーテイングして、前記出力信号(ＯＵＴ)が生成できる。したがって、前記出力信号(ＯＵＴ)は、前記予備出力信号(ＯＵＴＰ)よりも前記クロック信号(ＣＬＫ)の約1サイクル(１ｔＣＫ)だけ遅延されてイネーブルされ、前記クロック信号(ＣＬＫ)の約２サイクル(２ｔＣＫ)だけ遅延されてディセーブルされる。したがって、前記リタイミング回路７００のリタイミングレイテンシのうち、オンオフセット信号(ＯＳＥ)は１に対応でき、オフオフセット信号(ＯＳＤ)は２に対応できる。すなわち、前記リタイミング回路７００において前記予備出力信号(ＯＵＴＰ)が前記第１及び第２の分周クロック信号(ＱＣＬＫ、ＱＢＣＬＫ)にリタイミングされながら、前記出力信号(ＯＵＴ)のイネーブル時点は、前記予備出力信号(ＯＵＴＰ)のイネーブル時点に比べて、前記クロック信号(ＣＬＫ)の２サイクルだけ遅延され、前記出力信号(ＯＵＴ)のディセーブル時点は、前記予備出力信号(ＯＵＴＰ)のディセーブル時点に比べて、前記クロック信号(ＣＬＫ)の１サイクルだけ遅延される。したがって、前記パルス幅制御回路１５０は、前記リタイミング回路７００のリタイミングレイテンシに対応するオンオフセット信号(ＯＳＥ)及びオフオフセット信号(ＯＳＤ)を用いて、前記オン制御信号(ＯＮ)及び前記オフ制御信号(ＯＦＦ)を調節して、前記リタイミング回路７００で発生する遅延量を予め補償することが可能である。図１に示す信号生成回路１００が図７ａに示すリタイミング回路７００を採用する場合、前記オン制御信号(ＯＮ)は、前記動作レイテンシ(ＬＡＴ)から１を減算した値に対応でき、前記オフ制御信号(ＯＦＦ)は前記動作区間情報(ＢＬ)から２を減算した値に対応できる。
図８は、本発明の実施例によるリタイミング回路８００の構成を示す図である。前記リタイミング回路８００は、図１に示すリタイミング回路１３０として適用できる。図８に示すように、前記リタイミング回路８００は、図６ａに示すアンドタイプのリタイマー及び図７ａに示すオアタイプのリタイマーを、少なくても一つ以上組合わせた形態を有することができる。図８に示すように、前記リタイミング回路８００は、二つのアンドタイプのリタイマー及び一つのオアタイプのリタイマーが結合された形態を有することができる。前記リタイミング回路８００は、第１のフリップフロップ８１１、第２のフリップフロップ８１２、第１のロジックゲート８１３、第３のフリップフロップ８２１、第４のフリップフロップ８２２、第２のロジックゲート８２３、第５のフリップフロップ８３１、第６のフリップフロップ８３２及び第３のロジックゲート８３３を含むことができる。前記第５のフリップフロップ８３１は前記第１の分周クロック信号(ＱＣＬＫ)を受信し、前記第３のフリップフロップ８２１は前記第１の分周クロック信号(ＱＣＬＫ)が第一の時間遅延された第１の遅延クロック信号(ＱＣＬＫＤ１)が受信できる。前記第１のフリップフロップ８１１は、前記第１の遅延クロック信号(ＱＣＬＫＤ１)が第二の時間遅延された第２の遅延クロック信号(ＱＣＬＫＤ２)が受信できる。前記第６のフリップフロップ８３２は前記第２の分周クロック信号(ＱＢＣＬＫ)を受信し、前記第４のフリップフロップ８２２は前記第２の分周クロック信号(ＱＢＣＬＫ)が第一の時間遅延された第３の遅延クロック信号(ＱＢＣＬＫＤ１)が受信できる。前記第２のフリップフロップ８１２は、前記第３の遅延クロック信号(ＱＢＣＬＫＤ１)が第二の時間遅延された第４の遅延クロック信号(ＱＢＣＬＫＤ２)が受信できる。前記リタイミング回路８００が直列に連結する複数のフリップフロップを含む場合、前記リタイミング回路８００の出力端子と近く連結するフリップフロップは位相の速いクロック信号を受信し、前記リタイミング回路８００の入力端子と近く連結するフリップフロップは位相の遅いクロック信号を受信するように構成できる。前記第１のロジックゲート８１３はアンドゲートであり得る。前記第２のロジックゲート８２３はオアゲートであり得る。前記第３のロジックゲート８３３はアンドゲートであり得る。
前記第１のフリップフロップ８１１は、前記予備出力信号(ＯＵＴＰ)を前記第２の遅延クロック信号(ＱＣＬＫＤ２)に同期させて出力できる。前記第２のフリップフロップ８１２は、前記予備出力信号(ＯＵＴＰ)を前記第４の遅延クロック信号(ＱＢＣＬＫＤ２)に同期させて出力できる。前記第１のロジックゲート８１３は、前記第１及び第２のフリップフロップ８１１、８１２から出力された信号をアンドゲーティングして出力できる。前記第３のフリップフロップ８２１は、前記第１のロジックゲート８１３の出力を前記第１の遅延クロック信号(ＱＣＬＫＤ１)に同期させて出力できる。前記第４のフリップフロップ８２２は、前記第１のロジックゲート８１３の出力を前記第３の遅延クロック信号(ＱＢＣＬＫＤ１)に同期させて出力できる。前記第２のロジックゲート８２３は、前記第３及び第４のフリップフロップ８２１、８２２から出力される信号をオアゲーティングして出力できる。前記第５のフリップフロップ８３１は、前記第２のロジックゲート８２３の出力を前記第１の分周クロック信号(ＱＣＬＫ)に同期させて出力できる。前記第６のフリップフロップ８３２は、前記第２のロジックゲート８２３の出力を前記第２の分周クロック信号(ＱＢＣＬＫ)に同期させて出力できる。前記第３のロジックゲート８３３は、前記第５及び第６のフリップフロップ８３１、８３２から出力された信号をアンドゲーティングして前記出力信号(ＯＵＴ)が出力できる。
前記リタイミング回路８００は、アンドタイプのリタイマー、オアタイプのリタイマー及びアンドタイプのリタイマーが順次連結した構造を有することができる。したがって、前記リタイミング回路８００から出力される前記出力信号(ＯＵＴ)は、前記予備出力信号(ＯＵＴＰ)に比べて前記クロック信号(ＣＬＫ)の５サイクルだけ遅延されてイネーブルされ、前記クロック信号(ＣＬＫ)の４サイクルだけ遅延されてディセーブルされる。前記リタイミング回路８００に係るオンオフセット信号(ＯＳＥ)は５に対応する値を有し、前記リタイミング回路８００に係るオフオフセット信号(ＯＳＤ)は４に対応する値を有する。前記信号生成回路１００が前記リタイミング回路８００を採用する場合、前記パルス幅制御回路１５０は、前記動作レイテンシ(ＬＡＴ)から６を減算した値に対応するオン制御信号(ＯＮ)が生成でき、前記動作区間情報(ＢＬ)から４を減算した値に対応するオフ制御信号(ＯＦＦ)が生成できる。
図９は、本発明の実施例によるリタイミング回路９００の構成を示す図である。前記リタイミング回路９００は、図１に示すリタイミング回路１３０として適用できる。図９に示すように、前記リタイミング回路９００は、第１のフリップフロップ９１１、第２のフリップフロップ９１２、第３のフリップフロップ９２１、第４のフリップフロップ９２２、第５のフリップフロップ９３１、第６のフリップフロップ９３２及びロジックゲート９３３を含むことができる。図８とは異なり、前記リタイミング回路９００において前記第１及び第２のフリップフロップ９１１、９１２から出力された信号は、ロジックゲートによりゲーティングされず、前記第３及び第４のフリップフロップ９２１、９２２に各々入力されることができる。前記第３及び第４のフリップフロップ９２１、９２２から出力された信号も、ロジックゲートによりゲーティングされず、前記第５及び第６のフリップフロップ９３１、９３２に各々入力されることができる。ロジックゲートを具備せず、二つのフリップフロップだけで構成された部分は、フリップフロップタイプのリタイマーであり得る。前記フリップフロップタイプのリタイマーの出力信号は、入力信号に比べて前記第１及び第２の分周クロック信号(ＱＣＬＫ、ＱＢＣＬＫ)の１サイクル又は前記クロック信号(ＣＬＫ)の２サイクルだけ遅延されてイネーブルされ、前記第１及び第２の分周クロック信号(ＱＣＬＫ、ＱＢＣＬＫ)の１サイクル又は前記クロック信号(ＣＬＫ)の２サイクルだけ遅延されてディセーブルされる。
前記第１のフリップフロップ９１１は、前記予備出力信号(ＯＵＴＰ)を前記第２の遅延クロック信号(ＱＣＬＫＤ２)に同期させて出力できる。前記第２のフリップフロップ９１２は、前記予備出力信号(ＯＵＴＰ)を前記第４の遅延クロック信号(ＱＢＣＬＫＤ２)に同期させて出力できる。前記第３のフリップフロップ９２１は、前記第１のフリップフロップ９１１から出力された信号を前記第１の遅延クロック信号(ＱＣＬＫＤ１)に同期させて出力できる。前記第４のフリップフロップ９２２は、前記第２のフリップフロップ９１２から出力された信号を前記第３の遅延クロック信号(ＱＢＣＬＫＤ１)に同期させて出力できる。前記第５のフリップフロップ９３１は、前記第３のフリップフロップ９２１から出力された信号を前記第１の分周クロック信号(ＱＣＬＫ)に同期させて出力できる。前記第６のフリップフロップ９３２は、前記第４のフリップフロップ９２２から出力された信号を前記第２の分周クロック信号(ＱＢＣＬＫ)に同期させて出力できる。前記ロジックゲート９３３はアンドゲートであり得る。前記ロジックゲート９３３は、前記第５及び第６のフリップフロップ９３１、９３２から出力された信号をアンドゲーティングして前記出力信号(ＯＵＴ)が生成できる。
図９に示すように、前記リタイミング回路９００は、フリップフロップタイプのリタイマーの一つとアンドタイプのリタイマーの一つとを組合わせた形態であり得る。したがって、前記リタイミング回路９００から出力される前記出力信号(ＯＵＴ)は、前記予備出力信号(ＯＵＴＰ)に比べて、前記クロック信号(ＣＬＫ)の６サイクルだけ遅延されてイネーブルされ、前記クロック信号(ＣＬＫ)の５サイクルだけ遅延されてディセーブルされる。前記リタイミング回路９００に係るオンオフセット信号(ＯＳＥ)は６に対応する値を有し、前記リタイミング回路９００に係るオフオフセット信号(ＯＳＤ)は５に対応する値を有する。前記信号生成回路１００が前記リタイミング回路９００を採用する場合、前記パルス幅制御回路１５０は、前記動作レイテンシ(ＬＡＴ)から６を減算した値に対応するオン制御信号(ＯＮ)が生成でき、前記動作区間情報(ＢＬ)から５を減算した値に対応するオフ制御信号(ＯＦＦ)が生成できる。
一実施例において、前記ロジックゲート９３３はオアゲートに代替できる。このとき、前記リタイミング回路９００に係るオンオフセット信号(ＯＳＥ)は５に対応する値を有し、前記リタイミング回路９００に係るオフオフセット信号(ＯＳＤ)は６に対応する値を有する。前記パルス幅制御回路１５０は、前記動作レイテンシ(ＬＡＴ)から５を減算した値に対応するオン制御信号(ＯＮ)が生成でき、前記動作区間情報(ＢＬ)から６を減算した値に対応するオフ制御信号(ＯＦＦ)が生成できる。
図１０は、本発明の実施例によるリタイミング回路の構成を示す図である。前記リタイミング回路は、図１に示すリタイミング回路として適用できる。前記リタイミング回路は少なくとも一つのプログラマブルリタイミングモジュールを含むことができる。前記プログラマブルリタイミングモジュールはモード信号及びバイパス信号が受信できる。前記プログラマブルリタイミングモジュールのレイテンシは、前記モード信号及び前記バイパス信号に基づいて決定され得る。前記プログラマブルリタイミングモジュールは、前記モード信号及び前記バイパス信号に基づき、前記アンドタイプのリタイミング回路、前記オアタイプのリタイミング回路及び前記フリップフロップタイプのリタイミング回路の一つとして動作できる。
図１０に示すように、前記リタイミング回路１０００は、第１のプログラマブルリタイミングモジュール１０１０、第２のプログラマブルリタイミングモジュール１０２０及びアンドタイプのリタイマーを含むことができる。前記第１及び第２のプログラマブルリタイミングモジュール１０１０、１０２０は、二つの入力端子及び二つの出力端子を含むことができる。前記第１のプログラマブルリタイミングモジュール１０１０は、第１のモード信号(ＭＯＤＥ１)及び第１のバイパス信号(ＢＹＰＡＳＳ１)が受信できる。前記第２のプログラマブルリタイミングモジュール１０２０は、第２のモード信号(ＭＯＤＥ２)及び第２のバイパス信号(ＢＹＰＡＳＳ２)が受信できる。前記第１のプログラマブルリタイミングモジュール１０１０は、前記第１のモード信号(ＭＯＤＥ１)及び前記第１のバイパス信号(ＢＹＰＡＳＳ１)に基づき、アンドタイプのリタイマー、オアタイプのリタイマー及びフリップフロップタイプのリタイマーの一つとして動作できる。前記第２のプログラマブルリタイミングモジュール１０２０は、前記第２のモード信号(ＭＯＤＥ２)及び前記第２のバイパス信号(ＢＹＰＡＳＳ２)に基づき、アンドタイプのリタイマー、オアタイプのリタイマー及びフリップフロップタイプのリタイマーの一つとして動作できる。
前記第１のプログラマブルリタイミングモジュール１０１０は、第１及び第２の入力端子Ｉ１１、Ｉ１２を介して各々前記予備出力信号(ＯＵＴＰ)を受信し、前記予備出力信号(ＯＵＴＰ)を前記第２の遅延クロック信号(ＱＣＬＫＤ２)及び前記第４の遅延クロック信号(ＱＢＣＬＫＤ２)に同期させて各々出力できる。前記第１のプログラマブルリタイミングモジュール１０１０は、前記第１のモード信号(ＭＯＤＥ１)に基づき、前記第２及び第４の遅延クロック信号(ＱＣＬＫＤ２、ＱＢＣＬＫＤ２)に同期されて出力された信号をアンドゲーティング又はオアゲーティングする。前記第１のプログラマブルリタイミングモジュール１０１０は、前記第１のバイパス信号(ＢＹＰＡＳＳ１)に基づき、前記第２及び第４の遅延クロック信号(ＱＣＬＫＤ２、ＱＢＣＬＫＤ２)に同期されて出力された信号を第１及び第２の出力端子Ｏ１１、Ｏ１２に各々出力したり、前記アンドゲーティング又はオアゲーティングされた信号を前記第１及び第２の出力端子Ｏ１１、Ｏ１２に出力する。
前記第２のプログラマブルリタイミングモジュール１０２０の第１及び第２ の入力端子Ｉ２１、Ｉ２２は、前記第１のプログラマブルリタイミングモジュール１０１０の第１及び第２の出力端子Ｏ１１、Ｏ１２と各々連結される。前記第２のプログラマブルリタイミングモジュール１０２０は、前記第１のプログラマブルリタイミングモジュール１０１０の第１の出力端子Ｏ１１から出力された信号を前記第１の遅延クロック信号(ＱＣＬＫＤ１)に同期させて出力でき、前記第１のプログラマブルリタイミングモジュール１０１０の第２の出力端子Ｏ１２から出力された信号を前記第３の遅延クロック信号(ＱＢＣＬＫＤ１)に同期させて出力できる。前記第２のプログラマブルリタイミングモジュール１０２０は、前記第２のモード信号(ＭＯＤＥ２)に基づき、前記第１及び第３の遅延クロック信号(ＱＣＬＫＤ１、ＱＢＣＬＫＤ１)に同期されて出力された信号をアンドゲーティング又はオアゲーティングする。前記第２のプログラマブルリタイミングモジュール１０２０は、前記第２のバイパス信号(ＢＹＰＡＳＳ２)に基づき、前記第１及び第３の遅延クロック信号(ＱＣＬＫＤ１、ＱＢＣＬＫＤ１)に同期されて出力された信号を第１及び第２の出力端子Ｏ２１、Ｏ２２に各々出力したり、前記アンドゲーティング又はオアゲーティングされた信号を前記第１及び第２の出力端子Ｏ２１、Ｏ２２に出力する。
第１のフリップフロップ１０３１は、前記第２のプログラマブルリタイミングモジュール１０２０の第１の出力端子Ｏ２１から出力される信号を前記第１の分周クロック信号(ＱＣＬＫ)に同期させて出力できる。第２のフリップフロップ１０３２は、前記第２のプログラマブルリタイミングモジュール１０２０の第２の出力端子Ｏ２２から出力される信号を前記第２の分周クロック信号(ＱＢＣＬＫ)に同期させて出力できる。前記ロジックゲート１０３３は、前記第１及び第２のフリップフロップ１０３１、１０３２から出力された信号をアンドゲーティンして前記出力信号(ＯＵＴ)が生成できる。前記リタイミング回路１０００のオンオフセット信号(ＯＳＥ)及びオフオフセット信号(ＯＳＤ)は、前記第１及び第２のモード信号(ＭＯＤＥ１、ＭＯＤＥ２)と、前記第１及び第２のバイパス信号(ＢＹＰＡＳＳ１、ＢＡＹＡＳＳ２)とにより決定できる。
図１１は、本発明の実施例によるプログラマブルリタイミングモジュール１１００の構成を示す図である。前記プログラマブルリタイミングモジュール１１００は、図１０に示す第１及び第２のプログラマブルリタイミングモジュール１０１０、１０２０として各々適用できる。図１１に示すように、前記プログラマブルリタイミングモジュール１１００は、第１のフリップフロップ１１１１、第２のフリップフロップ１１１２、アンドゲート１１２１、オアゲート１１２２、第１のマルチプレクサ１１３１、第２のマルチプレクサ１１３２及び第３のマルチプレクサ１１３３を含むことができる。前記第１のフリップフロップ１１１１は、第１の入力端子Ｉ１を介して信号を受信し、前記信号を受信されたクロック信号(ＣＬＫＲ)に同期させて出力できる。前記第２のフリップフロップ１１１２は、第２の入力端子Ｉ２を介して信号を受信し、前記信号を受信されたクロック信号(ＢＣＬＫＲ)に同期させて出力できる。例えば、前記第１のフリップフロップ１１１１が受信するクロック信号(ＣＬＫＲ)は、前記第１の分周クロック信号(ＱＣＬＫ)、前記第１の遅延クロック信号(ＱＣＬＫＤ１)又は前記第２の遅延クロック信号(ＱＣＬＫＤ２)であり得る。前記第２のフリップフロップ１１１２が受信するクロック信号(ＢＣＬＫＲ)は、前記第２の分周クロック信号(ＱＢＣＬＫ)、前記第３の遅延クロック信号(ＱＢＣＬＫＤ１)又は前記第４の遅延クロック信号(ＱＢＣＬＫＤ２)であり得る。
前記アンドゲート１１２１は、前記第１及び第２のフリップフロップ１１１１、１１１２の出力信号Ｍ１、Ｍ２をアンドゲーティングして出力できる。前記オアゲート１１２２は、前記第１及び第２のフリップフロップ１１１１、１１１２の出力信号Ｍ１、Ｍ２をオアゲーティングして出力できる。前記第１のマルチプレクサ１１３１は、前記アンドゲート１１２１及び前記オアゲート１１２２から出力された信号を受信し、モード信号(ＭＯＤＥ)に基づいて前記信号の一つが出力できる。例えば、前記モード信号(ＭＯＤＥ)がロジックローレベルである場合、前記第１のマルチプレクサ１１３１は、前記アンドゲート１１２１から出力された信号が出力できる。前記モード信号(ＭＯＤＥ)がロジックハイレベルである場合、前記第１のマルチプレクサ１１３１は、前記オアゲート１１２２から出力された信号が出力できる。
前記第２のマルチプレクサ１１３２は、前記第１のフリップフロップ１１１１の出力信号Ｍ１及び前記第１のマルチプレクサ１１３１から出力された信号が受信できる。前記第２のマルチプレクサ１１３２は、前記バイパス信号(ＢＹＰＡＳＳ)に基づき、前記信号の一つを第１の出力端子Ｏ１に出力できる。例えば、前記バイパス信号(ＢＹＰＡＳＳ)がロジックハイレベルである場合、前記第２のマルチプレクサ１１３２は、前記第１のフリップフロップ１１１１の出力信号Ｍ１を前記第１の出力端子Ｏ１に出力できる。前記バイパス信号(ＢＹＰＡＳＳ)がロジックローレベルである場合、前記第２のマルチプレクサ１１３２は、前記第１のマルチプレクサ１１３１から出力された信号を前記第１の出力端子Ｏ１に出力できる。
前記第３のマルチプレクサ１１３３は、前記第２のフリップフロップ１１１２の出力信号Ｍ２及び前記第１のマルチプレクサ１１３１から出力された信号が受信できる。前記第３のマルチプレクサ１１３３は、前記バイパス信号(ＢＹＰＡＳＳ)に基づき、前記信号の一つを第２の出力端子Ｏ２に出力できる。例えば、 前記バイパス信号(ＢＹＰＡＳＳ)がロジックハイレベルである場合、前記第３のマルチプレクサ１１３３は、前記第２のフリップフロップ１１１２の出力信号Ｍ２を前記第２の出力端子Ｏ２に出力できる。前記バイパス信号(ＢＹＰＡＳＳ)がロジックローレベルである場合、前記第３のマルチプレクサ１１３３は、前記第１のマルチプレクサ１１３１から出力された信号を前記第２の出力端子Ｏ２に出力できる。
図１２は、モード信号(ＭＯＤＥ)及びバイパス信号(ＢＹＰＡＳＳ)によって設定されるプログラマブルリタイミングモジュールのリタイミングレイテンシを示すテーブルである。図１２に示すように、前記バイパス信号(ＢＹＰＡＳＳ)及び前記モード信号(ＭＯＤＥ)が全部ロジックローレベルである場合、前記プログラマブルリタイミングモジュール１１００は、アンドタイプのリタイマーとして動作できる。したがって、前記プログラマブルリタイミングモジュール１１００のオンオフセット信号(ＯＳＥ)は２に対応する値を有し、オフオフセット信号(ＯＳＤ)は１に対応する値を有する。前記バイパス信号(ＢＹＰＡＳＳ)がロジックローレベルであり、前記モード信号(ＭＯＤＥ)がロジックハイレベルである場合、前記プログラマブルリタイミングモジュール１１００は、オアタイプのリタイマーとして動作できる。したがって、前記プログラマブルリタイミングモジュール１１００のオンオフセット信号(ＯＳＥ)は１に対応する値を有し、オフオフセット信号(ＯＳＤ)は２に対応する値を有する。前記バイパス信号(ＢＹＰＡＳＳ)がロジックハイレベルを有する場合、前記プログラマブルリタイミングモジュール１１００は、前記モード信号(ＭＯＤＥ)のロジックレベルに関係なく、フリップフロップタイプのリタイマーとして動作できる。したがって、前記プログラマブルリタイミングモジュール１１００のオンオフセット信号(ＯＳＥ)は２に対応する値を有し、オフオフセット信号(ＯＳＤ)は２に対応する値を有する。
図１３は、本発明の実施例によるパルス幅制御回路１３００の少なくとも一部の構成を示す図である。図１３に示すように、前記パルス幅制御回路１３００は、モジュール制御器１３１０及びオフセット信号生成器１３２０を含むことができる。前記モジュール制御器１３１０は、複数のプログラマブルリタイミングモジュールを制御するための複数のモード信号(ＭＯＤＥ)及び複数のバイパス信号(ＢＹＰＡＳＳ)が生成できる。前記モジュール制御器１３１０は、アドレス信号(ＡＤＤ)を受信して前記複数のモード信号(ＭＯＤＥ)及び前記複数のバイパス信号(ＢＹＰＡＳＳ)が生成できる。前記モジュール制御器１３１０は、前記アドレス信号(ＡＤＤ)に基づき、多様なロジックレベルの組合せを持つ複数のモード信号(ＭＯＤＥ)及び複数のバイパス信号(ＢＹＰＡＳＳ)が生成できる。前記オフセット信号生成器１３２０は、前記複数のモード信号(ＭＯＤＥ)及び前記複数のバイパス信号(ＢＹＰＡＳＳ)を受信し、前記複数のモード信号(ＭＯＤＥ)のロジックレベルの組合せ及び前記複数のバイパス信号(ＢＹＰＡＳＳ)のロジックレベルの組合せに基づき、オンオフセット信号(ＯＳＥ)及びオフオフセット信号(ＯＳＤ)が生成できる。前記オンオフセット信号(ＯＳＥ)及び前記オフオフセット信号(ＯＳＤ)は、図５に示すオン制御信号生成器５２０及びオフ制御信号生成器５３０として入力されることができる。
図１４は、本発明の実施例による信号生成回路１４００の構成を示す図である。図１４に示すように、前記信号生成回路１４００は、図１及び図２に示す信号生成回路１００、第１の同期信号生成回路１１０及び第２の同期信号生成回路１２０と類似な構成を持つ。同一の構成要素についてはその説明を省略する。図１４に示すように、前記信号生成回路１４００は、クロック分周回路１４０１、オンパルス生成回路１４１０、オフパルス生成回路１４２０、パルス合算回路１４３０及びリタイミング回路１４４０を含むことができる。前記オンパルス生成回路１４１０は、第１の分周クロック信号(ＱＣＬＫ)及びオン制御信号(ＯＮ)に基づき、前記第１の入力信号(ＩＮＡ)を遅延させてイーブンオンパルス信号(ＯＮＡ)を生成し、第２の分周クロック信号(ＱＢＣＬＫ)及び前記オン制御信号(ＯＮ)に基づき、第２の入力信号(ＩＮＢ)を遅延させてオッドオンパルス信号(ＯＮＢ)が生成できる。前記オフパルス生成回路１４２０は、前記第１の分周クロック信号(ＱＣＬＫ)及びオフ制御信号(ＯＦＦ)に基づき、前記イーブンオンパルス信号(ＯＮＡ)及び前記オッドオンパルス信号(ＯＮＢ)の一つを遅延させて複数のイーブンオフパルス信号(ＯＦＦＡ)を生成し、前記第２の分周クロック信号(ＱＢＣＬＫ)及び前記オフ制御信号(ＯＦＦ)に基づき、前記イーブンオンパルス信号(ＯＮＡ)及び前記オッドオンパルス信号(ＯＮＢ)の一つを遅延させて複数のオッドオフパルス信号(ＯＦＦＢ)が生成できる。
前記パルス合算回路１４３０は、前記イーブンオンパルス信号(ＯＮＡ)及び前記オッドオンパルス信号(ＯＮＢ)の一つと、前記複数のイーブンオフパルス信号(ＯＦＦＡ)とを組合せて第１の同期信号(ＳＰＳ１)を生成し、前記イーブンオンパルス信号(ＯＮＡ)及び前記オッドオンパルス信号(ＯＮＢ)の一つと、前記複数のオッドオフパルス信号(ＯＦＦＢ)とを組合せて第２の同期信号(ＳＰＳ２)が生成できる。前記リタイミング回路１４４０は、前記第１及び第２の同期信号(ＳＰＳ１、ＳＰＳ２)の一つから生成された予備出力信号(ＯＵＴＰ)を前記第１及び第２の分周クロック信号(ＱＣＬＫ、ＱＢＣＬＫ)にリタイミングさせて出力信号(ＯＵＴ)が生成できる。
前記オンパルス生成回路１４１０は、第１のオンタイミング制御回路１４１１及び第２のオンタイミング制御回路１４１２を含むことができる。前記第１のオンタイミング制御回路１４１１は、前記オン制御信号(ＯＮ)及び前記第１の分周クロック信号(ＱＣＬＫ)に基づき、前記第１の入力信号(ＩＮＡ)を遅延させて前記イーブンオンパルス信号(ＯＮＡ)が生成できる。前記第２のオンタイミング制御回路１４１２は、前記オン制御信号(ＯＮ)及び前記第２の分周クロック信号(ＱＢＣＬＫ)に基づき、前記第２の入力信号(ＩＮＢ)を遅延させて前記オッドオンパルス信号(ＯＮＢ)が生成できる。
前記オフパルス生成回路１４２０は、第１のオフタイミング制御回路１４２１及び第２のオフタイミング制御回路１４２２を含むことができる。前記第１のオフタイミング制御回路１４２１は、前記オフ制御信号(ＯＦＦ)及び前記第１の分周クロック信号(ＱＣＬＫ)に基づき、前記イーブンオンパルス信号(ＯＮＡ)及び前記オッドオンパルス信号(ＯＮＢ)の一つを遅延させて複数のイーブンオフパルス信号(ＯＦＦＡ)が生成できる。前記第２のオフタイミング制御回路１４２２は、前記オフ制御信号(ＯＦＦ)及び前記第２の分周クロック信号(ＱＢＣＬＫ)に基づき、前記イーブンオンパルス信号(ＯＮＡ)及び前記オッドオンパルス信号(ＯＮＢ)の一つを遅延させて複数のオッドオフパルス信号(ＯＦＦＢ)が生成できる。
前記パルス合算回路１４３０は、第１のパルス合算器１４３１及び第２のパルス合算器１４３２を含むことができる。前記第１のパルス合算器１４３１は、前記イーブンオンパルス信号(ＯＮＡ)及び前記オッドオンパルス信号(ＯＮＢ)の一つと、前記複数のイーブンオフパルス信号(ＯＦＦＡ)とを組合せて前記第１の同期信号(ＳＰＳ１)が生成できる。前記第２のパルス合算器１４３２は、前記イーブンオンパルス信号(ＯＮＡ)及び前記オッドオンパルス信号(ＯＮＢ)の一つと、前記複数のオッドオフパルス信号(ＯＦＦＢ)とを組合せて前記第２の同期信号(ＳＰＳ２)が生成できる。前記信号生成回路１４００はゲーティング回路１４５０をさらに含むことができる。前記ゲーティング回路１４５０は、前記第１及び第２の同期信号(ＳＰＳ１、ＳＰＳ２)をオアゲーティングして、前記予備出力信号(ＯＵＴＰ)が生成できる。
前記信号生成回路１４００はスイッチング回路１４６０をさらに含むことができる。前記スイッチング回路１４６０はオッドフラッグ信号(ＯＤＤ)が受信できる。前記スイッチング回路１４６０は、前記オッドフラッグ信号(ＯＤＤ)に基づき、前記イーブンオンパルス信号(ＯＮＡ)を前記第１及び第２のオフタイミング制御回路１４２１、１４２２の一つに出力し、前記オッドオンパルス信号(ＯＮＢ)を前記第１及び第２のオフタイミング制御回路１４２１、１４２２の一つに出力できる。前記第１及び第２のオンタイミング制御回路１４１１、１４１２が図３に示す第１のオンタイミング制御回路３００として具現される場合、前記第１及び第２のオンタイミング制御回路１４１１、１４１２の単位遅延量は、前記第１の分周クロック信号(ＱＣＬＫ)の１サイクル又は前記クロック信号(ＣＬＫ)の２サイクルに対応できる。すなわち、前記第１及び第２のオンタイミング制御回路１４１１、１４１２の単位遅延量は単位時間の２倍であり得る。反面、前記第１及び第２のオフタイミング制御回路１４２１、１４２２の単位遅延量は、前記第１の分周クロック信号(ＱＣＬＫ)の１/２サイクル又は前記クロック信号(ＣＬＫ)の１サイクルに対応できる。したがって、前記オン制御信号(ＯＮ)が奇数に対応する場合、前記第１及び第２のオンタイミング制御回路１４１１、１４１２は奇数のオン制御信号(ＯＮ)に対応する時間だけ遅延されたイーブンオンパルス信号(ＯＮＡ)が生成できない。
前記オッドフラッグ信号(ＯＤＤ)は、前記オン制御信号(ＯＮ)が奇数に対応する場合にロジックハイレベルを有し、前記オン制御信号(ＯＮ)が偶数に対応する場合にロジックローレベルを有する。前記スイッチング回路１４６０は、前記オッドフラッグ信号(ＯＤＤ)がロジックハイレベルである場合、前記イーブンオンパルス信号(ＯＮＡ)を前記第２のオフタイミング制御回路１４２２に出力し、前記オッドオンパルス信号(ＯＮＢ)を前記第１のオフタイミング制御回路１４２１に出力できる。前記スイッチング回路１４６０は、前記オッドフラッグ信号(ＯＤＤ)がロジックローレベルである場合、前記イーブンオンパルス信号(ＯＮＡ)を前記第１のオフタイミング制御回路１４２１に出力し、前記オッドオンパルス信号(ＯＮＢ)を前記第２のオフタイミング制御回路１４２２に出力できる。例えば、前記信号生成回路１４００は次の通り動作できる。前記オン制御信号(ＯＮ)が５である場合、前記オン制御信号(ＯＮ)が奇数であるので、前記第１のオンタイミング制御回路１４１１は、前記第１の入力信号(ＩＮＡ)を前記クロック信号(ＣＬＫ)の６サイクルだけ遅延させて前記イーブンオンパルス信号(ＯＮＡ)が生成できる。前記スイッチング回路１４６０は、前記オッドフラッグ信号(ＯＤＤ)に基づき、前記イーブンオンパルス信号(ＯＮＡ)を前記第２のオフタイミング制御回路１４２２に出力できる。前記第２のオフタイミング制御回路１４２２は、前記第２の分周クロック信号(ＱＢＣＬＫ)に同期して動作するので、前記イーブンオンパルス信号が前記第１の分周クロック信号(ＱＣＬＫ)に同期されて遅延される場合よりも１８０°位相を進ませる時点で前記イーブンオンパルス信号(ＯＮＡ)を遅延させることができる。したがって、前記オン制御信号(ＯＮ)が奇数に対応する場合、前記第１及び第２のオンタイミング制御回路１４１１、１４１２で追加的に遅延された時間は、前記第１及び第２のオフタイミング制御回路１４２１、１４２２で補償される。
図１５は、本発明の実施例による半導体装置１５００の構成を示す図である。図１５に示すように、前記半導体装置１５００は、クロック受信器１５１０(ＲＸ)、クロック分周回路１５１１、クロック遅延回路１５２０、コマンド受信器１５３０(ＲＸ)、コマンドデコーダ１５４０、クロック経路１５５０、コマンド経路１５６０、モードレジスタ１５７０及び転送器１５８０(ＴＸ)を含むことができる。前記クロック受信器１５１０は、外部装置から転送された外部クロック信号(ＣＬＫＥ)が受信できる。前記外部クロック信号(ＣＬＫＥ)は、シングルエンド(single-ended)信号として転送されることができ、相補信号(ＣＬＫＢＥ)と共に差動信号として転送されることもできる。一実施例において、前記クロック受信器１５１０は、前記差動信号として転送された外部クロック信号(ＣＬＫＥ、 ＣＬＫＢＥ)を差動増幅して基準クロック信号(ＲＣＬＫ)が生成できる。一実施例において、前記クロック受信器１５１０は、前記シングルエンド信号として転送された外部クロック信号(ＣＬＫＥ)を基準電圧(ＶＲＥＦ)と差動増幅して、前記基準クロック信号(ＲＣＬＫ)が生成できる。前記基準電圧(ＶＲＥＦ)は、前記外部クロック信号(ＣＬＫＥ)がスイングする範囲の中間に対応する電圧レベルを有することができる。前記外部クロック信号(ＣＬＫＥ)及び/又は前記基準クロック信号(ＲＣＬＫ)は、図１に示すクロック信号(ＣＬＫ)に対応できる。
前記クロック分周回路１５１１は、前記基準クロック信号(ＲＣＬＫ)を分周してイーブン基準クロック信号(ＲＣＬＫ＿ＥＶ)及びオッド基準クロック信号(ＲＣＬＫ＿ＯＤ)が生成できる。例えば、前記クロック分周回路１５１１は、前記基準クロック信号(ＲＣＬＫ)の周波数の半分に対応する周波数を有する前記イーブン基準クロック信号(ＲＣＬＫ＿ＥＶ)及び前記オッド基準クロック信号(ＲＣＬＫ＿ＯＤ)が生成できる。前記イーブン基準クロック信号(ＲＣＬＫ＿ＥＶ)は前記基準クロック信号(ＲＣＬＫ)の偶数番目のエッジに同期でき、前記オッド基準クロック信号(ＲＣＬＫ＿ＯＤ)は前記基準クロック信号(ＲＣＬＫ)の奇数番目のエッジに同期できる。前記イーブン基準クロック信号(ＲＣＬＫ＿ＥＶ)及び前記オッド基準クロック信号(ＲＣＬＫ＿ＯＤ)の位相差は１８０°であり得る。
前記クロック遅延回路１５２０は、前記外部クロック信号(ＣＬＫＥ)が前記半導体装置１５００の内部回路によって遅延される遅延量が補償できる。前記クロック遅延回路１５２０は、前記イーブン基準クロック信号(ＲＣＬＫ＿ＥＶ)及び前記オッド基準クロック信号(ＲＣＬＫ＿ＯＤ)の少なくとも一つを遅延させ、前記外部クロック信号(ＣＬＫＥ)と同期される遅延固定クロック信号が生成できる。前記クロック遅延回路１５２０は、前記イーブン基準クロック信号(ＲＣＬＫ＿ＥＶ)及び前記オッド基準クロック信号(ＲＣＬＫ＿ＯＤ)の少なくとも一つを遅延させ、前記遅延固定クロック信号を生成する遅延固定ループ回路を含むことができる。前記クロック遅延回路１５２０は、前記遅延固定クロック信号から第１の分周クロック信号(ＩＣＬＫ)、第２の分周クロック信号(ＱＣＬＫ)、第３の分周クロック信号(ＩＢＣＬＫ)及び第４の分周クロック信号(ＱＢＣＬＫ)が生成できる。前記第１乃至第４の分周クロック信号(ＩＣＬＫ、ＱＣＬＫ、ＩＢＣＬＫ、ＱＢＣＬＫ)は、互いに９０°の位相差を有することができる。前記第２の分周クロック信号(ＱＣＬＫ)及び前記第４の分周クロック信号(ＱＢＣＬＫ)は、図１に示す第１の分周クロック信号(ＱＣＬＫ)及び第２の分周クロック信号(ＱＢＣＬＫ)に各々対応できる。図示していないが、前記クロック遅延回路１５２０はデューティサイクル補正回路をさらに含むことができる。前記デューティサイクル補正回路は、前記第１乃至第４の分周クロック信号(ＩＣＬＫ、ＱＣＬＫ、ＩＢＣＬＫ、ＱＢＣＬＫ)が５０％のデューティ比を有するように、前記第１乃至第４の分周クロック信号(ＩＣＬＫ、ＱＣＬＫ、ＩＢＣＬＫ、ＱＢＣＬＫ)のデューティ比が補正できる。
前記コマンド受信器１５３０は、前記外部装置から転送されたコマンド信号(ＣＭＤ)が受信できる。前記コマンド信号(ＣＭＤ)は複数の信号を含むことができる。前記コマンド信号(ＣＭＤ)は、前記半導体装置１５００が多様な動作を遂行するように多様な情報を含むことができる。前記コマンド信号(ＣＭＤ)は、前記複数の信号のロジックレベルの組合せによって多様な情報を含むことができる。
前記コマンドデコーダ１５４０は、前記イーブン基準クロック信号(ＲＣＬＫ＿ＥＶ)、前記オッド基準クロック信号(ＲＣＬＫ＿ＯＤ)及び前記コマンド信号(ＣＭＤ)が受信できる。前記コマンドデコーダ１５４０は、前記イーブン基準クロック信号(ＲＣＬＫ＿ＥＶ)及び前記オッド基準クロック信号(ＲＣＬＫ＿ＯＤ)の一つに基づいて前記コマンド信号(ＣＭＤ)をラッチし、ラッチされたコマンド信号をデコーディングして多様な内部コマンド信号(ＩＣＭＤ)が生成できる。前記内部コマンド信号(ＩＣＭＤ)は、イーブン内部コマンド信号(ＩＣＭＤ＿ＥＶ)及びオッド内部コマンド信号(ＩＣＭＤ＿ＯＤ)を含むことができる。前記コマンド信号(ＣＭＤ)が前記イーブン基準クロック信号(ＲＣＬＫ＿ＥＶ)に同期されてラッチされる場合、前記コマンドデコーダ１５４０はイーブン内部コマンド信号(ＩＣＭＤ＿ＥＶ)が生成できる。前記コマンド信号(ＣＭＤ)が前記オッド基準クロック信号(ＲＣＬＫ＿ＯＤ)に同期されてラッチされる場合、前記コマンドデコーダ１５４０はオッド内部コマンド信号(ＩＣＭＤ＿ＯＤ)が生成できる。前記内部コマンド信号(ＩＣＭＤ)は、前記転送器１５８０がターミネーション抵抗値を有するように設定される複数の信号を含むことができる。例えば、前記内部コマンド信号(ＩＣＭＤ)は、ターゲットライト信号(ＴＷＴ)、ノンターゲットライト信号(ＮＴＷＴ)及びノンターゲットリード信号(ＮＴＲＤ)を含むことができる。前記ターゲットライト信号(ＴＷＴ)は、イーブンターゲットライト信号及びオッドターゲットライト信号を含むことができる。前記ノンターゲットライト信号(ＮＴＷＴ)は、イーブンノンターゲットライト信号及びオッドノンターゲットライト信号を含むことができる。前記ノンターゲットリード信号(ＮＴＲＤ)は、イーブンノンターゲットリード信号及びオッドノンターゲットリード信号を含むことができる。
前記ターゲットライト信号(ＴＷＴ)は、前記半導体装置１５００がライト動作を遂行する場合、前記コマンド信号(ＣＭＤ)に基づいて生成される内部コマンド信号(ＩＣＭＤ)であり得る。前記ノンターゲットライト信号(ＮＴＷＴ)は、前記半導体装置１５００と共にシステムと連結する他の半導体装置がライト動作を遂行する場合、前記コマンド信号(ＣＭＤ)に基づいて生成される内部コマンド信号(ＩＣＭＤ)であり得る。前記半導体装置１５００がノンターゲットライト動作を遂行する場合、前記ノンターゲットライト信号(ＮＴＷＴ)が生成され、前記半導体装置１５００は前記他の半導体装置のライト動作のためのターミネーション抵抗が提供できるようにする。前記ノンターゲットリード信号(ＮＴＲＤ)は、前記半導体装置１５００と共にシステムと連結する他の半導体装置がリード動作を遂行する場合、前記コマンド信号(ＣＭＤ)に基づいて生成される内部コマンド信号(ＩＣＭＤ)であり得る。前記半導体装置１５００がノンターゲットリード動作を遂行する場合、前記ノンターゲットリード信号(ＮＴＲＤ)が生成され、前記半導体装置１５００は前記他の半導体装置のリード動作のためのターミネーション抵抗が提供できるようにする。
前記クロック経路１５５０はクロックツリー１５５１を含むことができる。前記クロック遅延回路１５２０から生成された第１乃至第４の分周クロック信号(ＩＣＬＫ、ＱＣＬＫ、ＩＢＣＬＫ、ＱＢＣＬＫ)は、前記クロックツリー１５５１を経由して前記転送器１５８０に出力できる。
前記コマンドデコーダ１５４０から生成された内部コマンド信号(ＩＣＭＤ)は、前記コマンド経路１５６０を経由して前記転送器１５８０に出力できる。前記コマンド経路１５６０は、ドメインクロッシング回路１５６１及びオンダイターミネーションツリー１５６２(ＯＤＴツリー)を含むことができる。前記内部コマンド信号(ＩＣＭＤ)は、クロック信号に同期されなくて非同期的に遅延された信号であるため、前記ドメインクロッシング回路１５６１は、前記内部コマンド信号(ＩＣＭＤ)を前記第２及び第４の分周クロック信号(ＱＣＬＫ、ＱＢＣＬＫ)に同期させて同期された内部コマンド信号が生成できる。前記ドメインクロッシング回路１５６１は、前記イーブン内部コマンド信号(ＩＣＭＤ＿ＥＶ)を前記第２の分周クロック信号(ＱＣＬＫ)に同期させることができ、前記オッド内部コマンド信号(ＩＣＭＤ＿ＯＤ)を前記第４の分周クロック信号(ＱＢＣＬＫ)に同期させることができる。前記ドメインクロッシング回路１５６１は、前記ターゲットライト信号(ＴＷＴ)を前記第２及び第４の分周クロック信号(ＱＣＬＫ、ＱＢＣＬＫ)に同期させて同期されたターゲットライト信号を生成し、前記同期されたターゲットライト信号のパルス幅が定義できる。前記ドメインクロッシング回路１５６１は、前記ノンターゲットライト信号(ＮＴＷＴ)を前記第２及び第４の分周クロック信号(ＱＣＬＫ、ＱＢＣＬＫ)に同期させて同期されたノンターゲットライト信号を生成し、前記同期されたノンターゲットライト信号のパルス幅が定義できる。前記ドメインクロッシング回路１５６１は、前記ノンターゲットリード信号(ＮＴＲＤ)を前記第２及び第４の分周クロック信号(ＱＣＬＫ、ＱＢＣＬＫ)に同期させて同期されたノンターゲットリード信号を生成し、前記同期されたノンターゲットリード信号のパルス幅が定義できる。前記ドメインクロッシング回路１５６１は複数の抵抗コードが受信できる。前記複数の抵抗コードは前記モードレジスタ１５７０から提供できる。
前記モードレジスタ１５７０は、前記半導体装置１５００の動作に係る多様な情報が保存できる。前記モードレジスタ１５７０は、第１の抵抗コード(ＲＴＴ１＜０：２＞)、第２の抵抗コード(ＲＴＴ２＜０：２＞)、第３の抵抗コード(ＲＴＴ３＜０：２＞)及び第４の抵抗コード(ＲＴＴ４＜０：２＞)が保存できる。前記第１の抵抗コード(ＲＴＴ１＜０：２＞)は、前記半導体装置１５００がいかなる動作も遂行しない場合に設定されるターミネーション抵抗値に関する情報を含むことができる。前記第２の抵抗コード(ＲＴＴ２＜０：２＞)は、前記半導体装置１５００がライト動作を遂行する場合に設定されるターミネーション抵抗値に関する情報を含むことができる。前記第３の抵抗コード(ＲＴＴ３＜０：２＞)は、前記半導体装置１５００がノンターゲットライト動作を遂行する場合に設定されるターミネーション抵抗値に関する情報を含むことができる。前記第４の抵抗コード(ＲＴＴ４＜０：２＞)は、前記半導体装置１５００がノンターゲットリード動作を遂行する場合に設定されるターミネーション抵抗値に関する情報を含むことができる。前記モードレジスタ１５７０は、前記ドメインクロッシング回路１５６１に前記第１乃至第４の抵抗コード(ＲＴＴ１＜０：２＞、ＲＴＴ２＜０：２＞、ＲＴＴ３＜０：２＞、ＲＴＴ４＜０：２＞)が出力できる。 前記第１乃至第４の抵抗コード(ＲＴＴ１＜０：２＞、ＲＴＴ２＜０：２＞、ＲＴＴ３＜０：２＞、ＲＴＴ４＜０：２＞)は、３個のビッドを含むのを例示しているが、これに限定されるものではない。前記第１乃至第４の抵抗コード(ＲＴＴ１＜０：２＞、ＲＴＴ２＜０：２＞、ＲＴＴ３＜０：２＞、ＲＴＴ４＜０：２＞は、３個よりも少なかったり多い個数のビットを含むこともできる。
前記ドメインクロッシング回路１５６１は、前記ターゲットライト信号(ＴＷＴ)、前記ノンターゲットライト信号(ＮＴＷＴ)及び前記ノンターゲットリード信号(ＮＴＲＤ)に基づき、 前記第１乃至第４の抵抗コード(ＲＴＴ１＜０：２＞、ＲＴＴ２＜０：２＞、ＲＴＴ３＜０：２＞、ＲＴＴ４＜０：２＞)の一つをオンダイターミネーション信号(ＯＤＴ＜０：２＞)として出力できる。例えば、前記ドメインクロッシング回路１５６１は、前記ターゲットライト信号(ＴＷＴ)がイネーブルされる場合、前記第２の抵抗コード(ＲＴＴ２＜０：２＞)を前記オンダイターミネーション信号(ＯＤＴ＜０：２＞)として出力できる。前記ドメインクロッシング回路１５６１は、前記ノンターゲットライト信号(ＮＴＷＴ)がイネーブルされる場合、前記第３の抵抗コード(ＲＴＴ３＜０：２＞)を前記オンダイターミネーション信号(ＯＤＴ＜０：２＞)として出力できる。前記ドメインクロッシング回路１５６１は、前記ノンターゲットリード信号(ＮＴＲＤ)がイネーブルされる場合、前記第４の抵抗コード(ＲＴＴ４＜０：２＞)を前記オンダイターミネーション信号(ＯＤＴ＜０：２＞)として出力できる。前記ドメインクロッシング回路１５６１は、前記ターゲットライト信号(ＴＷＴ)、前記ノンターゲットライト信号(ＮＴＷＴ)及び前記ノンターゲットリード信号(ＮＴＲＤ)の何れもイネーブルされない場合、前記第１の抵抗コード(ＲＴＴ１＜０：２＞)を前記オンダイターミネーション信号(ＯＤＴ＜０：２＞)として出力できる。また、前記ドメインクロッシング回路１５６１は、前記ターゲットライト信号(ＴＷＴ)、前記ノンターゲットライト信号(ＮＴＷＴ)及び前記ノンターゲットリード信号(ＮＴＲＤ)間の優先権が定義できる。前記ドメインクロッシング回路１５６１は、前記ターゲットライト信号(ＴＷＴ)、前記ノンターゲットライト信号(ＮＴＷＴ)及び前記ノンターゲットリード信号(ＮＴＲＤ)の少なくとも二つが共にイネーブルされる場合、優先権を持つ信号に対応する抵抗コードが出力されるようにする。例えば、前記ターゲットライト信号(ＴＷＴ)は、前記ノンターゲットライト信号(ＮＴＷＴ)及び前記ノンターゲットリード信号(ＮＴＲＤ)よりも優先権を持つことができ、前記ノンターゲットライト信号(ＮＴＷＴ)は、前記ノンターゲットリード信号(ＮＴＲＤ)よりも優先権を持つことができる。前記ドメインクロッシング回路１５６１は、前記ターゲットライト信号(ＴＷＴ)と、前記ノンターゲットライト信号(ＮＴＷＴ)及び前記ノンターゲットリード信号(ＮＴＲＤ)の少なくとも一つとが共にイネーブルされる場合、優先権を持つ前記ターゲットライト信号(ＴＷＴ)に基づき、前記第２の抵抗コード(ＲＴＴ２＜０：２＞)を前記オンダイターミネーション信号(ＯＤＴ＜０：２＞)として出力できる。前記オンダイターミネーション信号(ＯＤＴ＜０：２＞)は、前記ＯＤＴツリー１５６２を通して遅延されてターミネーションイネーブル信号(ＯＤＴＥＮ＜０：２＞)として生成できる。
前記転送器１５８０は、前記ターミネーションイネーブル信号(ＯＤＴＥＮ＜０：２＞)を受信した場合、ターミネーション抵抗値を持つように設定できる。前記転送器１５８０は複数の抵抗レッグを含むことができ、前記複数の抵抗レッグはＺＱキャリブレーションのようなキャリブレーション動作が遂行されて一定の抵抗値を持つように設定できる。前記ターミネーションイネーブル信号(ＯＤＴＥＮ＜０：２＞)は、前記複数の抵抗レッグのうち、ターンオンされる抵抗レッグの個数を決定して、前記転送器１５８０がターミネーション抵抗値を持つように設定できる。一実施例において、前記転送器１５８０はデコーディング回路を含むことができ、前記デコーディング回路は前記ターミネーションイネーブル信号(ＯＤＴＥＮ＜０：２＞)がデコーディングできる。前記転送器１５８０は、前記デコーディング回路を備え、少ないビット数を有するターミネーションイネーブル信号(ＯＤＴＥＮ＜０：２＞)に基づき、多くの個数の抵抗レッグが選択されるようにする。前記転送器１５８０は、前記クロックツリー１５５１から出力された信号を外部装置に出力できる。前記転送器１５８０は、前記クロックツリー１５５１から出力された信号をデータストロ−ブ信号(ＤＱＳ)として前記外部装置に出力できる。前記データストロ−ブ信号(ＤＱＳ)は、前記半導体装置１５００から出力されるデータに同期されて前記外部装置に出力できる。前記データストロ−ブ信号(ＤＱＳ)は、バスを介して前記外部装置に転送できる。
前記クロック経路１５５０による遅延量は設計的に減少しやすいが、ドメインクロッシング回路１５６１は前記内部コマンド信号(ＩＣＭＤ)をクロック信号に同期される信号に変換しなければならないため、前記コマンド経路１５６０の遅延量は減少し難い。したがって、前記分周クロック信号(ＩＣＬＫ、ＱＣＬＫ、ＩＢＣＬＫ、ＱＢＣＬＫ)が前記クロック経路１５５０を通して前記転送器１５８０に到達する時間と、前記コマンド経路１５６０を通して前記内部コマンド信号(ＩＣＭＤ)が前記ターミネーションイネーブル信号(ＯＤＴＥＮ＜０：２＞)として前記転送器１５８０に到達する時間との間にはミスマッチが発生し得る。また、ドメインクロッシング回路１５６１は、前記半導体装置１５００の動作信頼性のために、一定のパルス幅を持つターミネーションイネーブル信号(ＯＤＴＥＮ＜０：２＞)を生成しなければならない。したがって、前記ドメインクロッシング回路１５６１は、図１及び図１４に示す信号生成回路１００、１４００を含むことができる。ここで、ターミネーションイネーブル信号(ＯＤＴＥＮ＜０：２＞)は、前記半導体装置１５００が前記ターゲットライト動作、前記ノンターゲットライト動作及び前記ノンターゲットリード動作を遂行する前にイネーブルされ、前記半導体装置１５００が前記ターゲットライト動作、前記ノンターゲットライト動作及び前記ノンターゲットリード動作を完了した後にディセーブルされる。例えば、前記ターミネーションイネーブル信号(ＯＤＴＥＮ＜０：２＞)は、前記転送器１５８０が前記データストロ−ブ信号(ＤＱＳ)を転送する時点よりも、前記外部クロック信号(ＣＬＫＥ)及び/又は前記基準クロック信号(ＲＣＬＫ)の２サイクルに対応する時間だけ速くイネーブルされ得る。前記ターミネーションイネーブル信号(ＯＤＴＥＮ＜０：２＞)は、前記半導体装置１５００が前記ターゲットライト動作、前記ノンターゲットライト動作及び前記ノンターゲットリード動作を完了し、前記外部クロック信号(ＣＬＫＥ)及び/又は基準クロック信号(ＲＣＬＫ)の１サイクル、１.５サイクル又は２サイクルに対応する時間の以後にディセーブルされ得る。したがって、図５に示すパルス幅制御回路５００は図１６のように修正できる。
図１６は、本発明の実施例によるパルス幅制御回路の構成を示す図である。図１６に示すように、本発明の実施例によるパルス幅制御回路１６００は、リタイミングレジスタ１６１０、オン制御信号生成器１６２０及びオフ制御信号生成器１６３０を含むことができる。前記リタイミングレジスタ１６１０は、図５に示すリタイミングレジスタ５１０と同様であり、重複する説明は省略する。
前記オン制御信号生成器１６２０は、前記動作レイテンシ(ＬＡＴ)、前記オンオフセット信号(ＯＳＥ)及びオンマージン信号(ＯＤＴＯＮ)を受信して、オン制御信号(ＯＮ)が生成できる。前記オンマージン信号(ＯＤＴＯＮ)は、前記転送器１５８０が前記データストロ−ブ信号(ＤＱＳ)を出力する時点の以前に、前記ターミネーションイネーブル信号(ＯＤＴＥＮ＜０：２＞)がイネーブルされるべき時間マージンに対応する情報を含むことができる。前記動作レイテンシ(ＬＡＴ)、前記オンオフセット信号(ＯＳＥ)及び前記オンマージン信号(ＯＤＴＯＮ)は、図１５に示すモードレジスタ１５７０から提供され得る。前記オン制御信号生成器１６２０は、前記動作レイテンシ(ＬＡＴ)、前記オンオフセット信号(ＯＳＥ)及び前記オンマージン信号(ＯＤＴＯＮ)に対する演算を遂行して、前記オン制御信号(ＯＮ)が生成できる。例えば、前記オン制御信号生成器１６２０は、前記動作レイテンシ(ＬＡＴ)から前記オンオフセット信号(ＯＳＥ)及び前記オンマージン信号(ＯＤＴＯＮ)を減算して、前記オン制御信号(ＯＮ)が生成できる。例えば、前記動作レイテンシ(ＬＡＴ)が１０に対応し、前記オンオフセット信号(ＯＳＥ)が２に対応し、前記オンマージン信号(ＯＤＴＯＮ)が２に対応する場合、前記オン制御信号(ＯＮ)は６であり得る。前記オン制御信号(ＯＮ)によって図２に示す前記第１のオンタイミング制御回路２１１は、前記第１の入力信号(ＩＮＡ)を前記外部クロック信号(ＣＬＫＥ)及び/又は基準クロック信号(ＲＣＬＫ)の６サイクルだけ(即ち、第２の分周クロック信号(ＱＣＬＫ)の３サイクルだけ)遅延させて、前記イーブンオンパルス信号(ＯＮＡ)が生成できる。
前記オフ制御信号生成器１６３０は、前記動作区間情報(ＢＬ)、前記オフオフセット信号(ＯＳＤ)及びオフマージン信号(ＯＤＴＯＦＦ)を受信して、前記オフ制御信号(ＯＦＦ)が生成できる。前記オフマージン信号(ＯＤＴＯＦＦ)は、前記転送器１５８０が前記データストロ−ブ信号(ＤＱＳ)の転送を完了した後に前記ターミネーションイネーブル信号(ＯＤＴＥＮ＜０：２＞)がディセーブルされるべき時間マージンに対応する情報を含むことができる。前記動作区間情報(ＢＬ)、前記オフオフセット信号(ＯＳＤ)及び前記オフマージン信号(ＯＤＴＯＦＦ)は、図１５に示すモードレジスタ１５７０から提供され得る。前記オフ制御信号生成器１６３０は、前記動作区間情報(ＢＬ)、前記オフオフセット信号(ＯＳＤ)及び前記オフマージン信号(ＯＤＴＯＦＦ)に対する演算を遂行して、前記オフ制御信号(ＯＦＦ)が生成できる。例えば、前記オフ制御信号生成器１６３０は、前記動作区間情報(ＢＬ)から前記オフオフセット信号(ＯＳＤ)を減算し、前記オフマージン信号(ＯＤＴＯＦＦ)を加算して、前記オフ制御信号(ＯＦＦ)が生成できる。例えば、前記動作区間情報(ＢＬ)が１６に対応し、前記オフオフセット信号(ＯＳＤ)が２に対応し、前記オフマージン信号(ＯＤＴＯＦＦ)が２に対応する場合、前記オフ制御信号(ＯＦＦ)は１６であり得る。前記オフ制御信号(ＯＦＦ)によって図２に示す前記第１のオフタイミング制御回路２１２は、前記イーブンオンパルス信号(ＯＮＡ)を前記外部クロック信号(ＣＬＫＥ)及び/又は基準クロック信号(ＲＣＬＫ)の１６サイクルだけ(即ち、第１の分周クロック信号(ＱＣＬＫ)の８サイクルだけ)遅延させて、前記イーブンオフパルス信号(ＯＦＦＡ)が生成できる。
図１７は、本発明の実施例によるドメインクロッシング回路１７００の構成を示す図である。前記ドメインクロッシング回路１７００は、図１５に示すドメインクロッシング回路１５６１として適用できる。図１７に示すように、前記ドメインクロッシング回路１７００は、第１のパルス生成回路１７１１、第２のパルス生成回路１７１２、第３のパルス生成回路１７１３、優先権及び選択制御回路１７２０、第１のリタイミング回路１７３１、第２のリタイミング回路１７３２及び第３のリタイミング回路１７３３を含むことができる。前記第１乃至第３のパルス生成回路１７１１、１７１２、１７１３は、各々図１に示す第１の同期信号生成回路１１０、第２の同期信号生成回路１２０、ゲーティング回路１４０及び図１６に示すパルス幅制御回路１６００を含む構成要素であり得る。前記第１のパルス生成回路１７１１は、前記ターゲットライト信号(ＴＷＴ)を受信して、同期されたターゲットライト信号(ＴＷＴＳ)が生成できる。前記第２のパルス生成回路１７１２は、前記ノンターゲットライト信号(ＮＴＷＴ)を受信して、同期されたノンターゲットライト信号(ＮＴＷＴＳ)が生成できる。前記第３のパルス生成回路１７１３は、前記ノンターゲットリード信号(ＮＴＲＤ)を受信して、同期されたノンターゲットリード信号(ＮＴＲＤＳ)が生成できる。前記同期されたターゲットライト信号(ＴＷＴＳ)、前記同期されたノンターゲットライト信号(ＮＴＷＴＳ)及び前記同期されたノンターゲットリード信号(ＮＴＲＤＳ)の少なくとも一部は同一のパルス幅を有することができる。一実施例において、前記同期されたターゲットライト信号(ＴＷＴＳ）、前記同期されたノンターゲットライト信号(ＮＴＷＴＳ)及び前記同期されたノンターゲットリード信号(ＮＴＲＤＳ)は互いに異なるパルス幅を有することもできる。
前記優先権及び選択制御回路１７２０は、前記同期されたターゲットライト信号(ＴＷＴＳ)、前記同期されたノンターゲットライト信号(ＮＴＷＴＳ)及び前記同期されたノンターゲットリード信号(ＮＴＲＤＳ)を受信して、図１５に示す前記モードレジスタ１５７０から前記第１乃至第４の抵抗コード(ＲＴＴ１＜０：２＞、ＲＴＴ２＜０：２＞、ＲＴＴ３＜０：２＞、ＲＴＴ４＜０：２＞)が受信できる。前記優先権及び選択制御回路１７２０は、前記同期されたターゲットライト信号(ＴＷＴＳ)、前記同期されたノンターゲットライト信号(ＮＴＷＴＳ)及び前記同期されたノンターゲットリード信号(ＮＴＲＤＳ)の少なくとも二つが共にイネーブルされた状態である場合、優先権によって何れか一つの信号だけが選択できる。前記優先権及び選択制御回路１７２０は、前記同期されたターゲットライト信号(ＴＷＴＳ)がイネーブルされた場合、前記同期されたターゲットライト信号(ＴＷＴＳ)がイネーブルされた区間において、前記第２の抵抗コード(ＲＴＴ２＜０：２＞)を前記予備オンダイターミネーション信号(ＯＤＴＰ＜０：２＞)として出力できる。前記優先権及び選択制御回路１７２０は、前記同期されたノンターゲットライト信号(ＮＴＷＴＳ)がイネーブルされた場合、前記同期されたノンターゲットライト信号(ＮＴＷＴＳ)がイネーブルされた区間において、前記第３の抵抗コード(ＲＴＴ３＜０：２＞)を前記予備オンダイターミネーション信号(ＯＤＴＰ＜０：２＞)として出力できる。前記優先権及び選択制御回路１７２０は、前記同期されたノンターゲットリード信号(ＮＴＲＤＳ)がイネーブルされた場合、前記同期されたノンターゲットリード信号(ＮＴＲＤＳ)がイネーブルされた区間において、前記第４の抵抗コード(ＲＴＴ４＜０：２＞)を前記予備オンダイターミネーション信号(ＯＤＴＰ＜０：２＞)として出力できる。前記優先権及び選択制御回路１７２０は、前記同期されたターゲットライト信号(ＴＷＴＳ)、前記同期されたノンターゲットライト信号(ＮＴＷＴＳ)及び前記同期されたノンターゲットリード信号(ＮＴＲＤＳ)が共にディセーブルされた状態である場合、前記第１の抵抗コード(ＲＴＴ１＜０：２＞)を前記予備オンダイターミネーション信号(ＯＤＴＰ＜０：２＞)として出力できる。例えば、前記同期されたノンターゲットライト信号(ＮＴＷＴＳ)がイネーブルされた後、前記同期されたターゲットライト信号(ＴＷＴＳ)がイネーブルされる場合を仮定する。前記優先権及び選択制御回路１７２０は、前記第１の抵抗コード(ＲＴＴ１＜０：２＞)を前記予備オンダイターミネーション信号(ＯＤＴＰ＜０：２＞)として出力していて、前記同期されたノンターゲットライト信号(ＮＴＷＴＳ)がイネーブルされると、前記第１の抵抗コード(ＲＴＴ１＜０：２＞)の出力を中止し、前記第３の抵抗コード(ＲＴＴ３＜０：２＞)を前記予備オンダイターミネーション信号(ＯＤＴＰ＜０：２＞)として出力できる。以後、前記同期されたターゲットライト信号(ＴＷＴＳ)がイネーブルされると、前記優先権及び選択制御回路１７２０は、前記第３の抵抗コード(ＲＴＴ３＜０：２＞)の出力を中止し、前記第２の抵抗コード(ＲＴＴ２＜０：２＞)を前記予備オンダイターミネーション信号(ＯＤＴＰ＜０：２＞)として出力できる。前記同期されたターゲットライト信号(ＴＷＴＳ)がディセーブルされると、前記優先権及び選択制御回路１７２０は、前記第２の抵抗コード(ＲＴＴ２＜０：２＞)の出力を中止し、前記第１の抵抗コード(ＲＴＴ１＜０：２＞)を前記予備オンダイターミネーション信号(ＯＤＴＰ＜０：２＞)として出力できる。
前記第１乃至第３のリタイミング回路１７３１、１７３２、１７３３は、各々図８乃至図１０に示すリタイミング回路８００、９００、１０００の何れか一つを含むことができる。前記第１乃至第３のリタイミング回路１７３１、１７３２、１７３３は、第１のゲーティングクロック信号(ＱＣＬＫ１)及び前記第２のゲーティングクロック信号(ＱＢＣＬＫ１)が受信できる。前記第１のゲーティングクロック信号(ＱＣＬＫ１)は、前記リタイミング回路８００、９００、１０００に入力される第１の分周クロック信号(ＱＣＬＫ)が代替でき、前記第２のゲーティングクロック信号(ＱＢＣＬＫ１)は、前記リタイミング回路８００、９００、１０００に入力される第２の分周クロック信号(ＱＢＣＬＫ)が代替できる。前記第１のゲーティングクロック信号(ＱＣＬＫ１)は、図１５に示す前記第２の分周クロック信号(ＱＣＬＫ)と実質的に同一の位相及び周波数を有することができる。前記第２のゲーティングクロック信号(ＱＢＣＬＫ１)は、図１５に示す前記第４の分周クロック信号(ＢＱＣＬＫ)と実質的に同一の位相及び周波数を有することができる。前記第１のリタイミング回路１７３１は、前記予備オンダイターミネーション信号(ＯＤＴＰ＜０＞)を前記第１及び第２のゲーティングクロック信号(ＱＣＬＫ１、ＱＢＣＬＫ１)に基づいてリタイミングして、前記オンダイターミネーション信号(ＯＤＴ＜０＞)が生成できる。前記第２のリタイミング回路１７３２は、前記予備オンダイターミネーション信号(ＯＤＴＰ＜１＞)を前記第１及び第２のゲーティングクロック信号(ＱＣＬＫ１、ＱＢＣＬＫ１)に基づいてリタイミングして、前記オンダイターミネーション信号(ＯＤＴ＜１＞)が生成できる。前記第３のリタイミング回路１７３３は、前記予備オンダイターミネーション信号(ＯＤＴＰ＜２＞)を前記第１及び第２のゲーティングクロック信号(ＱＣＬＫ１、ＱＢＣＬＫ１)に基づいてリタイミングして、前記オンダイターミネーション信号(ＯＤＴ＜２＞)が生成できる。前記優先権及び選択制御回路１７２０は、前記ターゲットライト信号(ＴＷＴ)、前記ノンターゲットライト信号(ＮＴＷＴ)及び前記ノンターゲットリード信号(ＮＴＲＤ)の優先権を判断し、前記第１乃至第４の抵抗コード(ＲＴＴ１＜０：２＞、ＲＴＴ２＜０：２＞、ＲＴＴ３＜０：２＞、ＲＴＴ４＜０：２＞)の一つを出力しなければならないので、多くのロジックゲーティング素子が具備できる。多くのロジックゲーティング素子を含む回路は工程変動及び劣化によって遅延が発生し得る。また、前記優先権及び選択制御回路１７２０は、クロック信号に同期して動作しないので、非同期された遅延が発生し得る。本発明の実施例は、前記第１乃至第３のリタイミング回路１７３１、１７３２、１７３３は、前記優先権及び選択制御回路１７２０から出力される信号をリタイミングする構造を持つので、前記優先権及び選択制御回路１７２０により前記予備オンダイターミネーション信号(ＯＤＴＰ＜０：２＞)のパルス幅又は位相が変化したのを補償して、前記オンダイターミネーション信号(ＯＤＴ＜０：２＞)が出力できる。
前記ドメインクロッシング回路１７００は、クロックゲーティング回路１７４０をさらに含むことができる。前記クロックゲーティング回路１７４０は、オンダイターミネーションコマンド信号(ＯＤＴＣ)に基づいてクロックイネーブル信号(ＣＬＫＥＮ)が生成できる。前記クロックゲーティング回路１７４０は、前記オンダイターミネーションコマンド信号(ＯＤＴＣ)がイネーブルされると、前記クロックイネーブル信号(ＣＬＫＥＮ)をイネーブルさせることができる。前記オンダイターミネーションコマンド信号(ＯＤＴＣ)は、前記ターゲットライト信号(ＴＷＴ)、前記ノンターゲットライト信号(ＮＴＷＴ)及び前記ノンターゲットリード信号(ＮＴＲＤ)の何れか一つでもイネーブルされる時にイネーブルされる信号であり得る。前記クロックゲーティング回路１７４０は、多目的コマンド信号(ＭＰＣ)をさらに受信でき、前記オンダイターミネーションコマンド信号(ＯＤＴＣ)及び前記多目的コマンド信号(ＭＰＣ)に基づいて前記クロックイネーブル信号(ＣＬＫＥＮ)が生成できる。前記クロックゲーティング回路１７４０は、前記オンダイターミネーションコマンド信号(ＯＤＴＣ)及び前記多目的コマンド信号(ＭＰＣ)の少なくとも一つがイネーブルされると、前記クロックイネーブル信号(ＣＬＫＥＮ)をイネーブルさせることができる。前記多目的コマンド信号(ＭＰＣ)は、図１５に示す内部コマンド信号(ＩＣＭＤ)の一つであり得、前記第１の抵抗コード(ＲＴＴ１＜０：２＞)の値を変化させるために入力されるコマンド信号(ＣＭＤ)から生成できる。前記クロックゲーティング回路１７４０は、前記多目的コマンド信号(ＭＰＣ)を受信した時に前記クロックイネーブル信号(ＣＬＫＥＮ)をイネーブルさせ、変化した第１の抵抗コード(ＲＴＴ１＜０：２＞)により前記オンダイターミネーション信号(ＯＤＴ＜０：２＞)が出力されるようにする。したがって、前記オンダイターミネーション信号(ＯＤＴ＜０：２＞)のロジック値は、変化前の第１の抵抗コード(ＲＴＴ＜０：２＞)から変化後の第１の抵抗コード(ＲＴＴ1＜０：２＞)にアップデートされ得る。
前記クロックゲーティング回路１７４０は、前記クロックイネーブル信号(ＣＬＫＥＮ)に基づき、前記第２の分周クロック信号(ＱＣＬＫ)を前記第１のゲーティングクロック信号(ＱＣＬＫ１)に出力し、前記第４の分周クロック信号(ＱＢＣＬＫ)を前記第２のゲーティングクロック信号(ＱＢＣＬＫ１)に出力できる。前記クロックゲーティング回路１７４０は、前記クロックイネーブル信号(ＣＬＫＥＮ)がイネーブルされた場合、前記第２の分周クロック信号(ＱＣＬＫ)を前記第１のゲーティングクロック信号(ＱＣＬＫ１)に出力し、前記第４の分周クロック信号(ＱＢＣＬＫ)を前記第２のゲーティングクロック信号(ＱＢＣＬＫ１)に出力できる。
前記クロックゲーティング回路１７４０は、オアゲート１７４１、第１のナンドゲート１７４２、第２のナンドゲート１７４３、第３のナンドゲート１７４４及び第４のナンドゲート１７４５を含むことができる。前記オアゲート１７４１は、前記オンダイターミネーションコマンド信号(ＯＤＴＣ)及び前記多目的コマンド信号(ＭＰＣ)を受信して、前記クロックイネーブル信号(ＣＬＫＥＮ)が出力できる。前記第１のナンドゲート１７４２は、前記第２の分周クロック信号(ＱＣＬＫ)及び前記クロックイネーブル信号(ＣＬＫＥＮ)が受信できる。前記第２のナンドゲート１７４３は、前記第１のナンドゲート１７４２の出力及び電源電圧(ＶＤＤ)を受信して、前記第１のゲーティングクロック信号(ＱＣＬＫ１)が出力できる。前記電源電圧(ＶＤＤ)はロジックハイレベルとして判断可能な電圧レベルを有する。前記第３のナンドゲート１７４４は、前記第４の分周クロック信号(ＱＢＣＬＫ)及び前記電源電圧(ＶＤＤ)が受信できる。前記第４のナンドゲート１７４５は、前記第３のナンドゲート１７４４の出力及び前記クロックイネーブル信号(ＣＬＫＥＮ)を受信して、前記第２のゲーティングクロック信号(ＱＢＣＬＫ１)が出力できる。
本発明の属する技術分野における通常の技術者は、本発明がその技術的思想や必須特徴から逸脱しない範囲内において、他の具体的な形態で実施できるので、前述した実施例は全ての面において例示的なものであり、限定的なものではないと理解しなければならない。本発明の範囲は前記詳細な説明よりも後述する特許請求の範囲により示され、特許請求の範囲の意味及び範囲、その等価概念から導出される全ての変更又は変形された形態が、本発明の範囲に含まれるものと解析しなければならない。

Claims (33)

  1. クロック信号を分周して第１の分周クロック信号及び第２の分周クロック信号を生成するクロック分周回路；
    第１の入力信号を前記第１の分周クロック信号に同期して遅延させて第１の同期信号を生成し、オン制御信号及びオフ制御信号に基づいて前記第１の同期信号のパルス幅を調節する第１の同期信号生成回路；
    第２の入力信号を前記第２の分周クロック信号に同期して遅延させて第２の同期信号を生成し、前記オン制御信号及び前記オフ制御信号に基づいて前記第２の同期信号のパルス幅を調節する第２の同期信号生成回路；及び、
    前記第１及び第２の同期信号の少なくとも一つから生成された予備出力信号を前記第１及び第２の分周クロック信号にリタイミングして、出力信号を生成するリタイミング回路を含む、信号生成回路。
  2. 前記第１の分周クロック信号は、前記第２の分周クロック信号と１８０°の位相差を有する、請求項１に記載の信号生成回路。
  3. 前記第１の同期信号生成回路は、
    前記第１の入力信号を前記第１の分周クロック信号のｎサイクルだけ遅延させてイーブンオンパルス信号を生成し、前記イーブンオンパルス信号に基づいて前記第１の同期信号のイネーブル時点を決定し、前記nは前記オン制御信号に基づいて決定され、
    前記イーブンオンパルス信号を前記第１の分周クロック信号のｍサイクルだけ遅延させてイーブンオフパルス信号を生成し、前記イーブンオフパルス信号に基づいて前記第１の同期信号のディセーブル時点を決定し、前記ｍは前記オフ制御信号に基づいて決定される、請求項１に記載の信号生成回路。
  4. 前記第１の同期信号生成回路は、
    前記第１の入力信号を前記第１の分周クロック信号のｎサイクルだけ遅延させてイーブンオンパルス信号を生成し、前記ｎは前記オン制御信号に基づいて決定される第１のオンタイミング制御回路；
    前記イーブンオンパルス信号を前記第１の分周クロック信号のｍサイクルだけ遅延させてｍ個のイーブンオフパルス信号を生成し、前記ｍは前記オフ制御信号に基づいて決定される第１のオフタイミング制御回路；及び、
    前記イーブンオンパルス信号及び前記ｍ個のイーブンオフパルス信号を合算して、前記第１の同期信号を生成する第１のパルス合算器を含む、請求項１に記載の信号生成回路。
  5. 前記第２の同期信号生成回路は、
    前記第２の入力信号を前記第２の分周クロック信号のｎサイクルだけ遅延させてオッドオンパルス信号を生成し、前記オッドオンパルス信号に基づいて前記第２の同期信号のイネーブル時点を決定し、前記ｎは前記オン制御信号に基づいて決定され、
    前記オッドオンパルス信号を前記第２の分周クロック信号のｍサイクルだけ遅延させてオッドオフパルス信号を生成し、前記オッドオフパルス信号に基づいて前記第２の同期信号のディセーブル時点を決定し、前記ｍは前記オフ制御信号に基づいて決定される、請求項１に記載の信号生成回路。
  6. 前記第２の同期信号生成回路は、
    前記第２の入力信号を前記第２の分周クロック信号のｎサイクルだけ遅延させてオッドオンパルス信号を生成し、前記ｎは前記オン制御信号に基づいて決定される第２のオンタイミング制御回路；
    前記オッドオンパルス信号を前記第２の分周クロック信号のｍサイクルだけ遅延させてｍ個のオッドオフパルス信号を生成し、前記ｍは前記オフ制御信号に基づいて決定される第２のオフタイミング制御回路；及び、
    前記イーブンオンパルス信号及び前記ｍ個のオッドオフパルス信号を合算して、前記第２の同期信号を生成する第２のパルス合算器を含む、請求項１に記載の信号生成回路。
  7. 前記リタイミング回路は、
    前記予備出力信号を前記第１の分周クロック信号に同期して出力する第１のフリップフロップ；
    前記予備出力信号を前記第２の分周クロック信号に同期して出力する第２のフリップフロップ；及び、
    前記第１及び第２のフリップフロップの出力をゲーティングして前記出力信号を生成するロジックゲートを含む、請求項１に記載の信号生成回路。
  8. 前記ロジックゲートは、アンドゲート及びオアゲートの一つを含む、請求項７に記載の信号生成回路。
  9. 前記リタイミング回路は、
    前記予備出力信号を第１の遅延クロック信号に同期して出力する第１のフリップフロップ；
    前記予備出力信号を第２の遅延クロック信号に同期して出力する第２のフリップフロップ；
    前記第１及び第２のフリップフロップの出力をゲーティングする第１のロジックゲート；
    前記第１のロジックゲートの出力を前記第１の分周クロック信号に同期して出力する第３のフリップフロップ；
    前記第１のロジックゲートの出力を前記第２の分周クロック信号に同期して出力する第４のフリップフロップ；及び、
    前記第３及び第４のフリップフロップの出力をゲーティングして前記出力信号を生成する第２のロジックゲートを含み、
    前記第１の遅延クロック信号は前記第１の分周クロック信号を所定時間遅延させて生成され、前記第２の遅延クロック信号は前記第２の分周クロック信号を前記所定時間遅延させて生成される、請求項１に記載の信号生成回路。
  10. 前記第１のロジックゲートはアンドゲート及びオアゲートの一つを含み、
    前記第２のロジックゲートはアンドゲート及びオアゲートの一つを含む、請求項９に記載の信号生成回路。
  11. 前記リタイミング回路は、
    前記予備出力信号を第１の遅延クロック信号に同期して出力する第１のフリップフロップ；
    前記予備出力信号を第２の遅延クロック信号に同期して出力する第２のフリップフロップ；
    前記第１のフリップフロップの出力を前記第１の分周クロック信号に同期して出力する第３のフリップフロップ；
    前記第２のフリップフロップの出力を前記第２の分周クロック信号に同期して出力する第４のフリップフロップ；及び、
    前記第３及び第４のフリップフロップの出力をゲーティングして前記出力信号を生成するロジックゲートを含み、
    前記第１の遅延クロック信号は前記第１の分周クロック信号を所定時間遅延させて生成され、前記第２の遅延クロック信号は前記第２の分周クロック信号を前記所定時間遅延させて生成される、請求項１に記載の信号生成回路。
  12. 前記ロジックゲートは、アンドゲート及びオアゲートの一つを含む、請求項１１に記載の信号生成回路。
  13. 動作レイテンシ、動作区間情報及びリタイミングレイテンシに基づき、前記オン制御信号及び前記オフ制御信号を生成するパルス幅制御回路をさらに含む、請求項１に記載の信号生成回路。
  14. 前記リタイミングレイテンシは、前記リタイミング回路で発生する遅延量に基づいて設定される、請求項１３に記載の信号生成回路。
  15. 前記パルス幅制御回路は、
    アドレス信号に基づいて前記リタイミングレイテンシに対応するオンオフセット信号及びオフオフセット信号を出力するリタイミングレジスタ；
    前記動作レイテンシ及び前記オンオフセット信号を演算して、前記オン制御信号を生成するオン制御信号生成器；及び、
    前記動作区間情報及び前記オフオフセット信号を演算して、前記オフ制御信号を生成するオフ制御信号生成器を含む、請求項１３に記載の信号生成回路。
  16. 前記リタイミング回路は、前記予備出力信号を前記第１及び第２の分周クロック信号にリタイミングして前記出力信号を生成する少なくとも一つのプログラマブルリタイミングモジュールを含み、前記少なくとも一つのプログラマブルリタイミングモジュールのリタイミングレイテンシは、モード信号及びバイパス信号に基づいて決定される、請求項１３に記載の信号生成回路。
  17. 前記少なくとも一つのプログラマブルリタイミングモジュールは、第１の入力端子、第２の入力端子、第１の出力端子及び第２の出力端子を含み、
    前記第１の入力端子に入力された信号を前記第１の分周クロック信号に同期させて出力する第１のフリップフロップ；
    前記第２の入力端子に入力された信号を前記第２の分周クロック信号に同期させて出力する第２のフリップフロップ；
    前記第１のフリップフロップの出力及び前記第２のフリップフロップの出力をアンドゲーティングして出力するアンドゲート；
    前記第１のフリップフロップの出力及び前記第２のフリップフロップの出力をオアゲーティングして出力するオアゲート；
    前記モード信号に基づき、前記アンドゲートの出力及び前記オアゲートの出力の一つを出力する第１のマルチプレクサ；
    前記バイパス信号に基づき、前記第１のフリップフロップの出力及び前記第１のマルチプレクサの出力の一つを第１の出力端子に出力する第２のマルチプレクサ；及び、
    前記バイパス信号に基づき、前記第２のフリップフロップの出力及び前記第１のマルチプレクサの出力の一つを第２の出力端子に出力する第３のマルチプレクサを含む、請求項１６に記載の信号生成回路。
  18. 前記パルス幅制御回路は、アドレス信号に基づいて前記モード信号及び前記バイパス信号をさらに生成する、請求項１６に記載の信号生成回路。
  19. クロック信号を分周して第１の分周クロック信号及び第２の分周クロック信号を生成するクロック分周器；
    前記第１の分周クロック信号及びオン制御信号に基づいて第１の入力信号を遅延させてイーブンオンパルス信号を生成し、前記第２の分周クロック信号及び前記オン制御信号に基づいて第２の入力信号を遅延させてオッドオンパルス信号を生成するオンパルス生成回路；
    前記第１の分周クロック信号及びオフ制御信号に基づき、前記イーブンオンパルス信号及び前記オッドオンパルス信号の一つを遅延させて複数のイーブンオフパルス信号を生成し、前記第２の分周クロック信号及び前記オフ制御信号に基づき、前記イーブンオンパルス信号及び前記オッドオンパルス信号の一つを遅延させて複数のオッドオフパルス信号を生成するオフパルス生成回路；
    前記イーブンオンパルス信号及び前記オッドオンパルス信号の一つと前記複数のイーブンオフパルス信号とを組合せて第１の同期信号を生成し、前記イーブンオンパルス信号及び前記オッドオンパルス信号の一つと前記複数のオッドオフパルス信号とを組合せて第２の同期信号を生成するパルス合算回路；及び、
    前記第１及び第２の同期信号の一つから生成された予備出力信号を前記第１及び第２の分周クロック信号にリタイミングさせて出力信号を生成するリタイミング回路を含む、信号生成回路。
  20. 前記第１の入力信号は前記クロック信号の奇数番目のエッジに同期されて受信された信号から生成され、前記第２の入力信号は前記クロック信号の偶数番目のエッジに同期されて受信された信号から生成される、請求項１９に記載の信号生成回路。
  21. 前記第１の分周クロック信号は、前記第２の分周クロック信号と１８０°の位相差を有する、請求項１９に記載の信号生成回路。
  22. 前記第１の分周クロック信号は前記クロック信号の奇数番目の立ち下がりエッジに同期されて生成され、前記第２の分周クロック信号は前記クロック信号の偶数番目の立ち下がりエッジに同期されて生成される、請求項１９に記載の信号生成回路。
  23. 前記オンパルス生成回路は、
    前記第１の入力信号を前記第１の分周クロック信号のｎサイクルだけ遅延させてイーブンオンパルス信号を生成し、前記ｎは前記オン制御信号に基づいて決定される第１のオンタイミング制御回路；及び、
    前記第２の入力信号を前記第２の分周クロック信号のｎサイクルだけ遅延させて前記オッドオンパルス信号を生成する第２のオンタイミング制御回路を含む、請求項１９に記載の信号生成回路。
  24. 前記オフパルス生成回路は、
    前記イーブンオンパルス信号及び前記オッドオンパルス信号の一つを前記第１の分周クロック信号のｍサイクルだけ遅延させてｍ個のイーブンオフパルス信号を生成し、ｍは前記オフ制御信号に基づいて決定される第１のオフタイミング制御回路；及び、
    前記イーブンオンパルス信号及び前記オッドオンパルス信号の一つを前記第２の分周クロック信号の前記ｍサイクルだけ遅延させてｍ個のオッドオフパルス信号を生成する第２のオフタイミング制御回路を含む、請求項２３に記載の信号生成回路。
  25. 前記オン制御信号に基づいて前記イーブンオンパルス信号を前記第１及び第２のオフタイミング制御回路の一つに出力し、前記オッドオンパルス信号を前記第１及び第２のオフタイミング制御回路の一つに出力するスイッチング回路をさらに含む、請求項２４に記載の信号生成回路。
  26. 前記パルス合算回路は、
    前記イーブンオンパルス信号及び前記オッドオンパルス信号の一つと、前記複数のイーブンオフパルス信号とを組合せて、前記第１の同期信号を生成する第１のパルス合算器；及び、
    前記イーブンオンパルス信号及び前記オッドオンパルス信号の一つと、前記複数のオッドオフパルス信号とを組合せて、前記第２の同期信号を生成する第２のパルス合算器を含む、請求項１９に記載の信号生成回路。
  27. 前記リタイミング回路は、
    前記予備出力信号を前記第１の分周クロック信号に同期して出力する第１のフリップフロップ；
    前記予備出力信号を前記第２の分周クロック信号に同期して出力する第２のフリップフロップ；及び、
    前記第１及び第２のフリップフロップの出力をゲーティングして前記出力信号を生成するロジックゲートを含む、請求項１９に記載の信号生成回路。
  28. 前記ロジックゲートは、アンドゲート及びオアゲートの一つを含む、請求項２７に記載の信号生成回路。
  29. 前記リタイミング回路は、
    前記予備出力信号を第１の遅延クロック信号に同期して出力する第１のフリップフロップ；
    前記予備出力信号を第２の遅延クロック信号に同期して出力する第２のフリップフロップ；
    前記第１及び第２のフリップフロップの出力をゲーティングする第１のロジックゲート；
    前記第１のロジックゲートの出力を前記第１の分周クロック信号に同期して出力する第３のフリップフロップ；
    前記第１のロジックゲートの出力を前記第２の分周クロック信号に同期して出力する第４のフリップフロップ；及び、
    前記第３及び第４のフリップフロップの出力をゲーティングして前記出力信号を生成する第２のロジックゲートを含み、
    前記第１の遅延クロック信号は前記第１の分周クロック信号を所定時間遅延させて生成され、前記第２の遅延クロック信号は前記第２の分周クロック信号を前記所定時間遅延させて生成される、請求項１９に記載の信号生成回路。
  30. 前記第１のロジックゲートはアンドゲート及びオアゲートの一つを含み、前記第２のロジックゲートはアンドゲート及びオアゲートの一つを含む、請求項２９に記載の信号生成回路。
  31. 前記リタイミング回路は、
    前記予備出力信号を第１の遅延クロック信号に同期して出力する第１のフリップフロップ；
    前記予備出力信号を第２の遅延クロック信号に同期して出力する第２のフリップフロップ；
    前記第１のフリップフロップの出力を前記第１の分周クロック信号に同期して出力する第３のフリップフロップ；
    前記第２のフリップフロップの出力を前記第２の分周クロック信号に同期して出力する第４のフリップフロップ；及び、
    前記第３及び第４のフリップフロップの出力をゲーティングして前記出力信号を生成するロジックゲートを含み、
    前記第１の遅延クロック信号は前記第１の分周クロック信号を所定時間遅延させて生成され、前記第２の遅延クロック信号は前記第２の分周クロック信号を前記所定時間遅延させて生成される、請求項１９に記載の信号生成回路。
  32. 動作レイテンシ、動作区間情報及びリタイミングレイテンシに基づき、前記オン制御信号及び前記オフ制御信号を生成するパルス幅制御回路をさらに含む、請求項１９に記載の信号生成回路。
  33. 前記パルス幅制御回路は、
    アドレス信号に基づいて前記リタイミングレイテンシに対応するオンオフセット信号及びオフオフセット信号を出力し、前記リタイミングレイテンシは前記リタイミング回路の遅延量に基づいて決定されるリタイミングレジスタ；
    動作レイテンシ及び前記オンオフセット信号を演算して、前記オン制御信号を生成するオン制御信号生成器；及び、
    動作区間情報及び前記オフオフセット信号を演算して、前記オフ制御信号を生成するオフ制御信号生成器を含む、請求項３２に記載の信号生成回路。
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