CN108922571B - 一种ddr内存的读数据信号处理电路及读数据处理方法 - Google Patents

一种ddr内存的读数据信号处理电路及读数据处理方法 Download PDF

Info

Publication number
CN108922571B
CN108922571B CN201810867814.3A CN201810867814A CN108922571B CN 108922571 B CN108922571 B CN 108922571B CN 201810867814 A CN201810867814 A CN 201810867814A CN 108922571 B CN108922571 B CN 108922571B
Authority
CN
China
Prior art keywords
signal
delay
digital
data
pulse
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810867814.3A
Other languages
English (en)
Other versions
CN108922571A (zh
Inventor
杨秋平
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Zhuhai Amicro Semiconductor Co Ltd
Original Assignee
Zhuhai Amicro Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Zhuhai Amicro Semiconductor Co Ltd filed Critical Zhuhai Amicro Semiconductor Co Ltd
Priority to CN201810867814.3A priority Critical patent/CN108922571B/zh
Publication of CN108922571A publication Critical patent/CN108922571A/zh
Application granted granted Critical
Publication of CN108922571B publication Critical patent/CN108922571B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Pulse Circuits (AREA)

Abstract

本发明一种DDR内存的读数据信号处理电路和读数据处理方法，该读数据信号处理电路包括采样接收模块和脉宽测试模块；当数字控制信号TD[n‑1:0]对应的编码数值对应于数据脉冲选择信号DQS的周期，采样接收模块与脉宽测试模块连接，根据数字控制信号TD[n‑1:0]对数据脉冲选择信号DQS额外延迟数据脉冲选择信号DQS的周期的四分之一，使得数据脉冲选择信号DQS采样数据信号DQ时可获得最大的时间采样窗口。相对现有技术，本发明技术方案由数字编码控制处理，可实现即时工作。

Description

一种DDR内存的读数据信号处理电路及读数据处理方法
技术领域
本发明涉及半导体集成电路，尤其涉及一种DDR内存的读数据信号处理电路及读数据处理方法。
背景技术
在SOC(System-on-a-Chip) 应用中，对于一个与芯片连接的双倍速率同步动态随机存储器(Double Data Rate SDRAM ,DDR SDRAM)，根据DDR SDRAM读操作的时序要求，在读操作过程中，数据边通脉冲和数据脉冲边沿对齐,DDR SDRAM控制器需要在较短的时间内采样数据和锁存数据，以实现二个时钟周期内采样2个数据。现有技术采用基本采用的是相位锁相环PLL架构或者是延迟锁相环DLL架构进行时钟延时的设计。
为了满足主控SOC 接收外部 DDR信号的时序要求，在一般主控芯片内部会设计一个时钟功能模块作为DDR信号的延时锁相环，以实现对采样过程的控制，其中所述DDR信号包括DDR内存的读操作过程中的数据信号。由于DDR内存送过来的数据信号DQ的边沿和DDR内存送过来的数据脉冲选择信号DQS的边沿基本是对齐的，所以为了让数据脉冲选择信号DQS能够采样到可靠的数据信号DQ，目前通用的时钟功能模块设计方法如图1中基于相位锁相环PLL架构的时钟功能模块和图2中基于延迟锁相环DLL架构的时钟功能模块。注意到图1和图2所采用的时钟功能模块都需要提供一个稳定状态的模拟电压VC以获得所希望的时延大小，即数据脉冲选择信号DQS的路径上增加的压控振荡单元VCO CELL或者压控延迟线单元VCDL CELL所产生的时延大小。图1和图2中的数据脉冲选择延时信号DQS_D直接输入第一D触发器D1的时钟端，数据脉冲选择延时信号DQS_D通过反相器输入第二D触发器D2的时钟端，其中第一D触发器D1的输出端信号为d_r，第二D触发器D2的输出端信号为d_f。
图1提供了基于相位锁相环PLL架构的传统的DDR信号接收电路示意图，该DDR信号接收电路的相位锁相环PLL内部是由4个相同压控振荡单元VCO CELL依次级联构成,相位锁相环PLL的输入时钟信号为CLK_HALF,根据现有技术的设计参数规定一个压控振荡单元VCOCELL的时延大小是 ，又由于相位锁相环PLL电路的输入时钟信号CLK_HALF的时钟频率是芯片外部的数据脉冲选择信号DQS频率的一半，所以推出一个压控振荡单元VCO CELL的时延大小是/>。而数据延时信号DQ_D相对于数据信号DQ的总时延，所以数据脉冲选择延时信号DQS_D相对数据脉冲选择信号DQS的总时延。由于数据信号DQ的边沿和数据脉冲选择信号DQS的边沿基本对齐的，且数据延时信号DQ_D相对于数据信号DQ的总时延td1远小于数据脉冲选择信号DQS的周期，所以数据脉冲选择延时信号DQS_D相对于数据信号DQ的时延接近一个压控振荡单元VCOCELL的时延，相当于数据脉冲选择信号DQS的周期的四分之一。
图2提供了基于延迟锁相环DLL架构的传统的DDR信号接收电路示意图，该DDR信号接收电路的延迟锁相环DLL内部是由4个相同的压控延迟线单元VCDL CELL级联构成，当该DDR信号接收电路工作时，由于延迟锁相环DLL的输入时钟信号CLK_1X的时钟频率与数据脉冲选择信号DQS对应的信号脉冲频率相同，而根据现有技术的设计参数规定一个压控延迟线单元VCDL CELL的时延大小是，所以一个压控延迟线单元VCDL CELL的时延大小是/>。又由于数据延时信号DQ_D相对数据信号DQ的总时延/>，所以数据脉冲选择延时信号DQS_D相对数据脉冲选择信号DQS的总时延/>。因为数据脉冲选择信号DQS的边沿与数据信号DQ的边沿是基本对齐的，所以数据脉冲选择延时信号DQS_D相对于数据信号DQ的时延就是一个压控延迟线单元VCDL CELL的时延，正好就是数据脉冲选择信号DQS的周期的四分之一。
图3 是传统的DDR信号接收电路相关节点的时序图（同时适用于图1中基于相位锁相环PLL架构的传统的DDR信号接收电路和图2中基于延迟锁相环DLL架构的传统的DDR信号接收电路），这里假设DDR内存的猝发长度为8。在数据脉冲选择信号DQS和数据信号DQ进入片内的DDR信号接收电路后，用数据脉冲选择延时信号DQS_D的边沿采样数据信号DQ，在信号DQS_D的第一个上升沿时刻，第一D触发器D1的输出端信号d_r是信号DQ的第一组数据D0，而第二D触发器D2没被触发输出信号；在信号DQS_D的第一个下降沿时刻，第一D触发器D1的输出端信号d_r保持信号DQ的第一组数据D0，而第二D触发器D2的输出端信号d_f是信号DQ的第二组数据D1；信号d_r和信号d_f按照上述时序规则交替输出信号DQ的八组数据信号，如图3所示，信号DQS_D的上升沿采样信号DQ的第一组数据D0、第三组数据D2、第五组数据D4和第七组数据D6，而信号DQS_D的下降沿采样信号DQ的第二组数据D1、第四组数据D3、第六组数据D5和第八组数据D7。
不过基于相位锁相环PLL架构或者延迟锁相环DLL架构会有两个问题，一个就是功耗问题，维持相位锁相环PLL或者延迟锁相环DLL工作需要消耗额外的功耗，另外一个就是速度问题，相位锁相环PLL电路或者延迟锁相环DLL电路都需要较长时间才能稳定，如果出于功耗考虑，当主控芯片不与外部的DDR 内存进行数据交换时，往往需要进行低功耗模式，这时相位锁相环PLL和延迟锁相环DLL就需要关闭，当主控芯片需要恢复访问外部DDR内存时, 相位锁相环PLL和延迟锁相环DLL功能模块恢复到正常工作状态也需要一定时间。
发明内容
为了解决上述两个问题，本发明的技术方案提出一种DDR内存的读数据信号处理电路及读数据处理方法，如下：
一种DDR内存的读数据信号处理电路，包括用于接收SOC芯片外部的DDR内存的数据脉冲选择信号和数据信号的采样接收模块和用于产生可控制时延大小的数字编码信号脉宽测试模块；其中，脉宽测试模块，用于根据SOC芯片内提供的时钟信号输出一个高电平脉冲信号，同时控制所述数字控制信号去调节所述高电平脉冲信号的时延大小，使其同步采样未经过延时处理的所述高电平脉冲信号，此时所述数字控制信号的编码数值对应于所述时钟信号的周期，所述时钟信号的周期等于所述高电平脉冲信号的脉冲宽度，其中，所述时钟信号频率等于所述数据脉冲选择信号的频率；采样接收模块与脉宽测试模块连接，用于当所述数字控制信号的编码数值对应于所述数据脉冲选择信号的周期时，根据所述数字控制信号对SOC芯片外部的DDR内存的数据脉冲选择信号进行延时四分之一个周期处理，使得所述数据脉冲选择信号利用最大的时间采样窗口采样所述数据信号。
进一步地，所述脉宽测试模块包括逻辑控制器、数字延迟器、缓冲器501、缓冲器507和D触发器506，所述逻辑控制器包括测试脉冲输入端、反馈输入端、高电平脉冲输出端和编码控制端；其中：所述逻辑控制器的测试脉冲输入端，用来接收所述时钟信号，作为所述脉宽测试模块中测量脉冲宽度所对应的时钟信号；所述逻辑控制器的高电平脉冲输出端，用于通过缓冲器501将所述高电平脉冲信号输出至所述数字延迟器，同时所述高电平脉冲输出端也用于通过缓冲器507与D触发器506的数据输入端连接，使得经过所述数字延迟器延时处理的所述高电平脉冲信号通过D触发器506采样未经所述数字延迟器处理的所述高电平脉冲信号；所述逻辑控制器的编码控制端，与所述数字延迟器连接，用于输出所述数字控制信号至所述数字延迟器，并控制所述数字延迟器输出采样时钟信号至D触发器506的时钟端；所述逻辑控制器的反馈输入端与D触发器506的数据输出端连接，用来接收D触发器506的高电平脉冲输出信号，其中，所述高电平脉冲输出信号是D触发器506根据所述采样时钟信号对经过缓冲器507的所述高电平脉冲信号的采样结果，作为所述逻辑控制器的反馈结果来改变所述逻辑控制器的编码控制端输出的数字控制信号，直到经过缓冲器507的所述高电平脉冲信号的边沿与所述采样时钟信号的边沿对齐，使得所述数字控制信号的编码数值对应于所述时钟信号的周期。
进一步地，所述数字延迟器包括第一预设数量的级联的延迟元件，其中，每个延迟元件都与逻辑控制器的编码控制端连接，用于根据编码控制端的数字控制信号产生一个采样来自SOC芯片外部的DDR内存的数据信号所需的延时信号。
进一步地，所述延迟元件包括第二预设数量的级联的时延单元，用于控制所述延迟元件的时延大小和时延调整步长，其中，所述第二预设数量比所述数字控制信号的位宽小，且时延单元内部由数字电路构成。
进一步地，所述采样接收模块包括缓冲器701、缓冲器703、延迟元件702、D触发器707和D触发器708；其中：延迟元件702的信号输入端与缓冲器701连接，用于当所述数字控制信号的编码数值对应于所述时钟信号的周期时，根据所述数字控制信号对延迟元件702所确定的时延大小，对SOC芯片外部的DDR内存发出的数据脉冲选择信号进行延时处理；延迟元件702的信号输出端与缓冲器703连接，用于通过缓冲器703分别驱动D触发器707和D触发器708采样SOC芯片外部的DDR内存发出的且经过缓冲器704、缓冲器705和缓冲器706传输的数据信号；其中，所述第一预设数量设置为4，使得延迟元件702所控制的时延大小为SOC芯片外部的DDR内存的数据脉冲选择信号的周期的四分之一。
一种基于所述读数据信号处理电路的读数据处理方法，包括：步骤1、控制所述逻辑控制器的测试使能端拉高，进入测试工作状态；同时所述逻辑控制器的测试脉冲输入端输入SOC芯片内部提供的时钟信号，并设置所述逻辑控制器的编码控制端输出的所述数字控制信号对应的初始编码数值；其中时钟信号的频率与所述数据脉冲选择信号的频率相等；步骤2、所述逻辑控制器的高电平脉冲输出端通过缓冲器501将所述高电平脉冲信号输出至所述数字延迟器，所述逻辑控制器的高电平脉冲输出端通过缓冲器507将所述高电平脉冲信号输出至D触发器506，其中所述高电平脉冲信号的脉冲宽度等于所述数据脉冲选择信号的周期；步骤3、所述逻辑控制器的编码控制端将所述数字控制信号输出至所述数字延迟器，然后控制所述数字延迟器对经过缓冲器501的所述高电平脉冲信号进行延时处理，并将所述数字延迟器延时处理后输出的所述采样时钟信号传输到D触发器506的时钟端，用来驱动D触发器506采样未经所述数字延迟器处理的所述高电平脉冲信号；步骤4、D触发器506将采样结果输出至所述逻辑控制器的反馈输入端，所述逻辑控制器根据反馈输入端的反馈结果改变所述数字控制信号对应的编码数值，进而改变所述数字延迟器控制所述高电平脉冲信号的时延大小；步骤5、重复步骤2至步骤4，直到未经所述数字延迟器处理的所述高电平脉冲信号的边沿与经过所述数字延迟器处理的所述高电平脉冲信号的边沿对齐，此时所述数字控制信号在差值为1的两个固定常数之间变化；其中所述高电平脉冲信号的脉冲宽度等于所述数据脉冲选择信号的周期；步骤6、所述逻辑控制器将步骤5中循环变化的所述数字控制信号作为配置参数保留在所述数字延迟器内相应的寄存器中，然后关闭所述脉宽测试模块。
进一步地，所述步骤5还包括：经过所述数字延迟器处理的所述高电平脉冲信号的上升沿采样到未经所述数字延迟器处理的所述高电平脉冲信号的非边沿段时，所述逻辑控制器调整所述数字控制信号，使得所述数字延迟器控制所述高电平脉冲信号的时延发生变化，直到未经所述数字延迟器处理的所述高电平脉冲信号的边沿与经过所述数字延迟器处理的所述高电平脉冲信号的边沿对齐。
进一步地，所述步骤5还包括：如果所述数字控制信号对应的初始编码数值为0，则当未经所述数字延迟器处理的所述高电平脉冲信号的边沿与经过所述数字延迟器处理的所述高电平脉冲信号的边沿对齐时，所述数字延迟器对所述高电平脉冲信号所控制的时延大小等于所述高电平脉冲信号的脉冲宽度；如果所述数字控制信号对应的初始编码数值不为0，则当未经所述数字延迟器处理的所述高电平脉冲信号的边沿与经过所述数字延迟器处理的所述高电平脉冲信号的边沿对齐时，所述数字延迟器对所述高电平脉冲信号所控制的时延大小小于所述高电平脉冲信号的脉冲宽度。
进一步地，所述步骤6还包括：延迟元件702通过所述编码控制端与所述数字延迟器相连接，根据所述数字控制信号获得相应的延时信号；延迟元件702通过缓冲器701接收SOC芯片外部的DDR内存发出的数据脉冲选择信号，并利用所述延时信号对缓冲器701的输出信号进行延时处理；然后延迟元件702将延时处理的数据脉冲选择信号通过缓冲器703同时驱动触发器707和触发器708采样SOC芯片外部的DDR内存发出且经过缓冲器传输的数据信号。
进一步地，所述数字延迟器包括四个延迟元件，则延迟元件702所控制的时延大小等于SOC芯片外部的DDR内存的数据脉冲选择信号的周期的四分之一，使得所述读数据信号处理电路获得最大的时间采样窗口对所述数据信号进行采样；其中所述四个延迟元件和延迟元件702的时延参数都相等，时延参数包括最大时延和时延调整步长。
相对于现有技术，本技术方案所提供一种DDR内存的读数据信号处理电路利用数字码值直接表征信号脉宽大小，在所述逻辑控制器所控制的反馈调节中测量出DDR内存的数据脉冲选择信号DQS的周期，实现基于所述数字码值控制延时处理的高电平脉冲信号同步采样未经所述数字码值延时处理的高电平脉冲信号，使得DDR内存的数据脉冲选择信号DQS以最大的采样窗口来采样DDR内存的数据信号DQ，并且本技术方案将所述逻辑控制器反馈调整得到的代表一个数据脉冲选择信号DQS周期对应的数字编码作为配置参数保留下来，使得断电后下一次使用电路时没有恢复稳定时间，实现即时工作，满足SOC快速退出休眠模式要求。
同时，本发明技术方案充分使用所述数字码值的控制一系列小延时单元来完成数据脉冲选择信号DQS的延时处理以测量外部输入时钟信号的周期，从而完成数据脉冲选择信号DQS采样接收数据信号DQ的工作。由于是数字电路实现，故没有静态功耗，节省功耗。
附图说明
图1为基于相位锁相环PLL架构的传统的DDR信号接收电路示意图；
图2为基于延迟锁相环DLL架构的传统的DDR信号接收电路示意图；
图3为传统的DDR信号接收电路相关节点的时序图；
图4为本发明实施例提供的一种DDR内存的读数据信号处理电路模块框架图；
图5为本发明实施例提供的一种DDR内存的读数据信号处理电路中脉宽测试模块的电路示意图；
图6为本发明实施例提供的数字延迟器内部的电路结构示意图；
图7为本发明实施例提供的一种DDR内存的读数据信号处理电路中采样接收模块的电路示意图；
图8为本发明实施例提供的一种DDR内存的读数据信号处理电路的相关节点的波形图。
具体实施方式
下面结合附图对本发明的具体实施方式作进一步说明：
对于一个与SOC芯片连接的DDR存储器，根据DDR内存读写操作的时序要求，在进行读操作时，数据脉冲选择信号DQS和数据信号DQ 需要边沿对齐。本发明实施例提供一种DDR内存的读数据信号处理电路，如图4和图5所示，用于接收SOC芯片外部的DDR内存的数据脉冲选择信号DQS和数据信号DQ的采样接收模块和用于产生可控制时延大小的数字控制信号TD[n-1:0]的脉宽测试模块；其中，脉宽测试模块，用于根据SOC芯片内提供的时钟信号CLK_X输出一个高电平脉冲信号CK_PULSE,其中时钟信号CLK_X的频率等于数据脉冲选择信号DQS的频率；同时脉宽测试模块设置所述数字控制信号TD[n-1:0]为一个预设数值，同时控制数字控制信号TD[n-1:0]去延时调节所述高电平脉冲信号CK_PULSE的时延大小，然后根据来自延时处理模块的反馈信号来调整数字控制信号TD[n-1:0]，进而控制延时处理模块所产生信号的延迟大小，使得经过延时处理模块处理的高电平脉冲信号CK_PULSE同步采样未经过延时处理模块处理的高电平脉冲信号CK_PULSE，此时高电平脉冲信号CK_PULSE的脉冲宽度等于数据脉冲选择信号DQS的周期，则逻辑控制模块配合延时处理模块完成对数据脉冲选择信号DQS的周期的测量，并转换为相应的数字控制信号TD[n-1:0]，此时数字控制信号TD[n-1:0]在常数M和常数M-1之间循环变化。然后所述读数据信号处理电路进入接收采样工作状态，如图4所示，此时数字控制信号TD[n-1:0]对应的编码数值对应于数据脉冲选择信号DQS的周期，采样接收模块与脉宽测试模块连接，用于根据数字控制信号TD[n-1:0]所设置的时延大小来对SOC芯片外部的DDR内存的数据脉冲选择信号DQS进行延时四分之一周期处理，使数据脉冲选择信号DQS采样数据信号DQ获得最大的时间采样窗口。
作为本发明实施例，如图5所示，所述脉宽测试模块包括逻辑控制器、数字延迟器、缓冲器501、缓冲器507和D触发器506，其中逻辑控制器包括测试脉冲输入端CLK_IN、反馈输入端q_result、高电平脉冲输出端CLK_CO、测试使能端START和编码控制端TD，上述IO功能端口在逻辑控制器的内部控制逻辑的配合下，对所述数据脉冲选择信号DQS的信号周期进行测试，从而进入反馈测试的工作状态，并把测试脉冲输入端CLK_IN输入的测试脉冲宽度的最终信号结果转换成数字编码数值保留下来，以实现后续DDR内存读操作的即时工作。
如图5所示，所述逻辑控制器的测试输入端CLK_IN用来接收片内提供的时钟信号CLK_X，可由片内系统时钟分频得到，并作为所述脉宽测试模块测试脉冲宽度所对应的时钟信号,也是所述数字延迟器实现同步采样的基准信号，其中时钟信号CLK_X的频率与SOC芯片外部的DDR内存的数据脉冲选择信号DQS的频率相等。
如图5所示，所述逻辑控制器的高电平脉冲输出端CLK_CO用于通过缓冲器501输出高电平脉冲信号CK_PULSE至数字延迟器，同时高电平脉冲输出端CLK_CO也用于缓冲器507与D触发器506的数据输入端D连接，使得经过所述数字延迟器延时处理的高电平脉冲信号CK_PULSE通过D触发器506采样未经所述数字延迟器处理的高电平脉冲信号CK_PULSE，其中，当数字控制信号TD[n-1:0]发生改变时，高电平脉冲信号CK_PULSE可以是随之变化的不同相位的时钟信号。
如图5所示，所述逻辑控制器的编码控制端TD与所述数字延迟器连接用于输出数字控制信号TD[n-1:0]至数字延迟器，并控制数字延迟器输出采样时钟信号C2至D触发器506的时钟端CK。在一些实施例中，可以通过对所述逻辑控制器配置逻辑程序，使得数字控制信号TD[n-1:0]通过所述数字延迟器启动对应相位大小的延时，至于输出何种相位的延时信号，则是根据SOC芯片外部的DDR内存发来的数据信号DQ的采样时序来决定。
如图5所示，所述逻辑控制器的反馈输入端q_result与D触发器506的数据输出端Q连接用来接收D触发器506输出的高电平脉冲输出信号，该高电平脉冲输出信号是，D触发器506根据采样时钟信号C2对经过缓冲器507的所述高电平脉冲信号CK_PULSE的采样结果，作为所述逻辑控制器的反馈结果，然后经过若干反复测试来改变所述逻辑控制器的编码控制端TD的数字控制信号TD[n-1:0],直到经过缓冲器507的高电平脉冲信号CK_PULSE（对应于信号C1）的边沿与时钟采样信号C2的边沿对齐，即时钟采样信号C2的上升沿刚好采样到经过缓冲器507的高电平脉冲信号CK_PULSE（对应于信号C1）的高电平，使得数字控制信号TD[n-1:0]对应的编码数值对应于时钟信号CLK_X的周期。
如图8所示，当信号C2的上升沿刚好可以采样到信号C1的高电平脉冲，则对应数字控制信号TD[n-1:0]在数值M和M-1之间循环变化，然后所述逻辑控制器结束反馈测试的工作状态。测试完毕后，图5中所述脉宽测试模块可以关闭以节省功耗，但数字控制信号TD[n-1:0]将被保留在相应的寄存器中，使得后续采样接收SOC芯片外的DDR内存信号的过程中不需要任何恢复时间就可以实现即时工作，这个特点显然明显优于采用PLL或者DLL架构的采样接收电路方式，且实现简洁，很方便在不同工艺平台上移植。
作为本发明实施例的关键模块，所述数字延迟器是数字电路实现的脉冲编码模块，其作用是测量所述时钟信号CLK_X的脉冲宽度，然后将对应的脉冲宽度转换为数字编码。结合图5和图7可知，所述数字延迟器包括第一预设数量的级联的延迟元件，在本发明实施例中所述第一预设数量设置为4，其中这4个延迟元件的时延参数完全相同，分别为延迟元件delay cell 502、延迟元件delay cell 503、延迟元件delay cell 504和延迟元件delay cell 505，这4个延迟元件都与所述逻辑控制器的编码控制端TD连接，用于根据编码控制端TD的数字控制信号TD[n-1:0]产生一个采样来自SOC芯片外部的DDR内存的数据信号DQ所需的延时信号。所述数字延迟器中每个延迟元件的时延大小是由数字控制信号TD[n-1:0]决定，对应的数字控制编码数值可以通过所述逻辑控制器在反馈测试的工作状态中转换得到。当所述逻辑控制器结束反馈测试的工作状态时，所述延时信号的宽度等于一个延迟元件所确定的时延大小，即数据脉冲选择信号DQS的一个周期的四分之一。
具体地，如图6所示，所述延迟元件包括第二预设数量m的级联的时延单元,用于控制所述延迟元件的时延大小和时延调整步长，其中，m个级联的时延单元分别为C[0]、C[1]、C[2]、…、C[m-1],所述第二预设数量m比所述数字控制信号的位宽n小，且时延单元内部为纯数字电路构成。在本实施例中，所述数字延迟器是基于延时锁相环产生时钟信号的原理而设计，若要调整主控芯片接收DRR内存的数据信号DQ，可以通过修改所述延迟元件中基本时延单元类型和其数量，即改变单个时延单元的最大时延大小和时延调整步长，从而满足各个工艺条件和应用环境情况下调整时钟相位设计，以满足实际系统工作要求，扩展性强。
作为本发明实施例，如图7所示，所述采样接收模块包括缓冲器701、缓冲器703、延迟元件delay cell 702、D触发器707和D触发器708；延迟元件delay cell 702的信号输入端与缓冲器701连接，当所述数字控制信号TD[n-1:0]的编码数值对应于时钟信号CLK_X的周期时，延迟元件delay cell 702根据数字控制信号TD[n-1:0]接收SOC芯片外部的DDR内存发出的数据脉冲选择信号DQS进行延时处理；延迟元件delay cell 702的信号输出端与缓冲器703连接，用于通过缓冲器703分别驱动D触发器707和D触发器708采样SOC芯片外部的DDR内存发出且经过缓冲器704、缓冲器705和缓冲器706传输的数据信号DQ。具体地，缓冲器703的输出端直接连接D触发器707的时钟端CK，而通过反相器连接D触发器708的时钟端CK，使得D触发器707在上升沿时钟信号触发下采样缓冲器传输得到的数据延时信号DQ_D，而D触发器708在下降沿时钟信号触发下采样缓冲器传输得到的数据延时信号DQ_D。D触发器707的输出信号d_r和D触发器708的输出信号d_f的时序图，如图3的传统的DDR信号接收电路中节点的时序图所示。输出信号d_r包括信号DQ的第一组数据D0、第三组数据D2、第五组数据D4和第七组数据D6，输出信号d_f包括信号DQ的第二组数据D1、第四组数据D3、第六组数据D5和第八组数据D7，其中输出信号d_r与输出信号d_f的相位相差半个数据脉冲选择信号DQS的时钟周期。
因此，在所述采样接收模块的实施例中，缓冲器703的输出端的信号为数据脉冲选择延时信号DQS_D，所述经过缓冲器传输的数据信号DQ变为数据延时信号DQ_D，数据脉冲选择延时信号DQS_D相对数据脉冲选择信号DQS的总时延，其中数据延时信号DQ_D相对数据信号DQ信号的总时延/>。由于数据脉冲选择信号DQS的边沿与数据信号DQ的边沿基本对齐的，且数据延时信号DQ_D相对数据信号DQ的总时延/>远小于四分之一的数据脉冲选择信号DQS的周期，所以数据脉冲选择延时信号DQS_D相对数据信号DQ的时延正好是数据脉冲选择信号DQS周期的四分之一。故所述第一预设数量设置为4，使得延迟元件delay cell 702延时处理得到的脉冲信号周期为SOC芯片外部的DDR内存的数据脉冲选择信号DQS的周期的四分之一，使得数据脉冲选择延时信号DQS_D采样数据信号DQ时具有最大的时间采样窗口。此种实施方式在采样接收DDR内存的信号操作时，能够有灵活的相位控制，增强采样接收操作时的可控性。
由于上述实施例中所述读数据信号处理电路全部采用数字基本单元组成，没有任何模拟电路，所以也就不存在静态电流，节省功耗。
由于本实施例提供的SOC芯片外部的DDR内存的读数据处理方法与上述各个实施例所述读数据信号处理电路基于同一发明构思，在内容不互相冲突的前提下，SOC芯片外部的DDR内存的读数据处理方法可以互相引用所述读数据信号处理电路的实施例内容，在此不赘述。所述读数据处理方法包括：
步骤1、控制所述逻辑控制器的测试使能端START拉高，进入脉冲宽度测试工作状态；同时所述逻辑控制器的测试脉冲输入端CLK_IN输入片内提供的时钟信号CLK_X，并设置所述逻辑控制器的编码控制端TD输出的数字控制信号TD[n-1:0]的初始编码数值。在本发明实施例中，时钟信号CLK_X的时钟频率与SOC芯片外部的DDR内存的数据脉冲选择信号DQS的频率相等，以便于测试SOC芯片外部的DDR内存的数据脉冲选择信号DQS的脉冲信号周期。
步骤2、所述逻辑控制器的高电平脉冲输出端CLK_CO通过缓冲器501输出高电平脉冲信号CK_PULSE至所述数字延迟器，所述逻辑控制器的高电平脉冲输出端CLK_CO通过缓冲器507将高电平脉冲信号CK_PULSE输出至D触发器506的数据输入端D。其中高电平脉冲信号CK_PULSE的脉冲宽度等于数据脉冲选择信号DQS的周期。
步骤3、所述逻辑控制器的编码控制端TD输出所述数字控制信号TD[n-1:0]至所述数字延迟器，然后控制所述数字延迟器对经过缓冲器501的高电平脉冲信号CK_PULSE进行延时处理，并将所述数字延迟器延时处理后输出的采样时钟信号C2输出至D触发器506的时钟端CK，用来驱动D触发器506采样未经所述经所述数字延迟器处理的高电平脉冲信号CK_PULSE，对应图6中的信号C1。
步骤4、D触发器506将采样结果输出至所述逻辑控制器的反馈输入端q_result，所述逻辑控制器根据反馈输入端q_result的反馈结果改变编码控制端TD输出的数字控制信号TD[n-1:0]的编码数值，进而改变所述数字延迟器对高电平脉冲信号CK_PULSE的时延大小,并继续反馈测试脉宽。
步骤5、重复步骤2至步骤4，直到未经所述数字延迟器处理的高电平脉冲信号CK_PULSE(对应于信号C1)的边沿与经过所述数字延迟器处理的高电平脉冲信号CK_PULSE(对应于信号C2)的边沿对齐。如图8所示，信号C2上升沿刚好可以采样到信号C1的高电平，且信号C2和信号C1之间相差180度的信号延时保持不变，从而确保所述采样接收模块同步工作，避免产生电路逻辑错误。此时，数字控制信号TD[n-1:0]在差值为1的固定常数M和M-1之间循环变化，即数字控制信号TD[n-1:0]对应码值的步长已经减少到1，这意味着所述数字延迟器的总时延大小是所述逻辑控制器的测试输入端CLK_IN的时钟信号CLK_X的一个周期，且时延步长已经是最小的。
步骤6、所述逻辑控制器将将步骤5中循环变化的数字控制信号TD[n-1:0]保留在所述数字延迟器中，然后结束测试工作状态；在本发明实施例中，所述数字控制信号TD[n-1:0]作为配置参数的存储在所述数字延迟器内相应的寄存器中，相当于所述逻辑控制器配合所述数字延迟器完成对测试脉冲输入端CLK_IN输入片内提供的时钟信号CLK_X的时钟周期的测量，所述逻辑控制器的复位端reset给D触发器506的置位端CLR发送信号以完成D触发器506的强制清零操作，然后所述逻辑控制器退出测试反馈工作状态，测试完毕后则关闭所述脉宽测试模块以节省功耗。
进一步地，当再次开启所述脉宽测试模块时，所述读数据信号处理电路进入测试反馈工作状态，由于根本没有任何模拟电路，只要相应寄存器内所配置的参数，即数字控制信号TD[n-1:0]当前对应的编码数值对应于上一次测量时钟信号CLK_X的周期，那么采样接收SOC芯片外部的同一种DDR内存发来的信号不需要恢复时间，可以即时工作，这个特点显然明显优于采用PLL或者DLL架构的采样接收电路方式，且实现简洁，很方便在不同工艺平台上移植。
作为所述读数据处理方法的实施例，所述步骤5还包括：当经过所述数字延迟器处理的高电平脉冲信号CK_PULSE得到的对应信号C2的上升沿采样到未经所述数字延迟器处理的高电平脉冲信号CK_PULSE得到的对应信号C1的低电平部分时，则所述逻辑控制器调整所述数字控制信号TD[n-1:0]使得所述数字延迟器控制高电平脉冲信号CK_PULSE的时延变化,改变所述经过所述数字延迟器处理的所述高电平脉冲信号CK_PULSE的采样速度，逐步控制信号C2的上升沿刚好接近信号C1的高电平,可以是接近信号C1的上升沿或下降沿信号；当经过所述数字延迟器处理的高电平脉冲信号CK_PULSE得到的对应信号C2的上升沿采样到未经所述数字延迟器处理的高电平脉冲信号CK_PULSE得到的对应信号C1的高电平部分时，则所述逻辑控制器调整所述数字控制信号TD[n-1:0]使得所述数字延迟器控制高电平脉冲信号CK_PULSE的时延变化，改变所述经过所述数字延迟器处理的所述高电平脉冲信号CK_PULSE的采样速度，逐步控制信号C2的上升沿接近信号C1的上升沿或下降沿信号。
进一步地，所述步骤5还包括：如果所述数字控制信号TD[n-1:0]对应的初始编码数值为0，则当未经所述数字延迟器处理的高电平脉冲信号CK_PULSE的边沿与经过所述数字延迟器处理的高电平脉冲信号CK_PULSE的边沿对齐时，所述数字延迟器对高电平脉冲信号CK_PULSE所控制的时延大小等于高电平脉冲信号CK_PULSE的脉冲宽度；如果所述数字控制信号TD[n-1:0]对应的初始编码数值不为0，则当未经所述数字延迟器处理的高电平脉冲信号CK_PULSE的边沿与经过所述数字延迟器处理的高电平脉冲信号CK_PULSE的边沿对齐时，所述数字延迟器对高电平脉冲信号CK_PULSE所控制的时延大小小于高电平脉冲信号CK_PULSE的脉冲宽度。
作为所述读数据处理方法的实施例，所述步骤6还包括：延迟元件delay cell 702通过所述编码控制端TD与所述数字延迟器相连接，获得基于所述数字控制信号TD[n-1:0]的采样SOC芯片外部的DDR内存的数据信号DQ所需的延时信号；然后延迟元件delay cell702通过缓冲器701接收SOC芯片外部的DDR内存发出的数据脉冲选择信号DQS，并利用所述延时信号对缓冲器701的输出信号进行延时处理；接着延迟元件delay cell 702将延时处理的数据脉冲选择信号DQS通过缓冲器703同时驱动触发器707和触发器708采样SOC芯片外部的DDR内存发出且经过缓冲器704、缓冲器705和缓冲器706传输的数据信号DQ，使得所述采样接收模块获得最大的时间采样窗口对数据信号DQ进行采样。
具体地，缓冲器703的输出端直接连接D触发器707的时钟端CK，缓冲器703的输出端通过一个反相器连接D触发器708的时钟端CK，缓冲器703的输出端信号为数据脉冲选择延时信号DQS_D，而经过缓冲器704、缓冲器705和缓冲器706传输的数据信号DQ变为数据延时信号DQ_D，如图4所示，数据延时信号DQ_D相对数据信号DQ信号的总时延，数据脉冲选择延时信号DQS_D相对所述数据脉冲选择信号DQS的总时延/>。由于数据脉冲选择信号DQS的边沿与数据信号DQ的边沿基本对齐的，且数据延时信号DQ_D相对数据信号DQ的总时延/>远小于四分之一的数据脉冲选择信号DQS的周期，所以数据脉冲选择延时信号DQS_D相对数据信号DQ的时延正好是数据脉冲选择信号DQS周期的四分之一。
作为所述读数据处理方法的实施例，所述数字延迟器包括四个延迟元件，分别为延迟元件delay cell 502、延迟元件delay cell 503、延迟元件delay cell 504和延迟元件delay cell 505，延迟元件delay cell 702所控制的时延大小为SOC芯片外部的DDR内存的数据脉冲选择信号DQS的周期的四分之一，使得所述读数据信号处理电路获得最大的时间采样窗口对数据信号DQ进行采样。其中所有延迟元件delay cell的时延参数都相等，其时延参数包括最大时延和时延调整步长，可以通过修改延迟元件delay cell中的基本时延单元类型和数量来改变延迟元件的最大时延和时延调整步长，以满足实际系统工作要求。
作为所述读数据处理方法的一种实施方式，所述逻辑控制器给D触发器506的置位端CLR发出置位信号，将D触发器506强制清零，从而为SOC芯片内部所提供的下一个时钟信号CLK_X进入所述逻辑控制器的测试脉冲输入端CLK_IN作初始化工作，其中下一个时钟信号CLK_X的频率与所要采样接收的新DDR内存的产品类型相关。
最后应说明的是:以上实施例仅用以说明本发明的技术方案，而非对其限制；在本发明的思路下，以上实施例或者不同实施例中的技术特征之间也可以进行组合，步骤可以以任意顺序实现，并存在如上所述的本发明的不同功能模块的许多其它逻辑关系，为了简明，它们没有在细节中提供；尽管参照前述实施例对本发明进行了详细的说明。

Claims (9)

1.一种DDR内存的读数据信号处理电路，其特征在于，包括用于接收SOC芯片外部的DDR内存的数据脉冲选择信号和数据信号的采样接收模块和用于产生可控制时延大小的数字控制信号的脉宽测试模块；
其中，脉宽测试模块，用于根据SOC芯片内提供的时钟信号输出一个高电平脉冲信号，同时控制所述数字控制信号去调节所述高电平脉冲信号的时延大小，使其同步采样未经过延时处理的所述高电平脉冲信号，此时所述数字控制信号的编码数值对应于所述时钟信号的周期，所述时钟信号的周期等于所述高电平脉冲信号的脉冲宽度，其中，所述时钟信号频率等于所述数据脉冲选择信号的频率；
采样接收模块与脉宽测试模块连接，用于当所述数字控制信号对应的编码数值对应于所述数据脉冲选择信号的周期时，根据所述数字控制信号对SOC芯片外部的DDR内存的数据脉冲选择信号进行延时四分之一个周期处理，使得所述数据脉冲选择信号利用最大的时间采样窗口采样所述数据信号；
所述脉宽测试模块包括逻辑控制器、数字延迟器、缓冲器501、缓冲器507和D触发器506，所述逻辑控制器包括测试脉冲输入端、反馈输入端、高电平脉冲输出端和编码控制端；
其中：所述逻辑控制器的测试脉冲输入端，用来接收所述时钟信号，作为所述脉宽测试模块中测量脉冲宽度所对应的时钟信号；
所述逻辑控制器的高电平脉冲输出端，用于通过缓冲器501将所述高电平脉冲信号输出至所述数字延迟器，同时所述高电平脉冲输出端也用于通过缓冲器507与D触发器506的数据输入端连接，使得经过所述数字延迟器延时处理的所述高电平脉冲信号通过D触发器506采样未经所述数字延迟器处理的所述高电平脉冲信号；
所述逻辑控制器的编码控制端，与所述数字延迟器连接，用于输出所述数字控制信号至所述数字延迟器，并控制所述数字延迟器输出采样时钟信号至D触发器506的时钟端；
所述逻辑控制器的反馈输入端与D触发器506的数据输出端连接，用来接收D触发器506的高电平脉冲输出信号，其中，所述高电平脉冲输出信号是D触发器506根据所述采样时钟信号对经过缓冲器507的所述高电平脉冲信号的采样结果，作为所述逻辑控制器的反馈结果来改变所述逻辑控制器的编码控制端输出的数字控制信号，直到经过缓冲器507的所述高电平脉冲信号的边沿与所述采样时钟信号的边沿对齐，使得所述数字控制信号的编码数值对应于所述时钟信号的周期。
2.根据权利要求1所述读数据信号处理电路，其特征在于，所述数字延迟器包括第一预设数量的级联的延迟元件，其中，每个延迟元件都与逻辑控制器的编码控制端连接，用于根据编码控制端的数字控制信号产生一个采样来自SOC芯片外部的DDR内存的数据信号所需的延时信号。
3.根据权利要求2所述读数据信号处理电路，其特征在于，所述延迟元件包括第二预设数量的级联的时延单元，用于控制所述延迟元件的时延大小和时延调整步长，其中，所述第二预设数量比所述数字控制信号的位宽小，且时延单元内部由数字电路构成。
4.根据权利要求2所述读数据信号处理电路，其特征在于，所述采样接收模块包括缓冲器701、缓冲器703、延迟元件702、D触发器707和D触发器708；
其中：延迟元件702的信号输入端与缓冲器701连接，用于当所述数字控制信号的编码数值对应于所述时钟信号的周期时，根据所述数字控制信号对延迟元件702所确定的时延大小，对SOC芯片外部的DDR内存发出的数据脉冲选择信号进行延时处理；
延迟元件702的信号输出端与缓冲器703连接，用于通过缓冲器703分别驱动D触发器707和D触发器708采样SOC芯片外部的DDR内存发出的且经过缓冲器704、缓冲器705和缓冲器706传输的数据信号；
其中，所述第一预设数量设置为4，使得延迟元件702所控制的时延大小为SOC芯片外部的DDR内存的数据脉冲选择信号的周期的四分之一。
5.一种根据权利要求1至权利要求4任一项所述读数据信号处理电路的读数据处理方法，其特征在于，所述读数据处理方法包括：
步骤1、控制所述逻辑控制器的测试使能端拉高，进入测试工作状态；同时所述逻辑控制器的测试脉冲输入端输入SOC芯片内部提供的时钟信号，并设置所述逻辑控制器的编码控制端输出的所述数字控制信号对应的初始编码数值；其中时钟信号的频率与所述数据脉冲选择信号的频率相等；
步骤2、所述逻辑控制器的高电平脉冲输出端通过缓冲器501将所述高电平脉冲信号输出至所述数字延迟器，所述逻辑控制器的高电平脉冲输出端通过缓冲器507将所述高电平脉冲信号输出至D触发器506，其中所述高电平脉冲信号的脉冲宽度等于所述数据脉冲选择信号的周期；
步骤3、所述逻辑控制器的编码控制端将所述数字控制信号输出至所述数字延迟器，然后控制所述数字延迟器对经过缓冲器501的所述高电平脉冲信号进行延时处理，并将所述数字延迟器延时处理后输出的所述采样时钟信号传输到D触发器506的时钟端，用来驱动D触发器506采样未经所述数字延迟器处理的所述高电平脉冲信号；
步骤4、D触发器506将采样结果输出至所述逻辑控制器的反馈输入端，所述逻辑控制器根据反馈输入端的反馈结果改变所述数字控制信号对应的编码数值，进而改变所述数字延迟器控制所述高电平脉冲信号的时延大小；
步骤5、重复步骤2至步骤4，直到未经所述数字延迟器处理的所述高电平脉冲信号的边沿与经过所述数字延迟器处理的所述高电平脉冲信号的边沿对齐，此时所述数字控制信号在差值为1的两个固定常数之间变化；其中所述高电平脉冲信号的脉冲宽度等于所述数据脉冲选择信号的周期；
步骤6、所述逻辑控制器将步骤5中循环变化的所述数字控制信号作为配置参数保留在所述数字延迟器内相应的寄存器中，然后关闭所述脉宽测试模块。
6.根据权利要求5所述读数据处理方法，其特征在于，所述步骤5还包括：经过所述数字延迟器处理的所述高电平脉冲信号的上升沿采样到未经所述数字延迟器处理的所述高电平脉冲信号的非边沿段时，所述逻辑控制器调整所述数字控制信号，使得所述数字延迟器控制所述高电平脉冲信号的时延发生变化，直到未经所述数字延迟器处理的所述高电平脉冲信号的边沿与经过所述数字延迟器处理的所述高电平脉冲信号的边沿对齐。
7.根据权利要求6所述读数据处理方法，其特征在于，所述步骤5还包括：如果所述数字控制信号对应的初始编码数值为0，则当未经所述数字延迟器处理的所述高电平脉冲信号的边沿与经过所述数字延迟器处理的所述高电平脉冲信号的边沿对齐时，所述数字延迟器对所述高电平脉冲信号所控制的时延大小等于所述高电平脉冲信号的脉冲宽度；
如果所述数字控制信号对应的初始编码数值不为0，则当未经所述数字延迟器处理的所述高电平脉冲信号的边沿与经过所述数字延迟器处理的所述高电平脉冲信号的边沿对齐时，所述数字延迟器对所述高电平脉冲信号所控制的时延大小小于所述高电平脉冲信号的脉冲宽度。
8.根据权利要求5所述读数据处理方法，其特征在于，所述步骤6还包括：延迟元件702通过所述编码控制端与所述数字延迟器相连接，根据所述数字控制信号获得相应的延时信号；
延迟元件702通过缓冲器701接收SOC芯片外部的DDR内存发出的数据脉冲选择信号，并利用所述延时信号对缓冲器701的输出信号进行延时处理；
然后延迟元件702将延时处理的数据脉冲选择信号通过缓冲器703同时驱动D触发器707和D触发器708采样SOC芯片外部的DDR内存发出且经过缓冲器传输的数据信号。
9.根据权利要求8所述读数据处理方法，其特征在于，所述数字延迟器包括四个延迟元件，则延迟元件702所控制的时延大小等于SOC芯片外部的DDR内存的数据脉冲选择信号的周期的四分之一，使得所述读数据信号处理电路获得最大的时间采样窗口对所述数据信号进行采样；其中所述四个延迟元件和延迟元件702的时延参数都相等，时延参数包括最大时延和时延调整步长。
CN201810867814.3A 2018-08-02 2018-08-02 一种ddr内存的读数据信号处理电路及读数据处理方法 Active CN108922571B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201810867814.3A CN108922571B (zh) 2018-08-02 2018-08-02 一种ddr内存的读数据信号处理电路及读数据处理方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201810867814.3A CN108922571B (zh) 2018-08-02 2018-08-02 一种ddr内存的读数据信号处理电路及读数据处理方法

Publications (2)

Publication Number Publication Date
CN108922571A CN108922571A (zh) 2018-11-30
CN108922571B true CN108922571B (zh) 2024-01-23

Family

ID=64393840

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810867814.3A Active CN108922571B (zh) 2018-08-02 2018-08-02 一种ddr内存的读数据信号处理电路及读数据处理方法

Country Status (1)

Country Link
CN (1) CN108922571B (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200088650A (ko) * 2019-01-15 2020-07-23 에스케이하이닉스 주식회사 클럭 신호에 동기되는 신호 생성 회로 및 이를 이용하는 반도체 장치
CN111221582B (zh) * 2020-01-02 2024-04-12 深圳中电长城信息安全系统有限公司 一种内存训练的方法及系统
CN113640656B (zh) * 2021-07-30 2024-04-09 深圳速跃芯仪科技有限公司 基于延时的数字测试码型生成方法
CN114844603A (zh) * 2022-04-26 2022-08-02 长鑫存储技术有限公司 一种信号检测方法、装置及存储器
CN115116530A (zh) * 2022-05-09 2022-09-27 腾讯科技（深圳）有限公司 存储器的校验管脚处理方法、装置、设备和存储介质
CN114705974A (zh) * 2022-06-07 2022-07-05 杭州加速科技有限公司 一种数字通道逻辑分析仪的采样补偿方法、装置
CN116072165B (zh) * 2023-03-07 2023-06-23 长鑫存储技术有限公司 一种信号采样电路和存储器
CN116665731B (zh) * 2023-08-02 2023-10-03 成都智多晶科技有限公司 一种ddr存储器采样校准方法及ddr存储器

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101281790A (zh) * 2008-02-01 2008-10-08 中国科学院上海微系统与信息技术研究所 相变内存读、写操作可调脉宽的控制电路的设计方法
CN102281051A (zh) * 2010-06-09 2011-12-14 海力士半导体有限公司 数据输入电路
CN107093451A (zh) * 2017-03-22 2017-08-25 建荣半导体（深圳）有限公司 Ddr sdram控制电路、ddr sdram芯片、pcb板及电子设备
CN208422419U (zh) * 2018-08-02 2019-01-22 珠海市一微半导体有限公司 一种ddr内存的读数据信号处理电路

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10106817C1 (de) * 2001-02-14 2002-08-08 Infineon Technologies Ag Speicheranordnung

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101281790A (zh) * 2008-02-01 2008-10-08 中国科学院上海微系统与信息技术研究所 相变内存读、写操作可调脉宽的控制电路的设计方法
CN102281051A (zh) * 2010-06-09 2011-12-14 海力士半导体有限公司 数据输入电路
CN107093451A (zh) * 2017-03-22 2017-08-25 建荣半导体（深圳）有限公司 Ddr sdram控制电路、ddr sdram芯片、pcb板及电子设备
CN208422419U (zh) * 2018-08-02 2019-01-22 珠海市一微半导体有限公司 一种ddr内存的读数据信号处理电路

Also Published As

Publication number Publication date
CN108922571A (zh) 2018-11-30

Similar Documents

Publication Publication Date Title
CN108922571B (zh) 一种ddr内存的读数据信号处理电路及读数据处理方法
CN208422419U (zh) 一种ddr内存的读数据信号处理电路
CN110199353B (zh) 用于在存储器装置中提供不同时钟频率的内部时钟信号的设备和方法
US7202721B2 (en) Delay locked loop and semiconductor memory device having the same
EP0884732B1 (en) Timing signal generating circuit, semiconductor integrated circuit device and semiconductor integrated circuit system to which the timing signal generating circuit is applied, and signal transmission system
KR100810070B1 (ko) 지연고정루프
US7548100B2 (en) Delay locked loop
KR100701423B1 (ko) 듀티 보정 장치
JP4812981B2 (ja) リングレジスタ制御型遅延固定ループ及びその制御方法
US8164371B2 (en) Duty detection circuit, clock generation circuit including the duty detection circuit, and semiconductor device
US20070090867A1 (en) Clock generation circuit and method of generating clock signals
US20020031042A1 (en) Delay locked loop of a DDR SDRAM
US20080136479A1 (en) Semiconductor memory device capable of easily performing delay locking operation under high frequency system clock
KR100868015B1 (ko) 지연 장치, 이를 이용한 지연 고정 루프 회로 및 반도체메모리 장치
US20190363724A1 (en) Dll circuit having variable clock divider
US6108793A (en) Semiconductor device having timing-stabilization circuit and method of testing such semiconductor device
KR20180134546A (ko) 지연 회로 및 이를 포함하는 듀티 사이클 제어 장치
JP4944373B2 (ja) 遅延固定ループ回路
US7870414B2 (en) Clock tree circuit and semiconductor memory device using the same, and duty cycle correction method
US7737744B2 (en) Register controlled delay locked loop circuit
JP2000124796A (ja) Ｄｌｌ回路を有する集積回路装置
JPH11145816A (ja) 半導体装置
JPH10285016A (ja) 位相比較回路、ｄｌｌ回路および半導体集積回路
US8446197B2 (en) Delay locked loop and method for driving the same
CN115188402A (zh) 一种延迟锁相环和存储器

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information
CB02 Change of applicant information

Address after: 519000 2706, No. 3000, Huandao East Road, Hengqin new area, Zhuhai, Guangdong

Applicant after: Zhuhai Yiwei Semiconductor Co.,Ltd.

Address before: 519000 room 105-514, No. 6, Baohua Road, Hengqin new area, Zhuhai, Guangdong

Applicant before: AMICRO SEMICONDUCTOR Co.,Ltd.

GR01 Patent grant
GR01 Patent grant