JPH11145816A - 半導体装置 - Google Patents
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- JPH11145816A JPH11145816A JP9305938A JP30593897A JPH11145816A JP H11145816 A JPH11145816 A JP H11145816A JP 9305938 A JP9305938 A JP 9305938A JP 30593897 A JP30593897 A JP 30593897A JP H11145816 A JPH11145816 A JP H11145816A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
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Abstract
(57)【要約】
【課題】複数のクロックを使用している半導体装置に於
いて、ＤＬＬ回路に於ける可変遅延回路のオーバーフロ
ーを検出することを目的とする。 【解決手段】半導体装置は、外部クロック信号をバッフ
ァして内部クロック信号を供給する入力バッファと、複
数の可変遅延回路により内部クロック信号を遅延させて
所定のタイミングに設定することで、複数の位相調整さ
れたクロック信号を生成するタイミング安定化回路と、
複数の可変遅延回路の少なくとも一つに於いて遅延量が
最大遅延量である場合にオーバーフローを検出するオー
バーフロー検出回路を含むことを特徴とする。
いて、ＤＬＬ回路に於ける可変遅延回路のオーバーフロ
ーを検出することを目的とする。 【解決手段】半導体装置は、外部クロック信号をバッフ
ァして内部クロック信号を供給する入力バッファと、複
数の可変遅延回路により内部クロック信号を遅延させて
所定のタイミングに設定することで、複数の位相調整さ
れたクロック信号を生成するタイミング安定化回路と、
複数の可変遅延回路の少なくとも一つに於いて遅延量が
最大遅延量である場合にオーバーフローを検出するオー
バーフロー検出回路を含むことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
詳しくはＤＬＬ（Delay Locked Loop ）回路等のタイミ
ング安定化回路を有する半導体装置に関する。
詳しくはＤＬＬ（Delay Locked Loop ）回路等のタイミ
ング安定化回路を有する半導体装置に関する。
【０００２】
【従来の技術】半導体装置に於いては、ＤＬＬ回路等に
よりクロック信号のタイミングを制御することが行われ
る。図１９は、ＤＬＬ回路をタイミング安定化回路とし
てデータ入力に用いた構成例を示す図である。図１の回
路は、入力バッファ５０１、可変遅延回路５０２、クロ
ック制御回路５０３、入力回路５０４、分周器５０５、
位相比較器５０６、遅延制御回路５０７、可変遅延回路
５０８、ダミー入力回路５０９、ダミー入力バッファ５
１０、及びロックオン検出器５１１を含む。
よりクロック信号のタイミングを制御することが行われ
る。図１９は、ＤＬＬ回路をタイミング安定化回路とし
てデータ入力に用いた構成例を示す図である。図１の回
路は、入力バッファ５０１、可変遅延回路５０２、クロ
ック制御回路５０３、入力回路５０４、分周器５０５、
位相比較器５０６、遅延制御回路５０７、可変遅延回路
５０８、ダミー入力回路５０９、ダミー入力バッファ５
１０、及びロックオン検出器５１１を含む。
【０００３】入力バッファ５０１に入力されたクロック
信号ＣＬＫは、参照基準電圧Ｖｒｅｆと比較されて、内
部クロック信号ｉ−ｃｌｋとして入力バッファ５０１か
ら出力される。内部クロック信号ｉ−ｃｌｋは、可変遅
延回路５０２によって適当な遅延量だけ遅延されて、ク
ロック制御回路５０３を介して、データ入力回路５０４
に入力される。データ入力回路５０４では、入力された
内部クロック信号ｉ−ｃｌｋを同期信号として用いて、
入力データをラッチする。ラッチされた入力データは、
入力回路５０４から半導体装置の内部回路に供給され
る。
信号ＣＬＫは、参照基準電圧Ｖｒｅｆと比較されて、内
部クロック信号ｉ−ｃｌｋとして入力バッファ５０１か
ら出力される。内部クロック信号ｉ−ｃｌｋは、可変遅
延回路５０２によって適当な遅延量だけ遅延されて、ク
ロック制御回路５０３を介して、データ入力回路５０４
に入力される。データ入力回路５０４では、入力された
内部クロック信号ｉ−ｃｌｋを同期信号として用いて、
入力データをラッチする。ラッチされた入力データは、
入力回路５０４から半導体装置の内部回路に供給され
る。
【０００４】クロック信号ＣＬＫ入力から入力回路５０
４までの経路には、回路固有の遅延が発生するため、入
力回路５０４から内部回路に供給される入力データは、
入力クロック信号ＣＬＫとはタイミングのずれたものと
なる。この入力回路５０４から内部回路に供給される入
力データを、外部から入力されるクロック信号ＣＬＫと
所定のタイミング関係に合わせるために、主に位相比較
器５０６、遅延制御回路５０７、及び可変遅延回路５０
８からなるＤＬＬ回路が用いられる。
４までの経路には、回路固有の遅延が発生するため、入
力回路５０４から内部回路に供給される入力データは、
入力クロック信号ＣＬＫとはタイミングのずれたものと
なる。この入力回路５０４から内部回路に供給される入
力データを、外部から入力されるクロック信号ＣＬＫと
所定のタイミング関係に合わせるために、主に位相比較
器５０６、遅延制御回路５０７、及び可変遅延回路５０
８からなるＤＬＬ回路が用いられる。
【０００５】内部クロック信号ｉ−ｃｌｋは、分周器５
０５で分周され、ダミークロック信号ｄ−ｃｌｋ及び参
照クロック信号ｃ−ｃｌｋが生成される。ダミークロッ
ク信号ｄ−ｃｌｋは、可変遅延回路５０８に供給され
る。可変遅延回路５０８は、可変遅延回路５０２と同一
の遅延量だけダミークロック信号ｄ−ｃｌｋを遅延する
ように制御される。可変遅延回路５０８から出力される
遅延されたダミークロック信号ｄーｃｌｋは、入力回路
５０４と同一の遅延特性を有するダミー入力回路５０
９、入力バッファ５０１と同一の遅延特性を有するダミ
ー入力バッファ５１０を介して、位相比較器５０６に入
力される。
０５で分周され、ダミークロック信号ｄ−ｃｌｋ及び参
照クロック信号ｃ−ｃｌｋが生成される。ダミークロッ
ク信号ｄ−ｃｌｋは、可変遅延回路５０８に供給され
る。可変遅延回路５０８は、可変遅延回路５０２と同一
の遅延量だけダミークロック信号ｄ−ｃｌｋを遅延する
ように制御される。可変遅延回路５０８から出力される
遅延されたダミークロック信号ｄーｃｌｋは、入力回路
５０４と同一の遅延特性を有するダミー入力回路５０
９、入力バッファ５０１と同一の遅延特性を有するダミ
ー入力バッファ５１０を介して、位相比較器５０６に入
力される。
【０００６】位相比較器５０６は、参照クロック信号ｃ
−ｃｌｋと、ダミー入力バッファ５１０から供給される
クロック信号とを比較する。両クロック信号が同一の位
相となるように、位相比較器５０６は、遅延制御回路５
０７を介して可変遅延回路５０８の遅延量を制御する。
これによって、ダミー入力回路５０９から出力されるク
ロック信号が、入力クロック信号ＣＬＫと所定のタイミ
ング関係になるように制御される。
−ｃｌｋと、ダミー入力バッファ５１０から供給される
クロック信号とを比較する。両クロック信号が同一の位
相となるように、位相比較器５０６は、遅延制御回路５
０７を介して可変遅延回路５０８の遅延量を制御する。
これによって、ダミー入力回路５０９から出力されるク
ロック信号が、入力クロック信号ＣＬＫと所定のタイミ
ング関係になるように制御される。
【０００７】クロック制御回路５０３を無視すれば、入
力バッファ５０１、可変遅延回路５０２、及び入力回路
５０４の総遅延量は、ダミー入力バッファ５１０、可変
遅延回路５０８、及びダミー入力回路５０９の総遅延量
と同一であるので、入力回路５０４から内部回路に供給
される入力データは、入力クロック信号ＣＬＫと所定の
タイミング関係になるように制御されることになる。
力バッファ５０１、可変遅延回路５０２、及び入力回路
５０４の総遅延量は、ダミー入力バッファ５１０、可変
遅延回路５０８、及びダミー入力回路５０９の総遅延量
と同一であるので、入力回路５０４から内部回路に供給
される入力データは、入力クロック信号ＣＬＫと所定の
タイミング関係になるように制御されることになる。
【０００８】このとき電源電圧の変動や温度変動等によ
り、入力バッファ５０１、可変遅延回路５０２、及び入
力回路５０４の特性が変化しても、ダミー入力バッファ
５１０、可変遅延回路５０８、及びダミー入力回路５０
９の特性も同様に変化する。従って、入力回路５０４か
ら内部回路に供給される入力データは、電源電圧変動や
温度変動等に関わらず、常に入力クロック信号ＣＬＫと
所定のタイミング関係になるように制御される。
り、入力バッファ５０１、可変遅延回路５０２、及び入
力回路５０４の特性が変化しても、ダミー入力バッファ
５１０、可変遅延回路５０８、及びダミー入力回路５０
９の特性も同様に変化する。従って、入力回路５０４か
ら内部回路に供給される入力データは、電源電圧変動や
温度変動等に関わらず、常に入力クロック信号ＣＬＫと
所定のタイミング関係になるように制御される。
【０００９】また位相比較器５０６からの信号を基にし
て、ロックオン検出器５１１は、ＤＬＬ回路がロックオ
ンしたか否か、即ち、位相比較器５０６の比較する２つ
のクロック信号が同位相となったかどうかを判定する。
ロックオンした場合、分周器５０５の動作を制御して、
ダミークロック信号ｄ−ｃｌｋ及び参照クロック信号ｃ
−ｃｌｋの周波数を低くすることによって、消費電力を
削減することが行われる。
て、ロックオン検出器５１１は、ＤＬＬ回路がロックオ
ンしたか否か、即ち、位相比較器５０６の比較する２つ
のクロック信号が同位相となったかどうかを判定する。
ロックオンした場合、分周器５０５の動作を制御して、
ダミークロック信号ｄ−ｃｌｋ及び参照クロック信号ｃ
−ｃｌｋの周波数を低くすることによって、消費電力を
削減することが行われる。
【００１０】また遅延制御回路５０７は、最大遅延に設
定されると、オーバーフロー信号を出力する。遅延制御
回路５０７が制御する可変遅延回路５０２及び５０８は
所定段数の遅延素子列からなり、使用可能な遅延素子の
段数には最大限度がある。この最大限度の遅延量に設定
されると、可変遅延回路５０２及び５０８は、それ以上
に遅延量を大きくすることは出来ない。この場合には、
オーバーフローを検出したオーバーフロー信号が、クロ
ック制御回路５０３に供給される。クロック制御回路５
０３は、オーバーフローが検出された場合、可変遅延回
路５０２から供給されるクロック信号ではなく、可変遅
延回路５０２をバイパスした内部クロック信号ｉ−ｃｌ
ｋを選択して、入力回路５０４に供給する。
定されると、オーバーフロー信号を出力する。遅延制御
回路５０７が制御する可変遅延回路５０２及び５０８は
所定段数の遅延素子列からなり、使用可能な遅延素子の
段数には最大限度がある。この最大限度の遅延量に設定
されると、可変遅延回路５０２及び５０８は、それ以上
に遅延量を大きくすることは出来ない。この場合には、
オーバーフローを検出したオーバーフロー信号が、クロ
ック制御回路５０３に供給される。クロック制御回路５
０３は、オーバーフローが検出された場合、可変遅延回
路５０２から供給されるクロック信号ではなく、可変遅
延回路５０２をバイパスした内部クロック信号ｉ−ｃｌ
ｋを選択して、入力回路５０４に供給する。
【００１１】このようなＤＬＬ回路によるクロック信号
安定化は、半導体装置の入力部分だけではなく、出力部
分に於いても用いられる。この場合には、安定した所定
のタイミングでデータ出力を行うことが出来る。
安定化は、半導体装置の入力部分だけではなく、出力部
分に於いても用いられる。この場合には、安定した所定
のタイミングでデータ出力を行うことが出来る。
【００１２】
【発明が解決しようとする課題】図１９の構成は、オー
バーフローが検出されても、半導体装置外部でオーバー
フローを検出することが出来ない。従って、半導体装置
を試験している際に、可変遅延回路５０２で遅延された
内部クロック信号ｉ−ｃｌｋを用いてデータ入力を行っ
ているのか、或いは可変遅延回路５０２をバイパスした
内部クロック信号ｉ−ｃｌｋを用いてデータ入力を行っ
ているかの判別がつかない。そのため半導体装置の特性
に関する試験を適切に行えないという問題があった。
バーフローが検出されても、半導体装置外部でオーバー
フローを検出することが出来ない。従って、半導体装置
を試験している際に、可変遅延回路５０２で遅延された
内部クロック信号ｉ−ｃｌｋを用いてデータ入力を行っ
ているのか、或いは可変遅延回路５０２をバイパスした
内部クロック信号ｉ−ｃｌｋを用いてデータ入力を行っ
ているかの判別がつかない。そのため半導体装置の特性
に関する試験を適切に行えないという問題があった。
【００１３】また図１９の構成に於いては、複数の内部
クロックを使用している半導体装置や可変遅延回路とし
てＲｏｕｇｈ−ＤｅｌａｙとＦｉｎｅ−Ｄｅｌａｙとの
２段を直列に接続した場合に対するオーバーフロー検出
を考慮していない。また図１９の構成に於いては、オー
バーフローが検出された場合であっても、可変遅延回路
５０２に内部クロック信号ｉ−ｃｌｋが供給され続け、
可変遅延回路５０８にはダミークロック信号ｄ−ｃｌｋ
が供給され続ける。オーバーフローが検出された場合に
は、前述のように、可変遅延回路５０２をバイパスした
内部クロック信号ｉ−ｃｌｋを、データ入力同期信号と
して用いる。即ちこの場合、可変遅延回路５０２による
遅延制御は、半導体装置の動作に関わっていない。従っ
て、可変遅延回路５０２に内部クロック信号ｉ−ｃｌｋ
を供給する必要はない。また可変遅延回路５０８にダミ
ークロック信号ｄ−ｃｌｋを供給し続けて、可変遅延回
路５０８によるダミークロック信号ｄ−ｃｌｋの制御
を、短いインターバルで行う必要はない。このようにオ
ーバーフローが検出された場合に、可変遅延回路５０２
に内部クロック信号ｉ−ｃｌｋを供給し続けること、及
び高周波数のダミークロック信号ｄ−ｃｌｋを可変遅延
回路５０８に供給し続けることは、消費電力の無駄につ
ながる。
クロックを使用している半導体装置や可変遅延回路とし
てＲｏｕｇｈ−ＤｅｌａｙとＦｉｎｅ−Ｄｅｌａｙとの
２段を直列に接続した場合に対するオーバーフロー検出
を考慮していない。また図１９の構成に於いては、オー
バーフローが検出された場合であっても、可変遅延回路
５０２に内部クロック信号ｉ−ｃｌｋが供給され続け、
可変遅延回路５０８にはダミークロック信号ｄ−ｃｌｋ
が供給され続ける。オーバーフローが検出された場合に
は、前述のように、可変遅延回路５０２をバイパスした
内部クロック信号ｉ−ｃｌｋを、データ入力同期信号と
して用いる。即ちこの場合、可変遅延回路５０２による
遅延制御は、半導体装置の動作に関わっていない。従っ
て、可変遅延回路５０２に内部クロック信号ｉ−ｃｌｋ
を供給する必要はない。また可変遅延回路５０８にダミ
ークロック信号ｄ−ｃｌｋを供給し続けて、可変遅延回
路５０８によるダミークロック信号ｄ−ｃｌｋの制御
を、短いインターバルで行う必要はない。このようにオ
ーバーフローが検出された場合に、可変遅延回路５０２
に内部クロック信号ｉ−ｃｌｋを供給し続けること、及
び高周波数のダミークロック信号ｄ−ｃｌｋを可変遅延
回路５０８に供給し続けることは、消費電力の無駄につ
ながる。
【００１４】従って本発明は、ＤＬＬ回路に於ける可変
遅延回路のオーバーフローが、外部で検出可能な半導体
装置を提供することを目的とする。また更に本発明は、
複数の内部クロックを使用している半導体装置や２段接
続の可変遅延回路を使用している半導体装置に於いて、
ＤＬＬ回路に於ける可変遅延回路のオーバーフローを検
出することを目的とする。
遅延回路のオーバーフローが、外部で検出可能な半導体
装置を提供することを目的とする。また更に本発明は、
複数の内部クロックを使用している半導体装置や２段接
続の可変遅延回路を使用している半導体装置に於いて、
ＤＬＬ回路に於ける可変遅延回路のオーバーフローを検
出することを目的とする。
【００１５】また更に本発明は、ＤＬＬ回路の可変遅延
回路に於いてオーバーフローが検出された場合に、ＤＬ
Ｌ回路の消費電力を削減する半導体装置を提供すること
を目的とする。
回路に於いてオーバーフローが検出された場合に、ＤＬ
Ｌ回路の消費電力を削減する半導体装置を提供すること
を目的とする。
【００１６】
【課題を解決するための手段】請求項１の発明に於て
は、半導体装置は、外部クロック信号をバッファして内
部クロック信号を供給する入力バッファと、複数の可変
遅延回路により該内部クロック信号を遅延させて所定の
タイミングに設定することで、複数の位相調整されたク
ロック信号を生成するタイミング安定化回路と、該複数
の可変遅延回路の少なくとも一つに於いて遅延量が最大
遅延量である場合にオーバーフローを検出するオーバー
フロー検出回路を含むことを特徴とする。
は、半導体装置は、外部クロック信号をバッファして内
部クロック信号を供給する入力バッファと、複数の可変
遅延回路により該内部クロック信号を遅延させて所定の
タイミングに設定することで、複数の位相調整されたク
ロック信号を生成するタイミング安定化回路と、該複数
の可変遅延回路の少なくとも一つに於いて遅延量が最大
遅延量である場合にオーバーフローを検出するオーバー
フロー検出回路を含むことを特徴とする。
【００１７】上記発明に於いては、タイミング安定化回
路によって生成される複数の位相調整されたクロック信
号を使用している半導体装置に於いて、複数の可変遅延
回路のうちの一つにでも最大遅延量が設定された場合に
はオーバーフローを検出する。これによって、複数の位
相調整されたクロック信号を使用している場合であって
も、適切にオーバーフローを検出することが出来る。
路によって生成される複数の位相調整されたクロック信
号を使用している半導体装置に於いて、複数の可変遅延
回路のうちの一つにでも最大遅延量が設定された場合に
はオーバーフローを検出する。これによって、複数の位
相調整されたクロック信号を使用している場合であって
も、適切にオーバーフローを検出することが出来る。
【００１８】請求項２の発明に於ては、請求項１記載の
半導体装置に於て、前記オーバーフロー検出回路は、前
記複数の可変遅延回路の少なくとも一つに於いて、遅延
量が前記最大遅延量に設定される場合及び該最大遅延量
から遅延量を更に増加する必要のある場合の何れか一方
の場合に、オーバーフローを検出することを特徴とす
る。
半導体装置に於て、前記オーバーフロー検出回路は、前
記複数の可変遅延回路の少なくとも一つに於いて、遅延
量が前記最大遅延量に設定される場合及び該最大遅延量
から遅延量を更に増加する必要のある場合の何れか一方
の場合に、オーバーフローを検出することを特徴とす
る。
【００１９】上記発明に於いては、遅延量が最大遅延量
に設定される場合及び最大遅延量から遅延量を更に増加
する必要のある場合の何れか一方の場合にオーバーフロ
ーを検出することで、適切なオーバーフロー検出を実現
することが出来る。請求項３の発明に於ては、請求項１
記載の半導体装置に於て、前記オーバーフロー検出回路
がオーバーフローを検出すると、前記オーバーフロー検
出回路からのオーバーフロー検出信号を装置外部に出力
する出力回路を更に含むことを特徴とする。
に設定される場合及び最大遅延量から遅延量を更に増加
する必要のある場合の何れか一方の場合にオーバーフロ
ーを検出することで、適切なオーバーフロー検出を実現
することが出来る。請求項３の発明に於ては、請求項１
記載の半導体装置に於て、前記オーバーフロー検出回路
がオーバーフローを検出すると、前記オーバーフロー検
出回路からのオーバーフロー検出信号を装置外部に出力
する出力回路を更に含むことを特徴とする。
【００２０】上記発明に於いては、オーバーフロー検出
信号を装置外部に出力することで、オーバーフローが生
じているか否かを装置外部で判断することが出来る。請
求項４の発明に於ては、請求項１記載の半導体装置に於
て、前記タイミング安定化回路は、前記複数の可変遅延
回路の遅延量を制御するためのフィードバックループ
と、前記内部クロック信号を分周して該フィードバック
ループで使用する分周クロック信号を生成する分周器と
を含み、該分周器は、前記オーバーフロー検出回路がオ
ーバーフローを検出すると、該分周クロック信号の周波
数を下げることを特徴とする。
信号を装置外部に出力することで、オーバーフローが生
じているか否かを装置外部で判断することが出来る。請
求項４の発明に於ては、請求項１記載の半導体装置に於
て、前記タイミング安定化回路は、前記複数の可変遅延
回路の遅延量を制御するためのフィードバックループ
と、前記内部クロック信号を分周して該フィードバック
ループで使用する分周クロック信号を生成する分周器と
を含み、該分周器は、前記オーバーフロー検出回路がオ
ーバーフローを検出すると、該分周クロック信号の周波
数を下げることを特徴とする。
【００２１】上記発明に於いては、タイミング安定化回
路の分周器に於いて、オーバーフローが検出された場合
には分周クロック信号の周波数を下げることによって、
タイミング安定化回路での電力消費を削減することが出
来る。請求項５の発明に於ては、請求項１記載の半導体
装置に於て、前記オーバーフロー検出回路がオーバーフ
ローを検出すると、前記複数の可変遅延回路に対する前
記内部クロック信号の供給を停止する回路を更に含むこ
とを特徴とする。
路の分周器に於いて、オーバーフローが検出された場合
には分周クロック信号の周波数を下げることによって、
タイミング安定化回路での電力消費を削減することが出
来る。請求項５の発明に於ては、請求項１記載の半導体
装置に於て、前記オーバーフロー検出回路がオーバーフ
ローを検出すると、前記複数の可変遅延回路に対する前
記内部クロック信号の供給を停止する回路を更に含むこ
とを特徴とする。
【００２２】上記発明に於いては、オーバーフローが検
出された場合には可変遅延回路への内部クロック信号の
供給を停止することで、可変遅延回路に於ける無駄な電
力消費を避けることが出来る。請求項６の発明に於て
は、請求項１記載の半導体装置に於て、前記オーバーフ
ロー検出回路がオーバーフローを検出した場合には、前
記位相調整されたクロック信号の代わりに、前記内部ク
ロック信号及び該内部クロック信号の反転信号の何れか
一方を同期信号として内部回路に供給する選択回路を更
に含むことを特徴とする。
出された場合には可変遅延回路への内部クロック信号の
供給を停止することで、可変遅延回路に於ける無駄な電
力消費を避けることが出来る。請求項６の発明に於て
は、請求項１記載の半導体装置に於て、前記オーバーフ
ロー検出回路がオーバーフローを検出した場合には、前
記位相調整されたクロック信号の代わりに、前記内部ク
ロック信号及び該内部クロック信号の反転信号の何れか
一方を同期信号として内部回路に供給する選択回路を更
に含むことを特徴とする。
【００２３】上記発明に於いては、オーバーフローが検
出された場合には、位相調整されたクロック信号ではな
く、内部クロック信号或いはその反転信号を同期信号と
して内部回路に供給する。従って、例えば内部回路がラ
ッチである場合には、十分なデータホールドタイムを確
保しながらデータをラッチすることが出来る。請求項７
の発明に於ては、請求項６記載の半導体装置に於て、前
記選択回路は、前記外部クロック信号に対して０度以上
１８０度未満の位相差を有するように調整されている前
記位相の調整されたクロック信号に関しては、前記内部
クロック信号を該同期信号として該内部回路に供給し、
該外部クロック信号に対して１８０度以上０度未満の位
相差を有するように調整されている該位相の調整された
クロック信号に関しては、該内部クロック信号の反転信
号を該同期信号として該内部回路に供給することを特徴
とする。
出された場合には、位相調整されたクロック信号ではな
く、内部クロック信号或いはその反転信号を同期信号と
して内部回路に供給する。従って、例えば内部回路がラ
ッチである場合には、十分なデータホールドタイムを確
保しながらデータをラッチすることが出来る。請求項７
の発明に於ては、請求項６記載の半導体装置に於て、前
記選択回路は、前記外部クロック信号に対して０度以上
１８０度未満の位相差を有するように調整されている前
記位相の調整されたクロック信号に関しては、前記内部
クロック信号を該同期信号として該内部回路に供給し、
該外部クロック信号に対して１８０度以上０度未満の位
相差を有するように調整されている該位相の調整された
クロック信号に関しては、該内部クロック信号の反転信
号を該同期信号として該内部回路に供給することを特徴
とする。
【００２４】上記発明に於いては、例えば内部回路がラ
ッチである場合には、十分なデータホールドタイムを確
保しながらデータをラッチすることが出来る。請求項８
の発明に於ては、半導体装置は、外部クロック信号をバ
ッファして内部クロック信号を供給する入力バッファ
と、可変遅延回路により該内部クロック信号を遅延させ
て所定のタイミングに設定することで位相調整されたク
ロック信号を生成するタイミング安定化回路と、該可変
遅延回路に於いて遅延量が最大遅延量である場合にオー
バーフロー検出信号を生成するオーバーフロー検出回路
と、該オーバーフロー検出信号を装置外部に出力する出
力回路を含むことを特徴とする。
ッチである場合には、十分なデータホールドタイムを確
保しながらデータをラッチすることが出来る。請求項８
の発明に於ては、半導体装置は、外部クロック信号をバ
ッファして内部クロック信号を供給する入力バッファ
と、可変遅延回路により該内部クロック信号を遅延させ
て所定のタイミングに設定することで位相調整されたク
ロック信号を生成するタイミング安定化回路と、該可変
遅延回路に於いて遅延量が最大遅延量である場合にオー
バーフロー検出信号を生成するオーバーフロー検出回路
と、該オーバーフロー検出信号を装置外部に出力する出
力回路を含むことを特徴とする。
【００２５】上記発明に於いては、タイミング安定化回
路の可変遅延回路で生じたオーバーフローを検出してオ
ーバーフロー検出信号を装置外部に出力することで、オ
ーバーフローが生じているか否かを装置外部で判断する
ことが出来る。請求項９の発明に於ては、半導体装置
は、外部クロック信号をバッファして内部クロック信号
を供給する入力バッファと、可変遅延回路により該内部
クロック信号を遅延させて所定のタイミングに設定する
ことで位相調整されたクロック信号を生成するタイミン
グ安定化回路と、該可変遅延回路に於いて遅延量が最大
遅延量である場合にオーバーフローを検出するオーバー
フロー検出回路を含み、該タイミング安定化回路は、該
可変遅延回路の遅延量を制御するためのフィードバック
ループと、該内部クロック信号を分周して該フィードバ
ックループで使用する分周クロック信号を生成する分周
器を含み、該分周器は該オーバーフロー検出回路がオー
バーフローを検出すると該分周クロック信号の周波数を
下げることを特徴とする。
路の可変遅延回路で生じたオーバーフローを検出してオ
ーバーフロー検出信号を装置外部に出力することで、オ
ーバーフローが生じているか否かを装置外部で判断する
ことが出来る。請求項９の発明に於ては、半導体装置
は、外部クロック信号をバッファして内部クロック信号
を供給する入力バッファと、可変遅延回路により該内部
クロック信号を遅延させて所定のタイミングに設定する
ことで位相調整されたクロック信号を生成するタイミン
グ安定化回路と、該可変遅延回路に於いて遅延量が最大
遅延量である場合にオーバーフローを検出するオーバー
フロー検出回路を含み、該タイミング安定化回路は、該
可変遅延回路の遅延量を制御するためのフィードバック
ループと、該内部クロック信号を分周して該フィードバ
ックループで使用する分周クロック信号を生成する分周
器を含み、該分周器は該オーバーフロー検出回路がオー
バーフローを検出すると該分周クロック信号の周波数を
下げることを特徴とする。
【００２６】上記発明に於いては、タイミング安定化回
路の分周器に於いて、オーバーフローが検出された場合
には分周クロック信号の周波数を下げることによって、
タイミング安定化回路での電力消費を削減することが出
来る。請求項１０の発明に於ては、半導体装置は、外部
クロック信号をバッファして内部クロック信号を供給す
る入力バッファと、可変遅延回路により該内部クロック
信号を遅延させて所定のタイミングに設定することで位
相調整されたクロック信号を生成するタイミング安定化
回路と、該可変遅延回路に於いて遅延量が最大遅延量で
ある場合にオーバーフローを検出するオーバーフロー検
出回路と、該オーバーフロー検出回路がオーバーフロー
を検出すると、該可変遅延回路に対する該内部クロック
信号の供給を停止する回路を含むことを特徴とする。
路の分周器に於いて、オーバーフローが検出された場合
には分周クロック信号の周波数を下げることによって、
タイミング安定化回路での電力消費を削減することが出
来る。請求項１０の発明に於ては、半導体装置は、外部
クロック信号をバッファして内部クロック信号を供給す
る入力バッファと、可変遅延回路により該内部クロック
信号を遅延させて所定のタイミングに設定することで位
相調整されたクロック信号を生成するタイミング安定化
回路と、該可変遅延回路に於いて遅延量が最大遅延量で
ある場合にオーバーフローを検出するオーバーフロー検
出回路と、該オーバーフロー検出回路がオーバーフロー
を検出すると、該可変遅延回路に対する該内部クロック
信号の供給を停止する回路を含むことを特徴とする。
【００２７】上記発明に於いては、オーバーフローが検
出された場合には可変遅延回路への内部クロック信号の
供給を停止することで、可変遅延回路に於ける無駄な電
力消費を避けることが出来る。請求項１１の発明に於て
は、半導体装置は、外部クロック信号をバッファして内
部クロック信号を供給する入力バッファと、粗調整可変
遅延回路と微調整可変遅延回路とにより該内部クロック
信号を遅延させて所定のタイミングに設定することで位
相調整されたクロック信号を生成するタイミング安定化
回路と、該粗調整可変遅延回路に於いて遅延量が最大遅
延量である場合にオーバーフローを検出するオーバーフ
ロー検出回路を含むことを特徴とする。
出された場合には可変遅延回路への内部クロック信号の
供給を停止することで、可変遅延回路に於ける無駄な電
力消費を避けることが出来る。請求項１１の発明に於て
は、半導体装置は、外部クロック信号をバッファして内
部クロック信号を供給する入力バッファと、粗調整可変
遅延回路と微調整可変遅延回路とにより該内部クロック
信号を遅延させて所定のタイミングに設定することで位
相調整されたクロック信号を生成するタイミング安定化
回路と、該粗調整可変遅延回路に於いて遅延量が最大遅
延量である場合にオーバーフローを検出するオーバーフ
ロー検出回路を含むことを特徴とする。
【００２８】上記発明に於いては、タイミング安定化回
路に於いて、遅延調整が粗調整可変遅延回路と微調整可
変遅延回路とによって行われる構成の場合、粗調整可変
遅延回路に於いて遅延量が最大遅延量である場合にオー
バーフローを検出することで、適切なオーバーフロー検
出を行うことが出来る。請求項１２の発明に於ては、半
導体装置は、外部クロック信号をバッファして内部クロ
ック信号を供給する入力バッファと、可変遅延回路によ
り該内部クロック信号を遅延させて所定のタイミングに
設定することで位相調整されたクロック信号を生成する
タイミング安定化回路と、該可変遅延回路に於いて遅延
量が最大遅延量である場合にオーバーフローを検出する
オーバーフロー検出回路と、該オーバーフロー検出回路
がオーバーフローを検出した場合には、該位相の調整さ
れたクロック信号の代わりに、該内部クロック信号及び
該内部クロック信号の反転信号の何れか一方を同期信号
として選択して内部回路に供給する選択回路と、装置外
部からの入力により設定可能な信号に基づいて該オーバ
ーフロー検出回路の検出結果に関わらず該選択回路の選
択動作を制御可能な制御回路を含むことを特徴とする。
路に於いて、遅延調整が粗調整可変遅延回路と微調整可
変遅延回路とによって行われる構成の場合、粗調整可変
遅延回路に於いて遅延量が最大遅延量である場合にオー
バーフローを検出することで、適切なオーバーフロー検
出を行うことが出来る。請求項１２の発明に於ては、半
導体装置は、外部クロック信号をバッファして内部クロ
ック信号を供給する入力バッファと、可変遅延回路によ
り該内部クロック信号を遅延させて所定のタイミングに
設定することで位相調整されたクロック信号を生成する
タイミング安定化回路と、該可変遅延回路に於いて遅延
量が最大遅延量である場合にオーバーフローを検出する
オーバーフロー検出回路と、該オーバーフロー検出回路
がオーバーフローを検出した場合には、該位相の調整さ
れたクロック信号の代わりに、該内部クロック信号及び
該内部クロック信号の反転信号の何れか一方を同期信号
として選択して内部回路に供給する選択回路と、装置外
部からの入力により設定可能な信号に基づいて該オーバ
ーフロー検出回路の検出結果に関わらず該選択回路の選
択動作を制御可能な制御回路を含むことを特徴とする。
【００２９】上記発明に於いては、タイミング安定化回
路の可変遅延回路に於いてオーバーフローが検出される
と、位相調整されたクロック信号ではなく内部クロック
信号或いはその反転信号を同期信号として選択する構成
に於いて、装置外部から設定可能な信号に基づいて、オ
ーバーフローの有無に関わらず自由に同期信号を選択可
能な制御回路が設けられる。従って、例えば、オーバー
フローの有無に関わらず常に位相調整されたクロック信
号を用いて半導体装置を動作させ、この状態での装置動
作を試験すること等が可能になる。
路の可変遅延回路に於いてオーバーフローが検出される
と、位相調整されたクロック信号ではなく内部クロック
信号或いはその反転信号を同期信号として選択する構成
に於いて、装置外部から設定可能な信号に基づいて、オ
ーバーフローの有無に関わらず自由に同期信号を選択可
能な制御回路が設けられる。従って、例えば、オーバー
フローの有無に関わらず常に位相調整されたクロック信
号を用いて半導体装置を動作させ、この状態での装置動
作を試験すること等が可能になる。
【００３０】
【発明の実施の形態】以下に本発明の実施例を添付の図
面を用いて説明する。図１は、本発明によるタイミング
安定化回路の第１の実施例を示す構成図である。図１の
タイミング安定化回路は、入力バッファ１１、可変遅延
回路１２、クロック制御回路１３、入力回路１４、分周
器１５、位相比較器１６、遅延制御回路１７、可変遅延
回路１８、ダミー入力回路１９、ダミー入力バッファ２
０、及びロックオン検出器２１を含む。これらは、図１
９の入力バッファ５０１、可変遅延回路５０２、クロッ
ク制御回路５０３、入力回路５０４、分周器５０５、位
相比較器５０６、遅延制御回路５０７、可変遅延回路５
０８、ダミー入力回路５０９、ダミー入力バッファ５１
０、及びロックオン検出器５１１と同一の機能を有す
る。
面を用いて説明する。図１は、本発明によるタイミング
安定化回路の第１の実施例を示す構成図である。図１の
タイミング安定化回路は、入力バッファ１１、可変遅延
回路１２、クロック制御回路１３、入力回路１４、分周
器１５、位相比較器１６、遅延制御回路１７、可変遅延
回路１８、ダミー入力回路１９、ダミー入力バッファ２
０、及びロックオン検出器２１を含む。これらは、図１
９の入力バッファ５０１、可変遅延回路５０２、クロッ
ク制御回路５０３、入力回路５０４、分周器５０５、位
相比較器５０６、遅延制御回路５０７、可変遅延回路５
０８、ダミー入力回路５０９、ダミー入力バッファ５１
０、及びロックオン検出器５１１と同一の機能を有す
る。
【００３１】入力バッファ１１に入力されたクロック信
号ＣＬＫは、参照基準電圧Ｖｒｅｆと比較されて、内部
クロック信号ｉ−ｃｌｋとして入力バッファ１１から出
力される。内部クロック信号ｉ−ｃｌｋは、可変遅延回
路１２によって適当な遅延量だけ遅延されて、クロック
制御回路１３を介して、データ入力回路１４に入力され
る。データ入力回路１４では、入力された内部クロック
信号ｉ−ｃｌｋを同期信号として用いて、入力データを
ラッチする。ラッチされた入力データは、入力回路１４
から半導体装置の内部回路に供給される。
号ＣＬＫは、参照基準電圧Ｖｒｅｆと比較されて、内部
クロック信号ｉ−ｃｌｋとして入力バッファ１１から出
力される。内部クロック信号ｉ−ｃｌｋは、可変遅延回
路１２によって適当な遅延量だけ遅延されて、クロック
制御回路１３を介して、データ入力回路１４に入力され
る。データ入力回路１４では、入力された内部クロック
信号ｉ−ｃｌｋを同期信号として用いて、入力データを
ラッチする。ラッチされた入力データは、入力回路１４
から半導体装置の内部回路に供給される。
【００３２】クロック信号ＣＬＫ入力から入力回路１４
までの経路には、回路固有の遅延が発生するため、入力
回路１４から内部回路に供給される入力データは、入力
クロック信号ＣＬＫとはタイミングのずれたものとな
る。この入力回路１４から内部回路に供給される入力デ
ータを、外部から入力されるクロック信号ＣＬＫと所定
のタイミング関係に合わせるために、主に位相比較器１
６、遅延制御回路１７、及び可変遅延回路１８からなる
ＤＬＬ回路が用いられる。
までの経路には、回路固有の遅延が発生するため、入力
回路１４から内部回路に供給される入力データは、入力
クロック信号ＣＬＫとはタイミングのずれたものとな
る。この入力回路１４から内部回路に供給される入力デ
ータを、外部から入力されるクロック信号ＣＬＫと所定
のタイミング関係に合わせるために、主に位相比較器１
６、遅延制御回路１７、及び可変遅延回路１８からなる
ＤＬＬ回路が用いられる。
【００３３】内部クロック信号ｉ−ｃｌｋは、分周器１
５で分周され、ダミークロック信号ｄ−ｃｌｋ及び参照
クロック信号ｃ−ｃｌｋが生成される。ダミークロック
信号ｄ−ｃｌｋは、可変遅延回路１８に供給される。可
変遅延回路１８は、可変遅延回路１２と同一の遅延量だ
けダミークロック信号ｄ−ｃｌｋを遅延するように制御
される。可変遅延回路１８から出力される遅延されたダ
ミークロック信号ｄーｃｌｋは、入力回路１４と同一の
遅延特性を有するダミー入力回路１９、入力バッファ１
１と同一の遅延特性を有するダミー入力バッファ２０を
介して、位相比較器１６に入力される。
５で分周され、ダミークロック信号ｄ−ｃｌｋ及び参照
クロック信号ｃ−ｃｌｋが生成される。ダミークロック
信号ｄ−ｃｌｋは、可変遅延回路１８に供給される。可
変遅延回路１８は、可変遅延回路１２と同一の遅延量だ
けダミークロック信号ｄ−ｃｌｋを遅延するように制御
される。可変遅延回路１８から出力される遅延されたダ
ミークロック信号ｄーｃｌｋは、入力回路１４と同一の
遅延特性を有するダミー入力回路１９、入力バッファ１
１と同一の遅延特性を有するダミー入力バッファ２０を
介して、位相比較器１６に入力される。
【００３４】位相比較器１６は、参照クロック信号ｃ−
ｃｌｋと、ダミー入力バッファ２０から供給されるクロ
ック信号とを比較する。両クロック信号が同一の位相と
なるように、位相比較器１６は、遅延制御回路１７を介
して可変遅延回路１８の遅延量を制御する。これによっ
て、ダミー入力回路１９から出力されるクロック信号
が、入力クロック信号ＣＬＫと所定のタイミング関係に
なるように、タイミング制御が行われる。
ｃｌｋと、ダミー入力バッファ２０から供給されるクロ
ック信号とを比較する。両クロック信号が同一の位相と
なるように、位相比較器１６は、遅延制御回路１７を介
して可変遅延回路１８の遅延量を制御する。これによっ
て、ダミー入力回路１９から出力されるクロック信号
が、入力クロック信号ＣＬＫと所定のタイミング関係に
なるように、タイミング制御が行われる。
【００３５】クロック制御回路１３を無視すれば、入力
バッファ１１、可変遅延回路１２、及び入力回路１４の
総遅延量は、ダミー入力バッファ２０、可変遅延回路１
８、及びダミー入力回路１９の総遅延量と同一であるの
で、入力回路１４から内部回路に供給される入力データ
は、入力クロック信号ＣＬＫと所定のタイミング関係に
なるように制御されることになる。
バッファ１１、可変遅延回路１２、及び入力回路１４の
総遅延量は、ダミー入力バッファ２０、可変遅延回路１
８、及びダミー入力回路１９の総遅延量と同一であるの
で、入力回路１４から内部回路に供給される入力データ
は、入力クロック信号ＣＬＫと所定のタイミング関係に
なるように制御されることになる。
【００３６】このとき電源電圧の変動や温度変動等によ
り、入力バッファ１１、可変遅延回路１２、及び入力回
路１４の特性が変化しても、ダミー入力バッファ２０、
可変遅延回路１８、及びダミー入力回路１９の特性も同
様に変化する。従って、入力回路１４から内部回路に供
給される入力データは、電源電圧変動や温度変動等に関
わらず、常に入力クロック信号ＣＬＫと所定のタイミン
グ関係になるように制御される。
り、入力バッファ１１、可変遅延回路１２、及び入力回
路１４の特性が変化しても、ダミー入力バッファ２０、
可変遅延回路１８、及びダミー入力回路１９の特性も同
様に変化する。従って、入力回路１４から内部回路に供
給される入力データは、電源電圧変動や温度変動等に関
わらず、常に入力クロック信号ＣＬＫと所定のタイミン
グ関係になるように制御される。
【００３７】また位相比較器１６からの信号を基にし
て、ロックオン検出器２１は、ＤＬＬ回路がロックオン
したか否か、即ち、位相比較器１６の比較する２つのク
ロック信号が同位相となったかどうかを判定する。ロッ
クオンした場合、分周器１５の動作を制御して、ダミー
クロック信号ｄ−ｃｌｋ及び参照クロック信号ｃ−ｃｌ
ｋの周波数を低くすることによって、消費電力を削減す
ることが行われる。
て、ロックオン検出器２１は、ＤＬＬ回路がロックオン
したか否か、即ち、位相比較器１６の比較する２つのク
ロック信号が同位相となったかどうかを判定する。ロッ
クオンした場合、分周器１５の動作を制御して、ダミー
クロック信号ｄ−ｃｌｋ及び参照クロック信号ｃ−ｃｌ
ｋの周波数を低くすることによって、消費電力を削減す
ることが行われる。
【００３８】また遅延制御回路１７は、最大遅延に設定
されると、オーバーフロー信号ＯＦ１を出力する。遅延
制御回路１７が制御する可変遅延回路１２及び１８は所
定段数の遅延素子列からなり、使用可能な遅延素子の段
数には最大限度がある。この最大限度の遅延量に設定さ
れると、可変遅延回路１２及び１８は、それ以上に遅延
量を大きくすることは出来ない。この場合には、オーバ
ーフロー信号ＯＦ１がオーバーフロー検出を知らせる。
されると、オーバーフロー信号ＯＦ１を出力する。遅延
制御回路１７が制御する可変遅延回路１２及び１８は所
定段数の遅延素子列からなり、使用可能な遅延素子の段
数には最大限度がある。この最大限度の遅延量に設定さ
れると、可変遅延回路１２及び１８は、それ以上に遅延
量を大きくすることは出来ない。この場合には、オーバ
ーフロー信号ＯＦ１がオーバーフロー検出を知らせる。
【００３９】図１のタイミング安定化回路は更に、ゲー
ト回路３１、オーバーフロー検出器３２、ＮＡＮＤ回路
３３、インバータ３４、インバータ３５、位相比較器３
６、遅延制御回路３７、可変遅延回路３８−１乃至３８
−３、入力回路３９、クロック制御回路４０、及び外部
出力端子４１を含む。位相比較器３６、遅延制御回路３
７、可変遅延回路３８−１乃至３８−３、入力回路３
９、及びクロック制御回路４０は、半導体装置への別の
データ入力に対して、内部クロック信号ｉ−ｃｌｋとは
別の内部クロック信号ｊ−ｃｌｋを同期信号として生成
して、この内部クロック信号ｊ−ｃｌｋにより、データ
入力を行うために設けられる。内部クロック信号ｊ−ｃ
ｌｋは、図１の例では、内部クロック信号ｉ−ｃｌｋと
は１８０度位相のずれた信号になる。
ト回路３１、オーバーフロー検出器３２、ＮＡＮＤ回路
３３、インバータ３４、インバータ３５、位相比較器３
６、遅延制御回路３７、可変遅延回路３８−１乃至３８
−３、入力回路３９、クロック制御回路４０、及び外部
出力端子４１を含む。位相比較器３６、遅延制御回路３
７、可変遅延回路３８−１乃至３８−３、入力回路３
９、及びクロック制御回路４０は、半導体装置への別の
データ入力に対して、内部クロック信号ｉ−ｃｌｋとは
別の内部クロック信号ｊ−ｃｌｋを同期信号として生成
して、この内部クロック信号ｊ−ｃｌｋにより、データ
入力を行うために設けられる。内部クロック信号ｊ−ｃ
ｌｋは、図１の例では、内部クロック信号ｉ−ｃｌｋと
は１８０度位相のずれた信号になる。
【００４０】遅延制御回路３７は、遅延制御回路１７と
同様に、最大遅延に設定されると、オーバーフロー信号
ＯＦ２を出力する。即ち、遅延制御回路３７が制御する
可変遅延回路３８−１乃至３８−３は、最大限度の遅延
量に設定されると、それ以上に遅延量を大きくすること
は出来ない。この場合には、オーバーフロー信号ＯＦ２
がオーバーフロー検出を知らせる。
同様に、最大遅延に設定されると、オーバーフロー信号
ＯＦ２を出力する。即ち、遅延制御回路３７が制御する
可変遅延回路３８−１乃至３８−３は、最大限度の遅延
量に設定されると、それ以上に遅延量を大きくすること
は出来ない。この場合には、オーバーフロー信号ＯＦ２
がオーバーフロー検出を知らせる。
【００４１】遅延制御回路１７からのオーバーフロー信
号ＯＦ１と遅延制御回路３７からのオーバーフロー信号
ＯＦ２とは、オーバーフロー検出器３２に供給される。
オーバーフロー検出器３２は、オーバーフロー信号ＯＦ
１かオーバーフロー信号ＯＦ２の何れかが検出される
と、オーバーフロー信号ＯＦを出力する。このオーバー
フロー信号ＯＦが、クロック制御回路１３及びクロック
制御回路４０に供給される。
号ＯＦ１と遅延制御回路３７からのオーバーフロー信号
ＯＦ２とは、オーバーフロー検出器３２に供給される。
オーバーフロー検出器３２は、オーバーフロー信号ＯＦ
１かオーバーフロー信号ＯＦ２の何れかが検出される
と、オーバーフロー信号ＯＦを出力する。このオーバー
フロー信号ＯＦが、クロック制御回路１３及びクロック
制御回路４０に供給される。
【００４２】クロック制御回路１３及びクロック制御回
路４０は、図１に示されるように、ＮＡＮＤ回路５１乃
至５３及びインバータ５４及び５５を含む。クロック制
御回路１３は、オーバーフローが検出された場合、可変
遅延回路１２から供給されるクロック信号ではなく、可
変遅延回路１２をバイパスした内部クロック信号ｉ−ｃ
ｌｋを選択して、入力回路１４に供給する。またクロッ
ク制御回路４０は、オーバーフローが検出された場合、
可変遅延回路３８−１から供給されるクロック信号では
なく、インバータ３５から供給される内部クロック信号
ｉ−ｃｌｋの反転信号を選択して、入力回路３９に供給
する。
路４０は、図１に示されるように、ＮＡＮＤ回路５１乃
至５３及びインバータ５４及び５５を含む。クロック制
御回路１３は、オーバーフローが検出された場合、可変
遅延回路１２から供給されるクロック信号ではなく、可
変遅延回路１２をバイパスした内部クロック信号ｉ−ｃ
ｌｋを選択して、入力回路１４に供給する。またクロッ
ク制御回路４０は、オーバーフローが検出された場合、
可変遅延回路３８−１から供給されるクロック信号では
なく、インバータ３５から供給される内部クロック信号
ｉ−ｃｌｋの反転信号を選択して、入力回路３９に供給
する。
【００４３】図２は、クロック制御回路１３の動作を説
明するタイミング図である。図２は、入力クロック信号
ＣＬＫ、内部クロック信号ｉ−ｃｌｋ、図１のノードＮ
１の信号、オーバーフロー信号ＯＦ、及びノードＮ２の
信号を示す。ノードＮ２の信号が、入力回路１４に於け
るデータ入力の同期信号として用いられる。図２の左側
に示されるように、オーバーフロー信号ＯＦがＬＯＷの
場合には、内部クロック信号ｉ−ｃｌｋが可変遅延回路
１２で遅延され信号Ｎ１となり、更に信号Ｎ１がクロッ
ク制御回路１３を通過して信号Ｎ２となる。仮にこの時
点でオーバーフローをしているとすると、可変遅延回路
１２の遅延量が所望の遅延量に満たないため、クロック
信号ＣＬＫの矢印で示す立ち上がりエッジのタイミング
に対応する入力データを、入力回路１４でラッチできな
いことになる。
明するタイミング図である。図２は、入力クロック信号
ＣＬＫ、内部クロック信号ｉ−ｃｌｋ、図１のノードＮ
１の信号、オーバーフロー信号ＯＦ、及びノードＮ２の
信号を示す。ノードＮ２の信号が、入力回路１４に於け
るデータ入力の同期信号として用いられる。図２の左側
に示されるように、オーバーフロー信号ＯＦがＬＯＷの
場合には、内部クロック信号ｉ−ｃｌｋが可変遅延回路
１２で遅延され信号Ｎ１となり、更に信号Ｎ１がクロッ
ク制御回路１３を通過して信号Ｎ２となる。仮にこの時
点でオーバーフローをしているとすると、可変遅延回路
１２の遅延量が所望の遅延量に満たないため、クロック
信号ＣＬＫの矢印で示す立ち上がりエッジのタイミング
に対応する入力データを、入力回路１４でラッチできな
いことになる。
【００４４】図１の構成では実際には、オーバーフロー
が生じると、オーバーフロー信号ＯＦがＨＩＧＨにな
る。このとき内部クロック信号ｉ−ｃｌｋが直接にクロ
ック制御回路１３に入力され、信号Ｎ２として出力され
る。従って、クロック信号ＣＬＫの立ち上がりエッジの
タイミングで供給される入力データを、十分なデータホ
ールドタイムを確保しながらラッチすることが出来る。
が生じると、オーバーフロー信号ＯＦがＨＩＧＨにな
る。このとき内部クロック信号ｉ−ｃｌｋが直接にクロ
ック制御回路１３に入力され、信号Ｎ２として出力され
る。従って、クロック信号ＣＬＫの立ち上がりエッジの
タイミングで供給される入力データを、十分なデータホ
ールドタイムを確保しながらラッチすることが出来る。
【００４５】図３は、クロック制御回路４０の動作を説
明するタイミング図である。図３は、入力クロック信号
ＣＬＫ、内部クロック信号ｉ−ｃｌｋ、内部クロック信
号ｉ−ｃｌｋの反転信号／ｉ−ｃｌｋ、図１のノードＮ
１の信号、ノードＮ３の信号、オーバーフロー信号Ｏ
Ｆ、及び内部クロック信号ｊ−ｃｌｋを示す。内部クロ
ック信号ｊ−ｃｌｋが、入力回路３９に於けるデータ入
力の同期信号として用いられる。
明するタイミング図である。図３は、入力クロック信号
ＣＬＫ、内部クロック信号ｉ−ｃｌｋ、内部クロック信
号ｉ−ｃｌｋの反転信号／ｉ−ｃｌｋ、図１のノードＮ
１の信号、ノードＮ３の信号、オーバーフロー信号Ｏ
Ｆ、及び内部クロック信号ｊ−ｃｌｋを示す。内部クロ
ック信号ｊ−ｃｌｋが、入力回路３９に於けるデータ入
力の同期信号として用いられる。
【００４６】図３の左側に示されるように、オーバーフ
ロー信号ＯＦがＬＯＷの場合には、内部クロック信号ｉ
−ｃｌｋが可変遅延回路１２で遅延され信号Ｎ１とな
り、信号Ｎ１が可変遅延回路３８−１で遅延され信号Ｎ
３となり、更に信号Ｎ３がクロック制御回路４０を通過
して内部クロック信号ｊ−ｃｌｋとなる。仮にこの時点
でオーバーフローをしているとすると、可変遅延回路１
２及び／又は３８−１の遅延量が所望の遅延量に満たな
いため、クロック信号ＣＬＫの矢印で示す立ち下がりエ
ッジのタイミングに対応する入力データを、入力回路３
９でラッチできないことになる。
ロー信号ＯＦがＬＯＷの場合には、内部クロック信号ｉ
−ｃｌｋが可変遅延回路１２で遅延され信号Ｎ１とな
り、信号Ｎ１が可変遅延回路３８−１で遅延され信号Ｎ
３となり、更に信号Ｎ３がクロック制御回路４０を通過
して内部クロック信号ｊ−ｃｌｋとなる。仮にこの時点
でオーバーフローをしているとすると、可変遅延回路１
２及び／又は３８−１の遅延量が所望の遅延量に満たな
いため、クロック信号ＣＬＫの矢印で示す立ち下がりエ
ッジのタイミングに対応する入力データを、入力回路３
９でラッチできないことになる。
【００４７】図１の構成では実際には、オーバーフロー
が生じると、オーバーフロー信号ＯＦがＨＩＧＨにな
る。このとき内部クロック信号ｉ−ｃｌｋの反転信号／
ｉ−ｃｌｋが直接にクロック制御回路４０に入力され、
内部クロック信号ｊ−ｃｌｋとして出力される。従っ
て、クロック信号ＣＬＫの立ち下がりエッジのタイミン
グで供給される入力データを、十分なデータホールドタ
イムを確保しながらラッチすることが出来る。
が生じると、オーバーフロー信号ＯＦがＨＩＧＨにな
る。このとき内部クロック信号ｉ−ｃｌｋの反転信号／
ｉ−ｃｌｋが直接にクロック制御回路４０に入力され、
内部クロック信号ｊ−ｃｌｋとして出力される。従っ
て、クロック信号ＣＬＫの立ち下がりエッジのタイミン
グで供給される入力データを、十分なデータホールドタ
イムを確保しながらラッチすることが出来る。
【００４８】オーバーフロー検出器３２からのオーバー
フロー信号ＯＦは更に、ＮＡＮＤ回路３３、インバータ
３４、及び外部出力端子４１を介して、半導体装置外部
に出力される。ここでテストモード信号は、半導体装置
を試験するときにアクティブになる信号であり、半導体
装置外部からの入力により設定される信号である。この
ようなテストモード信号は、テストモードを有した従来
の半導体装置に於いて一般的に用いられる信号である。
フロー信号ＯＦは更に、ＮＡＮＤ回路３３、インバータ
３４、及び外部出力端子４１を介して、半導体装置外部
に出力される。ここでテストモード信号は、半導体装置
を試験するときにアクティブになる信号であり、半導体
装置外部からの入力により設定される信号である。この
ようなテストモード信号は、テストモードを有した従来
の半導体装置に於いて一般的に用いられる信号である。
【００４９】このようにテストモードに於いて、オーバ
ーフロー信号ＯＦを半導体装置外部に出力することで、
半導体装置外部でオーバーフローしているか否かを判断
することが可能になる。またオーバーフロー検出器３２
からのオーバーフロー信号ＯＦは更に、ゲート回路３１
に供給される。ゲート回路３１は、図１に示されるよう
にインバータ６１及びＮＯＲ回路６２を含み、オーバー
フロー信号ＯＦがＨＩＧＨになると、常にＬＯＷを出力
する。従ってオーバーフローが検出された場合、内部ク
ロック信号ｉ−ｃｌｋは、可変遅延回路１２に入力され
ない。
ーフロー信号ＯＦを半導体装置外部に出力することで、
半導体装置外部でオーバーフローしているか否かを判断
することが可能になる。またオーバーフロー検出器３２
からのオーバーフロー信号ＯＦは更に、ゲート回路３１
に供給される。ゲート回路３１は、図１に示されるよう
にインバータ６１及びＮＯＲ回路６２を含み、オーバー
フロー信号ＯＦがＨＩＧＨになると、常にＬＯＷを出力
する。従ってオーバーフローが検出された場合、内部ク
ロック信号ｉ−ｃｌｋは、可変遅延回路１２に入力され
ない。
【００５０】このように、オーバーフローが検出された
場合に内部クロック信号ｉ−ｃｌｋの可変遅延回路１２
への供給を停止することで、無駄な消費電力を削減する
ことが出来る。またオーバーフロー検出器３２からのオ
ーバーフロー信号ＯＦは更に、分周器１５に供給され
る。分周器１５は、オーバーブロー信号ＯＦがＨＩＧＨ
になると、分周率を下げて、ダミークロック信号ｄ−ｃ
ｌｋの周波数を低くする。
場合に内部クロック信号ｉ−ｃｌｋの可変遅延回路１２
への供給を停止することで、無駄な消費電力を削減する
ことが出来る。またオーバーフロー検出器３２からのオ
ーバーフロー信号ＯＦは更に、分周器１５に供給され
る。分周器１５は、オーバーブロー信号ＯＦがＨＩＧＨ
になると、分周率を下げて、ダミークロック信号ｄ−ｃ
ｌｋの周波数を低くする。
【００５１】これによって、可変遅延回路１８、３８−
２、及び３８−３の消費電力を削減しながらも、適切な
インターバルでダミークロック信号ｄ−ｃｌｋを遅延制
御することで、オーバーフローが解消した場合に備えた
位相制御を続けることが出来る。図４は、可変遅延回路
の回路構成を示す回路図である。図１の可変遅延回路１
２、１８、及び３８−１乃至３８−３は、図４に示すよ
うに同一の回路構成を有する。
２、及び３８−３の消費電力を削減しながらも、適切な
インターバルでダミークロック信号ｄ−ｃｌｋを遅延制
御することで、オーバーフローが解消した場合に備えた
位相制御を続けることが出来る。図４は、可変遅延回路
の回路構成を示す回路図である。図１の可変遅延回路１
２、１８、及び３８−１乃至３８−３は、図４に示すよ
うに同一の回路構成を有する。
【００５２】図４の可変遅延回路は、複数のインバータ
１０１、複数のインバータ１０２、複数のインバータ１
０３、複数のＮＡＮＤ回路１０４、及び複数のＮＡＮＤ
回路１０５を含む。ある一つのインバータ１０３と対応
する一つのＮＡＮＤ回路１０５とは、１段の遅延素子を
構成し、複数のインバータ１０３と複数のＮＡＮＤ回路
１０５とで複数段の遅延素子列を構成する。各ＮＡＮＤ
回路１０４に供給される制御信号ＴＣ１乃至ＴＣ８は、
遅延制御回路１７或いは３７から供給される制御信号で
あり、詳しくは後ほど説明する。制御信号ＴＣ１乃至Ｔ
Ｃ８は、隣接する２つのみがＨＩＧＨであり残りはＬＯ
Ｗである信号である。
１０１、複数のインバータ１０２、複数のインバータ１
０３、複数のＮＡＮＤ回路１０４、及び複数のＮＡＮＤ
回路１０５を含む。ある一つのインバータ１０３と対応
する一つのＮＡＮＤ回路１０５とは、１段の遅延素子を
構成し、複数のインバータ１０３と複数のＮＡＮＤ回路
１０５とで複数段の遅延素子列を構成する。各ＮＡＮＤ
回路１０４に供給される制御信号ＴＣ１乃至ＴＣ８は、
遅延制御回路１７或いは３７から供給される制御信号で
あり、詳しくは後ほど説明する。制御信号ＴＣ１乃至Ｔ
Ｃ８は、隣接する２つのみがＨＩＧＨであり残りはＬＯ
Ｗである信号である。
【００５３】入力として供給される入力信号ＳＩは、複
数のインバータ１０１を介して、複数のＮＡＮＤ回路１
０４に供給される。制御信号ＴＣ１乃至ＴＣ８のうちで
ＨＩＧＨである信号を受け取るＮＡＮＤ回路１０４を介
して、入力信号ＳＩは、複数のインバータ１０３と複数
のＮＡＮＤ回路１０５とで構成される遅延素子列に入力
される。入力信号ＳＩは、遅延素子列を伝播して、更に
複数のインバータ１０２を通過した後に、出力信号ＳＯ
として出力される。従って、制御信号ＴＣ１乃至ＴＣ８
のうちでＨＩＧＨである信号の位置に応じて、入力信号
ＳＩが通過する遅延素子の段数が異なることになる。こ
の位置によって、入力信号ＳＩをどの程度遅延させるの
かを制御することが出来る。
数のインバータ１０１を介して、複数のＮＡＮＤ回路１
０４に供給される。制御信号ＴＣ１乃至ＴＣ８のうちで
ＨＩＧＨである信号を受け取るＮＡＮＤ回路１０４を介
して、入力信号ＳＩは、複数のインバータ１０３と複数
のＮＡＮＤ回路１０５とで構成される遅延素子列に入力
される。入力信号ＳＩは、遅延素子列を伝播して、更に
複数のインバータ１０２を通過した後に、出力信号ＳＯ
として出力される。従って、制御信号ＴＣ１乃至ＴＣ８
のうちでＨＩＧＨである信号の位置に応じて、入力信号
ＳＩが通過する遅延素子の段数が異なることになる。こ
の位置によって、入力信号ＳＩをどの程度遅延させるの
かを制御することが出来る。
【００５４】図５は、遅延制御回路の回路構成を示す回
路図である。図１の遅延制御回路１７及び３７は、図５
に示されるように同一の回路構成を有し、前述の制御信
号ＴＣ１乃至ＴＣ８を生成する。遅延制御回路は、ＮＯ
Ｒ回路１２１−１乃至１２１−８、インバータ１２２−
１乃至１２２−８、ＮＡＮＤ回路１２３−１乃至１２３
−８、ＮＭＯＳトランジスタ１２４−１乃至１２４−
８、ＮＭＯＳトランジスタ１２５−１乃至１２５−８、
ＮＭＯＳトランジスタ１２６−１乃至１２６−８、及び
ＮＭＯＳトランジスタ１２７−１乃至１２７−８を含
む。リセット信号ＲがＬＯＷにされると、遅延制御回路
はリセットされる。即ち、リセット信号ＲがＬＯＷにな
ると、ＮＡＮＤ回路１２３−１乃至１２３−８の出力が
ＨＩＧＨになり、インバータ１２２−１乃至１２２−８
の出力がＬＯＷになる。ＮＡＮＤ回路１２３−１乃至１
２３−８とインバータ１２２−１乃至１２２−８との各
ペアは、互いの出力を互いの入力とすることでラッチを
形成する。従って、上記リセット信号Ｒで設定された初
期状態は、リセット信号ＲがＨＩＧＨに戻っても保持さ
れる。
路図である。図１の遅延制御回路１７及び３７は、図５
に示されるように同一の回路構成を有し、前述の制御信
号ＴＣ１乃至ＴＣ８を生成する。遅延制御回路は、ＮＯ
Ｒ回路１２１−１乃至１２１−８、インバータ１２２−
１乃至１２２−８、ＮＡＮＤ回路１２３−１乃至１２３
−８、ＮＭＯＳトランジスタ１２４−１乃至１２４−
８、ＮＭＯＳトランジスタ１２５−１乃至１２５−８、
ＮＭＯＳトランジスタ１２６−１乃至１２６−８、及び
ＮＭＯＳトランジスタ１２７−１乃至１２７−８を含
む。リセット信号ＲがＬＯＷにされると、遅延制御回路
はリセットされる。即ち、リセット信号ＲがＬＯＷにな
ると、ＮＡＮＤ回路１２３−１乃至１２３−８の出力が
ＨＩＧＨになり、インバータ１２２−１乃至１２２−８
の出力がＬＯＷになる。ＮＡＮＤ回路１２３−１乃至１
２３−８とインバータ１２２−１乃至１２２−８との各
ペアは、互いの出力を互いの入力とすることでラッチを
形成する。従って、上記リセット信号Ｒで設定された初
期状態は、リセット信号ＲがＨＩＧＨに戻っても保持さ
れる。
【００５５】この初期状態では、図５に示されるよう
に、ＮＯＲ回路１２１−１の出力ＴＣ１はＨＩＧＨであ
り、ＮＯＲ回路１２１−２乃至１２１−８の出力ＴＣ２
乃至ＴＣ８はＬＯＷである。即ち出力ＴＣ１だけがＨＩ
ＧＨである。位相調整対象の信号に関して、遅延量を大
きくする必要がある場合には、信号線Ａ及びＢに交互に
ＨＩＧＨパルスを供給する。まず信号線Ａに信号φSEの
ＨＩＧＨパルスが供給されると、ＮＭＯＳトランジスタ
１２４−１がオンになる。このときＮＭＯＳトランジス
タ１２６−１がオンであるので、ＮＡＮＤ回路１２３−
１の出力がグランドに接続されて、強制的にＨＩＧＨか
らＬＯＷに変化させられる。従ってインバータ１２２−
１の出力はＨＩＧＨになり、この状態がＮＡＮＤ回路１
２３−１とインバータ１２２−１からなるラッチに保持
される。またこの時出力ＴＣ２はＨＩＧＨからＬＯＷに
変化する。従ってこの状態では、出力ＴＣ１及びＴＣ２
がＨＩＧＨになる。
に、ＮＯＲ回路１２１−１の出力ＴＣ１はＨＩＧＨであ
り、ＮＯＲ回路１２１−２乃至１２１−８の出力ＴＣ２
乃至ＴＣ８はＬＯＷである。即ち出力ＴＣ１だけがＨＩ
ＧＨである。位相調整対象の信号に関して、遅延量を大
きくする必要がある場合には、信号線Ａ及びＢに交互に
ＨＩＧＨパルスを供給する。まず信号線Ａに信号φSEの
ＨＩＧＨパルスが供給されると、ＮＭＯＳトランジスタ
１２４−１がオンになる。このときＮＭＯＳトランジス
タ１２６−１がオンであるので、ＮＡＮＤ回路１２３−
１の出力がグランドに接続されて、強制的にＨＩＧＨか
らＬＯＷに変化させられる。従ってインバータ１２２−
１の出力はＨＩＧＨになり、この状態がＮＡＮＤ回路１
２３−１とインバータ１２２−１からなるラッチに保持
される。またこの時出力ＴＣ２はＨＩＧＨからＬＯＷに
変化する。従ってこの状態では、出力ＴＣ１及びＴＣ２
がＨＩＧＨになる。
【００５６】次に信号線Ｂに信号φSOのＨＩＧＨパルス
が供給されると、ＮＭＯＳトランジスタ１２４−２がオ
ンになる。このときＮＭＯＳトランジスタ１２６−２が
オンになっているので、ＮＡＮＤ回路１２３−２の出力
がグランドに接続されて、強制的にＨＩＧＨからＬＯＷ
に変化させられる。従ってインバータ１２２−２の出力
はＨＩＧＨになり、この状態がＮＡＮＤ回路１２３−２
とインバータ１２２−２からなるラッチに保持される。
またこの時出力ＴＣ１はＨＩＧＨからＬＯＷに変化し、
出力ＴＣ３はＬＯＷからＨＩＧＨに変化する。従ってこ
の状態では、出力ＴＣ２及びＴＣ３がＨＩＧＨになる。
が供給されると、ＮＭＯＳトランジスタ１２４−２がオ
ンになる。このときＮＭＯＳトランジスタ１２６−２が
オンになっているので、ＮＡＮＤ回路１２３−２の出力
がグランドに接続されて、強制的にＨＩＧＨからＬＯＷ
に変化させられる。従ってインバータ１２２−２の出力
はＨＩＧＨになり、この状態がＮＡＮＤ回路１２３−２
とインバータ１２２−２からなるラッチに保持される。
またこの時出力ＴＣ１はＨＩＧＨからＬＯＷに変化し、
出力ＴＣ３はＬＯＷからＨＩＧＨに変化する。従ってこ
の状態では、出力ＴＣ２及びＴＣ３がＨＩＧＨになる。
【００５７】このように信号線Ａ及びＢに交互にＨＩＧ
Ｈパルスを供給することで、出力ＴＣ１乃至ＴＣ８のう
ちで、２つＨＩＧＨである隣接する出力を一つずつ右に
ずらしていくことが出来る。遅延量を小さくする必要が
ある場合には、信号線Ｃ及びＤに交互にＨＩＧＨパルス
を供給する。この場合の動作は、上述の動作と逆である
ので、詳細な説明は省略する。このようにして生成され
た制御信号ＴＣ１乃至ＴＣ８を、可変遅延回路に供給す
ることで、位相調整対象である信号の遅延量を自由に調
整することが出来る。
Ｈパルスを供給することで、出力ＴＣ１乃至ＴＣ８のう
ちで、２つＨＩＧＨである隣接する出力を一つずつ右に
ずらしていくことが出来る。遅延量を小さくする必要が
ある場合には、信号線Ｃ及びＤに交互にＨＩＧＨパルス
を供給する。この場合の動作は、上述の動作と逆である
ので、詳細な説明は省略する。このようにして生成され
た制御信号ＴＣ１乃至ＴＣ８を、可変遅延回路に供給す
ることで、位相調整対象である信号の遅延量を自由に調
整することが出来る。
【００５８】信号線Ａ乃至Ｄに供給されるのは、信号φ
SE、φSO、φRE、及びφROである。これらの信号φSE、
φSO、φRE、及びφROは、図１の位相比較器１６及び３
６によって生成される。図６は、位相比較器の回路構成
を示す回路図である。図１の位相比較器１６及び３６
は、図６に示されるように同一の構成を有する。
SE、φSO、φRE、及びφROである。これらの信号φSE、
φSO、φRE、及びφROは、図１の位相比較器１６及び３
６によって生成される。図６は、位相比較器の回路構成
を示す回路図である。図１の位相比較器１６及び３６
は、図６に示されるように同一の構成を有する。
【００５９】図６の位相比較器は、エッジタイミング比
較回路１３０、バイナリカウンタ１６０、及びパルス生
成回路１８０を含む。エッジタイミング比較回路１３０
は、ＮＡＮＤ回路１３１乃至１４４、インバータ１４５
乃至１４８、及びＮＯＲ回路１４９を含む。バイナリカ
ウンタ１６０は、ＮＡＮＤ回路１６１乃至１６８及びイ
ンバータ１６９乃至１７１を含む。パルス生成回路１８
０は、ＮＡＮＤ回路１８１乃至１８６、複数のインバー
タ１８７乃至１９２を含む。
較回路１３０、バイナリカウンタ１６０、及びパルス生
成回路１８０を含む。エッジタイミング比較回路１３０
は、ＮＡＮＤ回路１３１乃至１４４、インバータ１４５
乃至１４８、及びＮＯＲ回路１４９を含む。バイナリカ
ウンタ１６０は、ＮＡＮＤ回路１６１乃至１６８及びイ
ンバータ１６９乃至１７１を含む。パルス生成回路１８
０は、ＮＡＮＤ回路１８１乃至１８６、複数のインバー
タ１８７乃至１９２を含む。
【００６０】エッジタイミング比較回路１３０は、入力
信号Ｓ１及びＳ２を受け取り、入力信号Ｓ１及びＳ２の
何れの立ち上がりエッジが先であるかを判断する。入力
信号Ｓ１及びＳ２の一方がダミークロック信号ｄ−ｃｌ
ｋに対応し、もう一方が参照クロック信号ｃ−ｃｌｋに
対応する。例えば入力信号Ｓ１の立ち上がりエッジが先
行する場合には、ＮＡＮＤ回路１３１及び１３２からな
るラッチの出力Ｌ１及びＬ２は、それぞれＬＯＷ及びＨ
ＩＧＨとなる。またＮＡＮＤ回路１３３及び１３４から
なるラッチの出力Ｌ３及びＬ４もまた、それぞれＬＯＷ
及びＨＩＧＨとなる。
信号Ｓ１及びＳ２を受け取り、入力信号Ｓ１及びＳ２の
何れの立ち上がりエッジが先であるかを判断する。入力
信号Ｓ１及びＳ２の一方がダミークロック信号ｄ−ｃｌ
ｋに対応し、もう一方が参照クロック信号ｃ−ｃｌｋに
対応する。例えば入力信号Ｓ１の立ち上がりエッジが先
行する場合には、ＮＡＮＤ回路１３１及び１３２からな
るラッチの出力Ｌ１及びＬ２は、それぞれＬＯＷ及びＨ
ＩＧＨとなる。またＮＡＮＤ回路１３３及び１３４から
なるラッチの出力Ｌ３及びＬ４もまた、それぞれＬＯＷ
及びＨＩＧＨとなる。
【００６１】その後、両方の入力信号Ｓ１及びＳ２がＨ
ＩＧＨになると、ＮＡＮＤ回路１３６の出力がＬＯＷと
なり、ＮＯＲ回路１４９の出力が所定の期間だけＨＩＧ
Ｈになる。このＮＯＲ回路１４９からの出力は、ＮＡＮ
Ｄ回路１３７乃至１４０からなるゲートを開き、ラッチ
出力Ｌ１乃至Ｌ４が反転されてＮＡＮＤ回路１４１乃至
１４４からなる２つのラッチに入力される。従って、Ｎ
ＡＮＤ回路１４１及び１４２からなるラッチの出力φｂ
及びφｃは、それぞれＨＩＧＨ及びＬＯＷとなる。また
ＮＡＮＤ回路１４３及び１４４からなるラッチの出力φ
ｄ及びφｅは、それぞれＨＩＧＨ及びＬＯＷとなる。
ＩＧＨになると、ＮＡＮＤ回路１３６の出力がＬＯＷと
なり、ＮＯＲ回路１４９の出力が所定の期間だけＨＩＧ
Ｈになる。このＮＯＲ回路１４９からの出力は、ＮＡＮ
Ｄ回路１３７乃至１４０からなるゲートを開き、ラッチ
出力Ｌ１乃至Ｌ４が反転されてＮＡＮＤ回路１４１乃至
１４４からなる２つのラッチに入力される。従って、Ｎ
ＡＮＤ回路１４１及び１４２からなるラッチの出力φｂ
及びφｃは、それぞれＨＩＧＨ及びＬＯＷとなる。また
ＮＡＮＤ回路１４３及び１４４からなるラッチの出力φ
ｄ及びφｅは、それぞれＨＩＧＨ及びＬＯＷとなる。
【００６２】従って入力信号Ｓ１の立ち上がりエッジが
先行する場合には、パルス生成回路１８０のＮＡＮＤ回
路１８１が出力をＬＯＷに変化させることになる。逆に
入力信号Ｓ２の立ち上がりエッジが入力信号Ｓ１の立ち
上がりエッジよりも十分に先行する場合には、ラッチ出
力φｂ及びφｃはＬＯＷ及びＨＩＧＨとなり、またラッ
チ出力φｄ及びφｅもまたＬＯＷ及びＨＩＧＨとなる。
従って、パルス生成回路１８０のＮＡＮＤ回路１８２が
出力をＬＯＷに変化させることになる。
先行する場合には、パルス生成回路１８０のＮＡＮＤ回
路１８１が出力をＬＯＷに変化させることになる。逆に
入力信号Ｓ２の立ち上がりエッジが入力信号Ｓ１の立ち
上がりエッジよりも十分に先行する場合には、ラッチ出
力φｂ及びφｃはＬＯＷ及びＨＩＧＨとなり、またラッ
チ出力φｄ及びφｅもまたＬＯＷ及びＨＩＧＨとなる。
従って、パルス生成回路１８０のＮＡＮＤ回路１８２が
出力をＬＯＷに変化させることになる。
【００６３】入力信号Ｓ２の立ち上がりエッジが入力信
号Ｓ１の立ち上がりエッジより先行するが、その時間差
が小さい場合、ＮＡＮＤ回路１３５及びインバータ１４
８による信号遅延の影響で、ＮＡＮＤ回路１３３及び１
３４からなるラッチの出力Ｌ３及びＬ４は、それぞれＬ
ＯＷ及びＨＩＧＨとなる。この場合、ラッチ出力φｂ及
びφｃはＬＯＷ及びＨＩＧＨであり、ラッチ出力φｄ及
びφｅはＨＩＧＨ及びＬＯＷとなる。従って、パルス生
成回路１８０のＮＡＮＤ回路１８１及び１８２は、出力
をＨＩＧＨのまま変化させない。
号Ｓ１の立ち上がりエッジより先行するが、その時間差
が小さい場合、ＮＡＮＤ回路１３５及びインバータ１４
８による信号遅延の影響で、ＮＡＮＤ回路１３３及び１
３４からなるラッチの出力Ｌ３及びＬ４は、それぞれＬ
ＯＷ及びＨＩＧＨとなる。この場合、ラッチ出力φｂ及
びφｃはＬＯＷ及びＨＩＧＨであり、ラッチ出力φｄ及
びφｅはＨＩＧＨ及びＬＯＷとなる。従って、パルス生
成回路１８０のＮＡＮＤ回路１８１及び１８２は、出力
をＨＩＧＨのまま変化させない。
【００６４】このように、入力信号Ｓ１及びＳ２の立ち
上がりエッジ間の時間差が小さく、両方の立ち上がりエ
ッジが一致していると見なしてよい場合には、図６の位
相比較回路は出力を生成しない構成となっている。バイ
ナリカウンタ１６０は、エッジタイミング比較回路１３
０のＮＡＮＤ回路１３６からの信号を１／２分周して、
分周信号Ｄ１をインバータ１７１から出力すると共に、
この分周信号の反転信号Ｄ２をインバータ１７０から出
力する。ＮＡＮＤ回路１３６からの信号は、入力信号Ｓ
１及びＳ２と同一の周期の信号である。従ってバイナリ
カウンタ１６０から出力される分周信号Ｄ１が、例えば
入力信号の偶数番目のサイクルでＨＩＧＨになるとする
と、分周信号Ｄ２は奇数番目のサイクルでＨＩＧＨにな
る。
上がりエッジ間の時間差が小さく、両方の立ち上がりエ
ッジが一致していると見なしてよい場合には、図６の位
相比較回路は出力を生成しない構成となっている。バイ
ナリカウンタ１６０は、エッジタイミング比較回路１３
０のＮＡＮＤ回路１３６からの信号を１／２分周して、
分周信号Ｄ１をインバータ１７１から出力すると共に、
この分周信号の反転信号Ｄ２をインバータ１７０から出
力する。ＮＡＮＤ回路１３６からの信号は、入力信号Ｓ
１及びＳ２と同一の周期の信号である。従ってバイナリ
カウンタ１６０から出力される分周信号Ｄ１が、例えば
入力信号の偶数番目のサイクルでＨＩＧＨになるとする
と、分周信号Ｄ２は奇数番目のサイクルでＨＩＧＨにな
る。
【００６５】パルス信号生成回路１８０に於いては、上
述のように、入力信号Ｓ１が先行する場合にはＮＡＮＤ
回路１８１の出力がＬＯＷになり、入力信号Ｓ２が十分
に先行する場合にはＮＡＮＤ回路１８２の出力がＬＯＷ
になる。入力信号Ｓ１が先行する場合には、ＮＡＮＤ回
路１８１の出力がインバータ１８７によって反転され
て、ＨＩＧＨの信号がＮＡＮＤ回路１８３及び１８４に
供給される。ＮＡＮＤ回路１８３には更に分周信号Ｄ１
が供給され、ＮＡＮＤ回路１８４には更に分周信号Ｄ２
が供給される。従ってこの場合には、パルス信号生成回
路１８０は、信号φSE及びφSOとして、交互にＨＩＧＨ
パルスを出力することになる。
述のように、入力信号Ｓ１が先行する場合にはＮＡＮＤ
回路１８１の出力がＬＯＷになり、入力信号Ｓ２が十分
に先行する場合にはＮＡＮＤ回路１８２の出力がＬＯＷ
になる。入力信号Ｓ１が先行する場合には、ＮＡＮＤ回
路１８１の出力がインバータ１８７によって反転され
て、ＨＩＧＨの信号がＮＡＮＤ回路１８３及び１８４に
供給される。ＮＡＮＤ回路１８３には更に分周信号Ｄ１
が供給され、ＮＡＮＤ回路１８４には更に分周信号Ｄ２
が供給される。従ってこの場合には、パルス信号生成回
路１８０は、信号φSE及びφSOとして、交互にＨＩＧＨ
パルスを出力することになる。
【００６６】入力信号Ｓ２が十分に先行する場合には、
ＮＡＮＤ回路１８２の出力がインバータ１８８によって
反転されて、ＨＩＧＨの信号がＮＡＮＤ回路１８５及び
１８６に供給される。ＮＡＮＤ回路１８５には更に分周
信号Ｄ１が供給され、ＮＡＮＤ回路１８６には更に分周
信号Ｄ２が供給される。従ってこの場合、パルス信号生
成回路１８０は、信号φRO及びφREとして、交互にＨＩ
ＧＨパルスを出力することになる。
ＮＡＮＤ回路１８２の出力がインバータ１８８によって
反転されて、ＨＩＧＨの信号がＮＡＮＤ回路１８５及び
１８６に供給される。ＮＡＮＤ回路１８５には更に分周
信号Ｄ１が供給され、ＮＡＮＤ回路１８６には更に分周
信号Ｄ２が供給される。従ってこの場合、パルス信号生
成回路１８０は、信号φRO及びφREとして、交互にＨＩ
ＧＨパルスを出力することになる。
【００６７】これらの信号φSE、φSO、φRO、及びφRE
が、図５の遅延制御回路に供給される。従って、信号Ｓ
１及びＳ２のどちらの立ち上がりエッジが先行している
かに応じて、図５の遅延制御回路を介して、図４の可変
遅延回路の遅延量を制御することが出来る。図７は、図
１のロックオン検出器２１の回路構成の一例を示す回路
図である。図７のロックオン検出器２１は、ＮＡＮＤ回
路１９５及びインバータ１９６を含む。ＮＡＮＤ回路１
９５は、図６の位相比較器のエッジタイミング比較回路
１３０の出力であるφｃ及びφｄを入力とする。前述の
ように、エッジタイミング比較回路１３０が２つの信号
間でタイミング比較をする際に、２つの信号間のタイミ
ング差が所定の範囲内である場合には、信号φｃ及びφ
ｄは共にＨＩＧＨとなる。これは、クロック信号がロッ
クオンされた状態である。
が、図５の遅延制御回路に供給される。従って、信号Ｓ
１及びＳ２のどちらの立ち上がりエッジが先行している
かに応じて、図５の遅延制御回路を介して、図４の可変
遅延回路の遅延量を制御することが出来る。図７は、図
１のロックオン検出器２１の回路構成の一例を示す回路
図である。図７のロックオン検出器２１は、ＮＡＮＤ回
路１９５及びインバータ１９６を含む。ＮＡＮＤ回路１
９５は、図６の位相比較器のエッジタイミング比較回路
１３０の出力であるφｃ及びφｄを入力とする。前述の
ように、エッジタイミング比較回路１３０が２つの信号
間でタイミング比較をする際に、２つの信号間のタイミ
ング差が所定の範囲内である場合には、信号φｃ及びφ
ｄは共にＨＩＧＨとなる。これは、クロック信号がロッ
クオンされた状態である。
【００６８】従って、クロック信号がロックオンされる
と、信号φｃ及びφｄを入力とするＮＡＮＤ回路１９５
はＬＯＷを出力し、従ってロックオン検出器２１はイン
バータ１９６からＨＩＧＨ信号を出力することになる。
図８は、図１のオーバーフロー検出器３２の回路構成の
一例を示す回路図である。図８のオーバーフロー検出器
３２は、ＮＯＲ回路２０１及びインバータ２０２を含
む。ＮＯＲ回路２０１は、図５に示されるように遅延制
御回路のインバータ１２２−８の出力として、遅延制御
回路１７からのオーバーフロー信号ＯＦ１と遅延制御回
路３７からのオーバーフロー信号ＯＦ２とを受け取る。
と、信号φｃ及びφｄを入力とするＮＡＮＤ回路１９５
はＬＯＷを出力し、従ってロックオン検出器２１はイン
バータ１９６からＨＩＧＨ信号を出力することになる。
図８は、図１のオーバーフロー検出器３２の回路構成の
一例を示す回路図である。図８のオーバーフロー検出器
３２は、ＮＯＲ回路２０１及びインバータ２０２を含
む。ＮＯＲ回路２０１は、図５に示されるように遅延制
御回路のインバータ１２２−８の出力として、遅延制御
回路１７からのオーバーフロー信号ＯＦ１と遅延制御回
路３７からのオーバーフロー信号ＯＦ２とを受け取る。
【００６９】図５の遅延制御回路の動作説明から分かる
ように、インバータ１２２−８の出力がＨＩＧＨとなる
のは、制御信号ＴＣ１乃至ＴＣ８のうちで制御信号ＴＣ
７及びＴＣ８がＨＩＧＨである状態から、更に遅延を増
やすために信号線ＢにφSOのパルスが供給されて、これ
によって制御信号ＴＣ７がＬＯＷに転じた状態である。
この状態は、遅延制御回路がオーバーフローを起こした
状態に対応する。
ように、インバータ１２２−８の出力がＨＩＧＨとなる
のは、制御信号ＴＣ１乃至ＴＣ８のうちで制御信号ＴＣ
７及びＴＣ８がＨＩＧＨである状態から、更に遅延を増
やすために信号線ＢにφSOのパルスが供給されて、これ
によって制御信号ＴＣ７がＬＯＷに転じた状態である。
この状態は、遅延制御回路がオーバーフローを起こした
状態に対応する。
【００７０】従って、遅延制御回路１７或いは遅延制御
回路３７がオーバーフローすると、オーバーフロー信号
ＯＦ１或いはオーバーフロー信号ＯＦ２の何れかがＨＩ
ＧＨになり、ＮＯＲ回路２０１はＬＯＷを出力する。従
ってオーバーフロー検出器３２は、インバータ２０２の
ＨＩＧＨ出力を、オーバーフロー信号ＯＦとして出力す
ることになる。
回路３７がオーバーフローすると、オーバーフロー信号
ＯＦ１或いはオーバーフロー信号ＯＦ２の何れかがＨＩ
ＧＨになり、ＮＯＲ回路２０１はＬＯＷを出力する。従
ってオーバーフロー検出器３２は、インバータ２０２の
ＨＩＧＨ出力を、オーバーフロー信号ＯＦとして出力す
ることになる。
【００７１】図９は、図１のオーバーフロー検出器３２
の回路構成の別の一例を示す回路図である。図９のオー
バーフロー検出器３２は、ＮＯＲ回路２１１乃至２１５
及びインバータ２１６乃至２１８を含む。ＮＯＲ回路２
１１及び２１３とインバータ２１６とは、遅延制御回路
１７のオーバーフローを検出するために設けられる。遅
延制御回路１７の制御信号ＴＣ８がＨＩＧＨになると、
遅延量が最大値に設定されたことを示し、インバータ２
１６の出力がＬＯＷになる。この状態で更に、遅延量を
増加するために遅延制御回路１７の信号φSO或いは信号
φSEのＨＩＧＨパルスが供給されると、ＮＯＲ回路２１
１の出力がＬＯＷになる。従って、このときＮＯＲ回路
２１３の出力はＨＩＧＨになる。
の回路構成の別の一例を示す回路図である。図９のオー
バーフロー検出器３２は、ＮＯＲ回路２１１乃至２１５
及びインバータ２１６乃至２１８を含む。ＮＯＲ回路２
１１及び２１３とインバータ２１６とは、遅延制御回路
１７のオーバーフローを検出するために設けられる。遅
延制御回路１７の制御信号ＴＣ８がＨＩＧＨになると、
遅延量が最大値に設定されたことを示し、インバータ２
１６の出力がＬＯＷになる。この状態で更に、遅延量を
増加するために遅延制御回路１７の信号φSO或いは信号
φSEのＨＩＧＨパルスが供給されると、ＮＯＲ回路２１
１の出力がＬＯＷになる。従って、このときＮＯＲ回路
２１３の出力はＨＩＧＨになる。
【００７２】同様にして、ＮＯＲ回路２１２及び２１４
とインバータ２１７とは、遅延制御回路３７のオーバー
フローを検出する。遅延制御回路３７にオーバーフロー
が検出されると、ＮＯＲ回路２１４の出力はＨＩＧＨに
なる。ＮＯＲ回路２１５及びインバータ２１８は、上記
ＮＯＲ回路２１３及び２１４の出力のＯＲをとり、オー
バーフロー信号ＯＦとして出力する。
とインバータ２１７とは、遅延制御回路３７のオーバー
フローを検出する。遅延制御回路３７にオーバーフロー
が検出されると、ＮＯＲ回路２１４の出力はＨＩＧＨに
なる。ＮＯＲ回路２１５及びインバータ２１８は、上記
ＮＯＲ回路２１３及び２１４の出力のＯＲをとり、オー
バーフロー信号ＯＦとして出力する。
【００７３】図１０は、図１の分周器１５の構成を示す
構成図である。図１０の分周器１５は、供給されたクロ
ック信号を１／２に分周する１／２分周器２２１乃至２
２８、制御回路２２９、及びリセット回路２３０を含
む。１／２分周器２２２は、参照クロック信号ｃ−ｃｌ
ｋ及びダミークロック信号ｄ−ｃｌｋを出力する。
構成図である。図１０の分周器１５は、供給されたクロ
ック信号を１／２に分周する１／２分周器２２１乃至２
２８、制御回路２２９、及びリセット回路２３０を含
む。１／２分周器２２２は、参照クロック信号ｃ−ｃｌ
ｋ及びダミークロック信号ｄ−ｃｌｋを出力する。
【００７４】１／２分周器２２１は、内部クロック信号
ｉ−ｃｌｋを受け取り、次段の１／２分周器２２２に１
／２分周クロック信号を供給する。１／２分周器２２２
は、１／２分周クロック信号を更に１／２に分周し、次
段の１／２分周器２２３に１／４分周クロック信号を供
給する。このようにして、最終段の１／２分周器２２８
は、１／２５６分周クロック信号を出力する。
ｉ−ｃｌｋを受け取り、次段の１／２分周器２２２に１
／２分周クロック信号を供給する。１／２分周器２２２
は、１／２分周クロック信号を更に１／２に分周し、次
段の１／２分周器２２３に１／４分周クロック信号を供
給する。このようにして、最終段の１／２分周器２２８
は、１／２５６分周クロック信号を出力する。
【００７５】リセット回路２３０は、半導体装置の外部
入力により設定されるパワーダウン信号、セルフリフレ
ッシュ信号、及びテストモード信号を受け取り、これら
に基づいて、リセット信号及びサスペンド信号を出力す
る。リセット信号及びサスペンド信号は、１／２分周器
２２１乃至２２８及び制御回路２２９を制御する。サス
ペンド信号がＨＩＧＨの場合、１／２分周器２２１乃至
２２８及び制御回路２２９は、その動作を停止する。リ
セット信号がＨＩＧＨの場合、制御回路２２９から出力
される制御信号ＣＴＬは、常にハイレベルとなる。この
場合、１／２分周器２２２の出力である参照クロック信
号ｃ−ｃｌｋ及びダミークロック信号ｄ−ｃｌｋは、内
部クロック信号ｃ−ｃｌｋの１／４分周クロック信号と
なる。
入力により設定されるパワーダウン信号、セルフリフレ
ッシュ信号、及びテストモード信号を受け取り、これら
に基づいて、リセット信号及びサスペンド信号を出力す
る。リセット信号及びサスペンド信号は、１／２分周器
２２１乃至２２８及び制御回路２２９を制御する。サス
ペンド信号がＨＩＧＨの場合、１／２分周器２２１乃至
２２８及び制御回路２２９は、その動作を停止する。リ
セット信号がＨＩＧＨの場合、制御回路２２９から出力
される制御信号ＣＴＬは、常にハイレベルとなる。この
場合、１／２分周器２２２の出力である参照クロック信
号ｃ−ｃｌｋ及びダミークロック信号ｄ−ｃｌｋは、内
部クロック信号ｃ−ｃｌｋの１／４分周クロック信号と
なる。
【００７６】制御回路２２９は、リセット回路２３０か
らのリセット信号及びサスペンド信号と、ロックオン検
出器２１からのロックオン信号、及びオーバーフロー検
出器３２からのオーバーフロー信号ＯＦに基づいて、制
御信号ＣＴＬを生成して１／２分周器２２２を制御す
る。ロックオン信号がＨＩＧＨ（ロックオン状態）であ
る場合には、分周クロック信号ｄ３乃至ｄ８が全てハイ
レベルになったタイミングで、制御信号ＣＴＬがＨＩＧ
Ｈになる。この制御信号ＣＴＬによって、１／２分周器
２２２の出力である参照クロック信号ｃ−ｃｌｋ及びダ
ミークロック信号ｄ−ｃｌｋは、内部クロック信号ｃ−
ｃｌｋの１／２５６分周クロック信号となる。
らのリセット信号及びサスペンド信号と、ロックオン検
出器２１からのロックオン信号、及びオーバーフロー検
出器３２からのオーバーフロー信号ＯＦに基づいて、制
御信号ＣＴＬを生成して１／２分周器２２２を制御す
る。ロックオン信号がＨＩＧＨ（ロックオン状態）であ
る場合には、分周クロック信号ｄ３乃至ｄ８が全てハイ
レベルになったタイミングで、制御信号ＣＴＬがＨＩＧ
Ｈになる。この制御信号ＣＴＬによって、１／２分周器
２２２の出力である参照クロック信号ｃ−ｃｌｋ及びダ
ミークロック信号ｄ−ｃｌｋは、内部クロック信号ｃ−
ｃｌｋの１／２５６分周クロック信号となる。
【００７７】また同様に、オーバーフロー信号ＯＦがＨ
ＩＧＨ（オーバーフロー状態）である場合には、分周ク
ロック信号ｄ３乃至ｄ８が全てハイレベルになったタイ
ミングで、制御信号ＣＴＬがＨＩＧＨになる。この制御
信号ＣＴＬによって、１／２分周器２２２の出力である
参照クロック信号ｃ−ｃｌｋ及びダミークロック信号ｄ
−ｃｌｋは、内部クロック信号ｃ−ｃｌｋの１／２５６
分周クロック信号となる。
ＩＧＨ（オーバーフロー状態）である場合には、分周ク
ロック信号ｄ３乃至ｄ８が全てハイレベルになったタイ
ミングで、制御信号ＣＴＬがＨＩＧＨになる。この制御
信号ＣＴＬによって、１／２分周器２２２の出力である
参照クロック信号ｃ−ｃｌｋ及びダミークロック信号ｄ
−ｃｌｋは、内部クロック信号ｃ−ｃｌｋの１／２５６
分周クロック信号となる。
【００７８】図１１は、１／２分周器の回路構成を示す
回路図である。図１０の１／２分周器２２１及び２２３
乃至２２８は、図１１の回路構成を有する。図１１の１
／２分周器は、ＮＡＮＤ回路２５１乃至２５９、ＮＯＲ
回路２６０、インバータ２６１乃至２６３、ＰＭＯＳト
ランジスタ２６４、及びＮＭＯＳトランジスタ２６５及
び２６６を含む。図１１の１／２分周器の回路構成は従
来技術の範囲内であるので、その動作説明は省略する。
回路図である。図１０の１／２分周器２２１及び２２３
乃至２２８は、図１１の回路構成を有する。図１１の１
／２分周器は、ＮＡＮＤ回路２５１乃至２５９、ＮＯＲ
回路２６０、インバータ２６１乃至２６３、ＰＭＯＳト
ランジスタ２６４、及びＮＭＯＳトランジスタ２６５及
び２６６を含む。図１１の１／２分周器の回路構成は従
来技術の範囲内であるので、その動作説明は省略する。
【００７９】図１２は、制御回路２２９の回路構成を示
す回路図である。図１２の制御回路２２９は、ＮＡＮＤ
回路２７１乃至２７３、ＮＯＲ回路２７４乃至２７７、
インバータ２７８乃至２８３、及びＰＭＯＳトランジス
タとＮＭＯＳトランジスタとからなるゲート２８４乃至
２８６を含む。リセット信号がＨＩＧＨの時、ＮＯＲ回
路２７７の出力はＬＯＷとなり、制御信号ＣＴＬは常に
ＨＩＧＨとなる。リセット信号がＬＯＷの時、オーバー
フロー信号ＯＦ及びロックオン信号がＬＯＷならば、Ｎ
ＯＲ回路２７７の出力はＬＯＷとなり、制御信号ＣＴＬ
は常にＨＩＧＨとなる。オーバーフロー信号ＯＦ及びロ
ックオン信号の何れか一方でもＨＩＧＨになると、ＮＯ
Ｒ回路２７７の出力はＨＩＧＨになり、ＮＡＮＤ回路２
７３は、インバータ２８２及び２８３がラッチするデー
タを制御信号ＣＴＬとして出力する。
す回路図である。図１２の制御回路２２９は、ＮＡＮＤ
回路２７１乃至２７３、ＮＯＲ回路２７４乃至２７７、
インバータ２７８乃至２８３、及びＰＭＯＳトランジス
タとＮＭＯＳトランジスタとからなるゲート２８４乃至
２８６を含む。リセット信号がＨＩＧＨの時、ＮＯＲ回
路２７７の出力はＬＯＷとなり、制御信号ＣＴＬは常に
ＨＩＧＨとなる。リセット信号がＬＯＷの時、オーバー
フロー信号ＯＦ及びロックオン信号がＬＯＷならば、Ｎ
ＯＲ回路２７７の出力はＬＯＷとなり、制御信号ＣＴＬ
は常にＨＩＧＨとなる。オーバーフロー信号ＯＦ及びロ
ックオン信号の何れか一方でもＨＩＧＨになると、ＮＯ
Ｒ回路２７７の出力はＨＩＧＨになり、ＮＡＮＤ回路２
７３は、インバータ２８２及び２８３がラッチするデー
タを制御信号ＣＴＬとして出力する。
【００８０】ＮＯＲ回路２７４の出力は、分周クロック
信号ｄ３乃至ｄ８が全てＨＩＧＨになるタイミングでＨ
ＩＧＨになる。このＮＯＲ回路２７４の出力は、ゲート
２８４、ラッチ（インバータ２７９及び２８０）、ゲー
ト２８５、ラッチ（ＮＯＲ回路２７５及びインバータ２
８１）、ゲート２８、ラッチ（インバータ２８２及び２
８３）、及びＮＡＮＤ回路２７３を介して、制御信号Ｃ
ＴＬとして出力される。なお信号ｄｌｘは、１／２分周
器２２１から供給される１／２分周クロックであり、ゲ
ート２８４乃至２８６を開閉するタイミング制御のため
に用いられる。サスペンド信号がＨＩＧＨの時には、Ｎ
ＯＲ回路２７５の出力が常にＬＯＷとなり、制御信号Ｃ
ＴＬは常にＬＯＷとなる。
信号ｄ３乃至ｄ８が全てＨＩＧＨになるタイミングでＨ
ＩＧＨになる。このＮＯＲ回路２７４の出力は、ゲート
２８４、ラッチ（インバータ２７９及び２８０）、ゲー
ト２８５、ラッチ（ＮＯＲ回路２７５及びインバータ２
８１）、ゲート２８、ラッチ（インバータ２８２及び２
８３）、及びＮＡＮＤ回路２７３を介して、制御信号Ｃ
ＴＬとして出力される。なお信号ｄｌｘは、１／２分周
器２２１から供給される１／２分周クロックであり、ゲ
ート２８４乃至２８６を開閉するタイミング制御のため
に用いられる。サスペンド信号がＨＩＧＨの時には、Ｎ
ＯＲ回路２７５の出力が常にＬＯＷとなり、制御信号Ｃ
ＴＬは常にＬＯＷとなる。
【００８１】この制御信号ＣＴＬが、前述のように、１
／２分周器２２２に供給される。図１３は、１／２分周
器２２２の回路構成を示す回路図である。図１３の１／
２分周器２２２は、ＮＡＮＤ回路３０１乃至３１０、イ
ンバータ３１１乃至３１６、ＰＭＯＳトランジスタ３１
７、及びＮＭＯＳトランジスタ３１８及び３１９を含
む。
／２分周器２２２に供給される。図１３は、１／２分周
器２２２の回路構成を示す回路図である。図１３の１／
２分周器２２２は、ＮＡＮＤ回路３０１乃至３１０、イ
ンバータ３１１乃至３１６、ＰＭＯＳトランジスタ３１
７、及びＮＭＯＳトランジスタ３１８及び３１９を含
む。
【００８２】ＮＡＮＤ回路３０９に入力される制御信号
ＣＴＬがＨＩＧＨの場合には、ＮＡＮＤ回路３０９の出
力は、１／２分周クロック信号と１／４分周クロック信
号とが共にＨＩＧＨになるタイミングでＨＩＧＨにな
る。従ってこの場合、参照クロック信号ｃ−ｃｌｋ及び
ダミークロック信号ｄ−ｃｌｋは、４周期で一度ＨＩＧ
Ｈになる信号になる。
ＣＴＬがＨＩＧＨの場合には、ＮＡＮＤ回路３０９の出
力は、１／２分周クロック信号と１／４分周クロック信
号とが共にＨＩＧＨになるタイミングでＨＩＧＨにな
る。従ってこの場合、参照クロック信号ｃ−ｃｌｋ及び
ダミークロック信号ｄ−ｃｌｋは、４周期で一度ＨＩＧ
Ｈになる信号になる。
【００８３】また制御信号ＣＴＬが、分周クロック信号
ｄ３乃至ｄ８が全てＨＩＧＨになるタイミングでＨＩＧ
Ｈになる信号の場合には、ＮＡＮＤ回路３０９の出力
は、１／２分周クロック信号から１／２５６分周クロッ
ク信号までの全ての分周クロック信号がＨＩＧＨになる
タイミングでＨＩＧＨになる。従ってこの場合、参照ク
ロック信号ｃ−ｃｌｋ及びダミークロック信号ｄ−ｃｌ
ｋは、２５６周期で一度ＨＩＧＨになる信号になる。
ｄ３乃至ｄ８が全てＨＩＧＨになるタイミングでＨＩＧ
Ｈになる信号の場合には、ＮＡＮＤ回路３０９の出力
は、１／２分周クロック信号から１／２５６分周クロッ
ク信号までの全ての分周クロック信号がＨＩＧＨになる
タイミングでＨＩＧＨになる。従ってこの場合、参照ク
ロック信号ｃ−ｃｌｋ及びダミークロック信号ｄ−ｃｌ
ｋは、２５６周期で一度ＨＩＧＨになる信号になる。
【００８４】図１４は、図１のタイミング安定化回路の
変形例を示す構成図である。図１４に於いて、図１と同
一の構成要素は同一の番号で参照され、その説明は省略
される。図１４のタイミング安定化回路に於いては、オ
ーバーフロー制御回路５０が図１のタイミング安定化回
路に付加されている。このオーバーフロー制御回路５０
は、半導体装置を試験するテストモードに於いて、クロ
ック制御回路１３及び４０がオーバーフロー信号ＯＦの
みに依存してクロック信号切り替えを行うのではなく、
外部入力により設定する信号でクロック信号切り替え制
御を可能にするために設けられる。
変形例を示す構成図である。図１４に於いて、図１と同
一の構成要素は同一の番号で参照され、その説明は省略
される。図１４のタイミング安定化回路に於いては、オ
ーバーフロー制御回路５０が図１のタイミング安定化回
路に付加されている。このオーバーフロー制御回路５０
は、半導体装置を試験するテストモードに於いて、クロ
ック制御回路１３及び４０がオーバーフロー信号ＯＦの
みに依存してクロック信号切り替えを行うのではなく、
外部入力により設定する信号でクロック信号切り替え制
御を可能にするために設けられる。
【００８５】図１５は、オーバーフロー制御回路５０の
回路構成を示す回路図である。図１５のオーバーフロー
制御回路５０は、ＮＡＮＤ回路３２１乃至３２３及びイ
ンバータ３２４を含む。テストモード信号の一つとし
て、信号ＴＳ１及びＴＳ２が用いられる。信号ＴＳ１を
ＬＯＷにすれば、オーバーフロー信号ＯＦがＮＡＮＤ回
路３２２及び３２３を介して、クロック制御回路１３及
び４０に供給される。従ってこの場合は、図１の構成と
同様の動作をする。
回路構成を示す回路図である。図１５のオーバーフロー
制御回路５０は、ＮＡＮＤ回路３２１乃至３２３及びイ
ンバータ３２４を含む。テストモード信号の一つとし
て、信号ＴＳ１及びＴＳ２が用いられる。信号ＴＳ１を
ＬＯＷにすれば、オーバーフロー信号ＯＦがＮＡＮＤ回
路３２２及び３２３を介して、クロック制御回路１３及
び４０に供給される。従ってこの場合は、図１の構成と
同様の動作をする。
【００８６】信号ＴＳ１をＨＩＧＨにすれば、信号ＴＳ
２がＮＡＮＤ回路３２１及び３２３を介して、クロック
制御回路１３及び４０に供給される。従ってこの場合に
は、信号ＴＳ２によって、クロック制御回路１３及び４
０のクロック切り替え動作を制御することが出来る。即
ち、例えばクロック制御回路１３に於いては、信号ＴＳ
２をＨＩＧＨにするかＬＯＷにするかに応じて、可変遅
延回路１２からのクロック信号を用いるか、或いは可変
遅延回路１２をバイパスしたクロック信号を用いるかを
自由に制御することが可能になる。
２がＮＡＮＤ回路３２１及び３２３を介して、クロック
制御回路１３及び４０に供給される。従ってこの場合に
は、信号ＴＳ２によって、クロック制御回路１３及び４
０のクロック切り替え動作を制御することが出来る。即
ち、例えばクロック制御回路１３に於いては、信号ＴＳ
２をＨＩＧＨにするかＬＯＷにするかに応じて、可変遅
延回路１２からのクロック信号を用いるか、或いは可変
遅延回路１２をバイパスしたクロック信号を用いるかを
自由に制御することが可能になる。
【００８７】図１６は、本発明によるタイミング安定化
回路の第２の実施例を示す構成図である。図１６に於い
て、図１と同一の構成要素は同一の番号で参照され、そ
の説明は省略される。図１６の第２の実施例のタイミン
グ安定化回路は、図１のタイミング安定化回路に加え
て、可変遅延回路６０乃至６５、クロック制御回路６６
及び６７、入力回路６８及び６９、遅延制御回路７０、
位相比較器７１、及びインバータ７２を含む。可変遅延
回路６０乃至６５は、図１の可変遅延回路１２等と同一
の構成であり、クロック制御回路６６及び６７は、図１
のクロック制御回路１３及び４０と同一の構成である。
また更に、遅延制御回路７０及び位相比較器７１も図１
で用いられる遅延制御回路及び位相比較器と同一の構成
である。
回路の第２の実施例を示す構成図である。図１６に於い
て、図１と同一の構成要素は同一の番号で参照され、そ
の説明は省略される。図１６の第２の実施例のタイミン
グ安定化回路は、図１のタイミング安定化回路に加え
て、可変遅延回路６０乃至６５、クロック制御回路６６
及び６７、入力回路６８及び６９、遅延制御回路７０、
位相比較器７１、及びインバータ７２を含む。可変遅延
回路６０乃至６５は、図１の可変遅延回路１２等と同一
の構成であり、クロック制御回路６６及び６７は、図１
のクロック制御回路１３及び４０と同一の構成である。
また更に、遅延制御回路７０及び位相比較器７１も図１
で用いられる遅延制御回路及び位相比較器と同一の構成
である。
【００８８】図１に於いては、入力回路１４は、入力ク
ロック信号ＣＬＫと同相に調整されたクロック信号でデ
ータ取り込みを行い、入力回路３９は、入力クロック信
号ＣＬＫと１８０度位相がずれるように調整されたクロ
ック信号でデータ取り込みを行う。オーバーフローが検
出された時には、入力回路１４用には入力クロック信号
ＣＬＫを用い、入力回路３９用には入力クロック信号Ｃ
ＬＫの反転信号を用いる。
ロック信号ＣＬＫと同相に調整されたクロック信号でデ
ータ取り込みを行い、入力回路３９は、入力クロック信
号ＣＬＫと１８０度位相がずれるように調整されたクロ
ック信号でデータ取り込みを行う。オーバーフローが検
出された時には、入力回路１４用には入力クロック信号
ＣＬＫを用い、入力回路３９用には入力クロック信号Ｃ
ＬＫの反転信号を用いる。
【００８９】図１６に於いては、更に、入力回路６８
は、入力クロック信号ＣＬＫと２７０度位相のずれるよ
うに調整されたクロック信号でデータ取り込みを行い、
入力回路６９は、入力クロック信号ＣＬＫと９０度位相
のずれるように調整されたクロック信号でデータ取り込
みを行う。オーバーフローが検出された時には、入力回
路６８用には入力クロック信号ＣＬＫの反転信号を用
い、入力回路６９用には入力クロック信号ＣＬＫを用い
る。
は、入力クロック信号ＣＬＫと２７０度位相のずれるよ
うに調整されたクロック信号でデータ取り込みを行い、
入力回路６９は、入力クロック信号ＣＬＫと９０度位相
のずれるように調整されたクロック信号でデータ取り込
みを行う。オーバーフローが検出された時には、入力回
路６８用には入力クロック信号ＣＬＫの反転信号を用
い、入力回路６９用には入力クロック信号ＣＬＫを用い
る。
【００９０】このように、図１６のタイミング安定化回
路に於いては、０度或いは１８０度の位相に調整された
クロック信号だけではなく、それ以外の位相に調整され
たクロック信号を用いたデータ入力に対しても、オーバ
ーフロー検出によるクロック信号の切り替えを行うこと
が出来る。上記実施例に於いて、可変遅延回路、遅延制
御回路、及び位相比較器からなるＤＬＬ回路は、単一階
層の構成を有するものとして説明したが、粗調整回路及
び微調整回路の２段からなる構成としてもよい。
路に於いては、０度或いは１８０度の位相に調整された
クロック信号だけではなく、それ以外の位相に調整され
たクロック信号を用いたデータ入力に対しても、オーバ
ーフロー検出によるクロック信号の切り替えを行うこと
が出来る。上記実施例に於いて、可変遅延回路、遅延制
御回路、及び位相比較器からなるＤＬＬ回路は、単一階
層の構成を有するものとして説明したが、粗調整回路及
び微調整回路の２段からなる構成としてもよい。
【００９１】図１７は、粗調整回路及び微調整回路の２
段からなるＤＬＬ回路の構成図を示す。図１７のＤＬＬ
回路は、微調整可変遅延回路８０、粗調整可変遅延回路
８１、遅延制御回路８２及び８３、及び位相比較器８４
及び８５を含む。入力信号ＳＩ（例えば図１のダミーク
ロック信号ｄ−ｃｌｋ）は、微調整可変遅延回路８０及
び粗調整可変遅延回路８１でそれぞれ遅延を受けて、出
力信号ＳＯとして出力される。出力信号ＳＯは、例えば
ダミー回路等を介して、フィードバック信号ＳＦとして
フィードバックされ、参照クロック浸透ｃ−ｃｌｋと位
相比較される。位相比較は、微調整可変遅延回路８０及
び粗調整可変遅延回路８１に対応して、位相比較器８４
及び８５によって行われる。
段からなるＤＬＬ回路の構成図を示す。図１７のＤＬＬ
回路は、微調整可変遅延回路８０、粗調整可変遅延回路
８１、遅延制御回路８２及び８３、及び位相比較器８４
及び８５を含む。入力信号ＳＩ（例えば図１のダミーク
ロック信号ｄ−ｃｌｋ）は、微調整可変遅延回路８０及
び粗調整可変遅延回路８１でそれぞれ遅延を受けて、出
力信号ＳＯとして出力される。出力信号ＳＯは、例えば
ダミー回路等を介して、フィードバック信号ＳＦとして
フィードバックされ、参照クロック浸透ｃ−ｃｌｋと位
相比較される。位相比較は、微調整可変遅延回路８０及
び粗調整可変遅延回路８１に対応して、位相比較器８４
及び８５によって行われる。
【００９２】位相比較器８４及び８５は、図６の位相比
較器と基本的に同一の構成でよい。但し、微調整のため
の位相比較器８４に於いては、同位相であると判断され
る位相範囲を定める図６のＮＡＮＤ回路１３５及びイン
バータ１４８は、位相比較器８５と比較して、小さな遅
延時間のものを使用する必要がある。粗調整可変遅延回
路８１及び遅延制御回路８３は、各々、図４の可変遅延
回路及び図５の遅延制御回路を用いればよい。
較器と基本的に同一の構成でよい。但し、微調整のため
の位相比較器８４に於いては、同位相であると判断され
る位相範囲を定める図６のＮＡＮＤ回路１３５及びイン
バータ１４８は、位相比較器８５と比較して、小さな遅
延時間のものを使用する必要がある。粗調整可変遅延回
路８１及び遅延制御回路８３は、各々、図４の可変遅延
回路及び図５の遅延制御回路を用いればよい。
【００９３】図１８は、微調整可変遅延回路８０の回路
構成を示す回路図である。図１８に示されるように、微
調整可変遅延回路８０は、インバータ３５１乃至３５４
と、複数のＮＭＯＳトランジスタ３５５と、複数の抵抗
Ｒを含む。制御信号Ｑ１乃至Ｑ８は、そのうちのｎ個が
ＨＩＧＨであり、残りがＬＯＷである信号である。制御
信号Ｑ１乃至Ｑ８のうちのｎ個がＨＩＧＨであるので、
インバータ３５２と３５３との間で、ｎ個のＮＭＯＳト
ランジスタが導通され、ＮＭＯＳトランジスタｎ個分の
トランジスタ容量が付加されることになる。従って、こ
の付加された容量分だけ、インバータ３５２と３５３と
の間を伝播する信号の信号変化が緩慢になり、信号変化
に時間がかかることになる。これによって、インバータ
３５３及び３５４を通過した後の信号は、インバータ３
５１及び３５２に入力される前の信号に比較して、遅延
されることになる。この遅延量は、制御信号Ｑ１乃至Ｑ
８のうちでＨＩＧＨである個数ｎを調整することで、制
御することが出来る。即ち、ｎを大きくすれば遅延時間
は大きくなり、ｎを小さくすれば遅延時間は小さくな
る。
構成を示す回路図である。図１８に示されるように、微
調整可変遅延回路８０は、インバータ３５１乃至３５４
と、複数のＮＭＯＳトランジスタ３５５と、複数の抵抗
Ｒを含む。制御信号Ｑ１乃至Ｑ８は、そのうちのｎ個が
ＨＩＧＨであり、残りがＬＯＷである信号である。制御
信号Ｑ１乃至Ｑ８のうちのｎ個がＨＩＧＨであるので、
インバータ３５２と３５３との間で、ｎ個のＮＭＯＳト
ランジスタが導通され、ＮＭＯＳトランジスタｎ個分の
トランジスタ容量が付加されることになる。従って、こ
の付加された容量分だけ、インバータ３５２と３５３と
の間を伝播する信号の信号変化が緩慢になり、信号変化
に時間がかかることになる。これによって、インバータ
３５３及び３５４を通過した後の信号は、インバータ３
５１及び３５２に入力される前の信号に比較して、遅延
されることになる。この遅延量は、制御信号Ｑ１乃至Ｑ
８のうちでＨＩＧＨである個数ｎを調整することで、制
御することが出来る。即ち、ｎを大きくすれば遅延時間
は大きくなり、ｎを小さくすれば遅延時間は小さくな
る。
【００９４】制御信号Ｑ１乃至Ｑ８は、図１７の遅延制
御回路８２で生成される。図５の遅延制御回路に示され
るように、インバータ１２２−１乃至１２２−８の出力
として、制御信号Ｑ１乃至Ｑ８を得ることが出来る。図
１７に示されるように、粗調整回路及び微調整回路の２
段からなるＤＬＬ回路の場合には、粗調整可変遅延回路
８１を制御する遅延制御回路８３からオーバーフロー信
号を抽出すればよい。何故なら、微調整可変遅延回路８
０が最大遅延量に設定されていても、粗調整可変遅延回
路８１が最大遅延量に設定されていない限り、所望の遅
延量に不足していることはない。逆に、粗調整可変遅延
回路８１が最大遅延量に設定されていれば、調整可能な
遅延量範囲のうちで最大値になっていると判断して差し
支えない。なお遅延制御回路８３から抽出するオーバー
フロー信号は、図８のオーバーフロー検出器３２を用い
る場合には、図５の遅延制御回路と同様に最終段のイン
バータ（１２２−８）の出力とすればよい。或いは、図
９のオーバーフロー検出器３２を用いる場合には、図５
の遅延制御回路の制御信号ＴＣ８とすればよい。
御回路８２で生成される。図５の遅延制御回路に示され
るように、インバータ１２２−１乃至１２２−８の出力
として、制御信号Ｑ１乃至Ｑ８を得ることが出来る。図
１７に示されるように、粗調整回路及び微調整回路の２
段からなるＤＬＬ回路の場合には、粗調整可変遅延回路
８１を制御する遅延制御回路８３からオーバーフロー信
号を抽出すればよい。何故なら、微調整可変遅延回路８
０が最大遅延量に設定されていても、粗調整可変遅延回
路８１が最大遅延量に設定されていない限り、所望の遅
延量に不足していることはない。逆に、粗調整可変遅延
回路８１が最大遅延量に設定されていれば、調整可能な
遅延量範囲のうちで最大値になっていると判断して差し
支えない。なお遅延制御回路８３から抽出するオーバー
フロー信号は、図８のオーバーフロー検出器３２を用い
る場合には、図５の遅延制御回路と同様に最終段のイン
バータ（１２２−８）の出力とすればよい。或いは、図
９のオーバーフロー検出器３２を用いる場合には、図５
の遅延制御回路の制御信号ＴＣ８とすればよい。
【００９５】以上、本発明を実施例に基づいて説明した
が、本発明は上述の実施例に限定されるものではなく、
特許請求の範囲に記載の範囲内で、自由に変形・変更が
可能なものである。
が、本発明は上述の実施例に限定されるものではなく、
特許請求の範囲に記載の範囲内で、自由に変形・変更が
可能なものである。
【００９６】
【発明の効果】請求項１の発明に於ては、タイミング安
定化回路によって生成される複数の位相調整されたクロ
ック信号を使用している半導体装置に於いて、複数の可
変遅延回路のうちの一つにでも最大遅延量が設定された
場合にはオーバーフローを検出する。これによって、複
数の位相調整されたクロック信号を使用している場合で
あっても、適切にオーバーフローを検出することが出来
る。
定化回路によって生成される複数の位相調整されたクロ
ック信号を使用している半導体装置に於いて、複数の可
変遅延回路のうちの一つにでも最大遅延量が設定された
場合にはオーバーフローを検出する。これによって、複
数の位相調整されたクロック信号を使用している場合で
あっても、適切にオーバーフローを検出することが出来
る。
【００９７】請求項２の発明に於ては、遅延量が最大遅
延量に設定される場合及び最大遅延量から遅延量を更に
増加する必要のある場合の何れか一方の場合にオーバー
フローを検出することで、適切なオーバーフロー検出を
実現することが出来る。請求項３の発明に於ては、オー
バーフロー検出信号を装置外部に出力することで、オー
バーフローが生じているか否かを装置外部で判断するこ
とが出来る。
延量に設定される場合及び最大遅延量から遅延量を更に
増加する必要のある場合の何れか一方の場合にオーバー
フローを検出することで、適切なオーバーフロー検出を
実現することが出来る。請求項３の発明に於ては、オー
バーフロー検出信号を装置外部に出力することで、オー
バーフローが生じているか否かを装置外部で判断するこ
とが出来る。
【００９８】請求項４の発明に於ては、タイミング安定
化回路の分周器に於いて、オーバーフローが検出された
場合には分周クロック信号の周波数を下げることによっ
て、タイミング安定化回路での電力消費を削減すること
が出来る。請求項５の発明に於ては、オーバーフローが
検出された場合には可変遅延回路への内部クロック信号
の供給を停止することで、可変遅延回路に於ける無駄な
電力消費を避けることが出来る。
化回路の分周器に於いて、オーバーフローが検出された
場合には分周クロック信号の周波数を下げることによっ
て、タイミング安定化回路での電力消費を削減すること
が出来る。請求項５の発明に於ては、オーバーフローが
検出された場合には可変遅延回路への内部クロック信号
の供給を停止することで、可変遅延回路に於ける無駄な
電力消費を避けることが出来る。
【００９９】請求項６の発明に於ては、オーバーフロー
が検出された場合には、位相調整されたクロック信号で
はなく、内部クロック信号或いはその反転信号を同期信
号として内部回路に供給する。従って、例えば内部回路
がラッチである場合には、十分なデータホールドタイム
を確保しながらデータをラッチすることが出来る。請求
項７の発明に於ては、例えば内部回路がラッチである場
合には、十分なデータホールドタイムを確保しながらデ
ータをラッチすることが出来る。
が検出された場合には、位相調整されたクロック信号で
はなく、内部クロック信号或いはその反転信号を同期信
号として内部回路に供給する。従って、例えば内部回路
がラッチである場合には、十分なデータホールドタイム
を確保しながらデータをラッチすることが出来る。請求
項７の発明に於ては、例えば内部回路がラッチである場
合には、十分なデータホールドタイムを確保しながらデ
ータをラッチすることが出来る。
【０１００】請求項８の発明に於ては、タイミング安定
化回路の可変遅延回路で生じたオーバーフローを検出し
てオーバーフロー検出信号を装置外部に出力すること
で、オーバーフローが生じているか否かを装置外部で判
断することが出来る。請求項９の発明に於ては、タイミ
ング安定化回路の分周器に於いて、オーバーフローが検
出された場合には分周クロック信号の周波数を下げるこ
とによって、タイミング安定化回路での電力消費を削減
することが出来る。
化回路の可変遅延回路で生じたオーバーフローを検出し
てオーバーフロー検出信号を装置外部に出力すること
で、オーバーフローが生じているか否かを装置外部で判
断することが出来る。請求項９の発明に於ては、タイミ
ング安定化回路の分周器に於いて、オーバーフローが検
出された場合には分周クロック信号の周波数を下げるこ
とによって、タイミング安定化回路での電力消費を削減
することが出来る。
【０１０１】請求項１０の発明に於ては、オーバーフロ
ーが検出された場合には可変遅延回路への内部クロック
信号の供給を停止することで、可変遅延回路に於ける無
駄な電力消費を避けることが出来る。請求項１１の発明
に於ては、タイミング安定化回路に於いて、遅延調整が
粗調整可変遅延回路と微調整可変遅延回路とによって行
われる構成の場合、粗調整可変遅延回路に於いて遅延量
が最大遅延量である場合にオーバーフローを検出するこ
とで、適切なオーバーフロー検出を行うことが出来る。
ーが検出された場合には可変遅延回路への内部クロック
信号の供給を停止することで、可変遅延回路に於ける無
駄な電力消費を避けることが出来る。請求項１１の発明
に於ては、タイミング安定化回路に於いて、遅延調整が
粗調整可変遅延回路と微調整可変遅延回路とによって行
われる構成の場合、粗調整可変遅延回路に於いて遅延量
が最大遅延量である場合にオーバーフローを検出するこ
とで、適切なオーバーフロー検出を行うことが出来る。
【０１０２】請求項１２の発明に於ては、タイミング安
定化回路の可変遅延回路に於いてオーバーフローが検出
されると、位相調整されたクロック信号ではなく内部ク
ロック信号或いはその反転信号を同期信号として選択す
る構成に於いて、装置外部から設定可能な信号に基づい
て、オーバーフローの有無に関わらず自由に同期信号を
選択可能な制御回路が設けられる。従って、例えば、オ
ーバーフローの有無に関わらず常に位相調整されたクロ
ック信号を用いて半導体装置を動作させ、この状態での
装置動作を試験すること等が可能になる。
定化回路の可変遅延回路に於いてオーバーフローが検出
されると、位相調整されたクロック信号ではなく内部ク
ロック信号或いはその反転信号を同期信号として選択す
る構成に於いて、装置外部から設定可能な信号に基づい
て、オーバーフローの有無に関わらず自由に同期信号を
選択可能な制御回路が設けられる。従って、例えば、オ
ーバーフローの有無に関わらず常に位相調整されたクロ
ック信号を用いて半導体装置を動作させ、この状態での
装置動作を試験すること等が可能になる。
【図１】本発明によるタイミング安定化回路の第１の実
施例を示す構成図である。
施例を示す構成図である。
【図２】クロック制御回路の動作を説明するタイミング
図である。
図である。
【図３】クロック制御回路の動作を説明するタイミング
図である。
図である。
【図４】可変遅延回路の回路構成を示す回路図である。
【図５】遅延制御回路の回路構成を示す回路図である。
【図６】位相比較器の回路構成を示す回路図である。
【図７】ロックオン検出器の回路構成の一例を示す回路
図である。
図である。
【図８】オーバーフロー検出器の回路構成の一例を示す
回路図である。
回路図である。
【図９】オーバーフロー検出器の回路構成の別の一例を
示す回路図である。
示す回路図である。
【図１０】分周器の構成を示す構成図である。
【図１１】図１０の１／２分周器の回路構成を示す回路
図である。
図である。
【図１２】図１０の制御回路の回路構成を示す回路図で
ある。
ある。
【図１３】図１０の１／２分周器の回路構成を示す回路
図である。
図である。
【図１４】図１のタイミング安定化回路の変形例を示す
構成図である。
構成図である。
【図１５】オーバーフロー制御回路の回路構成を示す回
路図である。
路図である。
【図１６】本発明によるタイミング安定化回路の第２の
実施例を示す構成図である。
実施例を示す構成図である。
【図１７】粗調整回路及び微調整回路の２段からなるＤ
ＬＬ回路の構成図を示す。
ＬＬ回路の構成図を示す。
【図１８】微調整可変遅延回路の回路構成を示す回路図
である。
である。
【図１９】ＤＬＬ回路をタイミング安定化回路としてデ
ータ入力に用いた従来構成例を示す図である。
ータ入力に用いた従来構成例を示す図である。
１１ 入力バッファ １２ 可変遅延回路 １３ クロック制御回路 １４ 入力回路 １５ 分周器 １６ 位相比較器 １７ 遅延制御回路 １８ 可変遅延回路 １９ ダミー入力回路 ２０ ダミー入力バッファ ２１ ロックオン検出器 ３１ ゲート回路 ３２ オーバーフロー検出器 ３３ ＮＡＮＤ回路 ３４ インバータ ３５ インバータ ３６ 位相比較器 ３７ 遅延制御回路 ３８−１、３８−２、３８−３ 可変遅延回路 ３９ 入力回路 ４０ クロック制御回路 ４１ 外部出力端子 ５０ オーバーフロー制御回路 ５０１ 入力バッファ ５０２ 可変遅延回路 ５０３ クロック制御回路 ５０４ 入力回路 ５０５ 分周器 ５０６ 位相比較器 ５０７ 遅延制御回路 ５０８ 可変遅延回路 ５０９ ダミー入力回路 ５１０ ダミー入力バッファ ５１１ ロックオン検出器
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０３Ｌ 7/00 Ｇ１１Ｃ 11/34 ３５４Ｃ ３６２Ｓ
Claims (12)
- 【請求項１】外部クロック信号をバッファして内部クロ
ック信号を供給する入力バッファと、 複数の可変遅延回路により該内部クロック信号を遅延さ
せて所定のタイミングに設定することで、複数の位相調
整されたクロック信号を生成するタイミング安定化回路
と、 該複数の可変遅延回路の少なくとも一つに於いて遅延量
が最大遅延量である場合にオーバーフローを検出するオ
ーバーフロー検出回路を含むことを特徴とする半導体装
置。 - 【請求項２】前記オーバーフロー検出回路は、前記複数
の可変遅延回路の少なくとも一つに於いて、遅延量が前
記最大遅延量に設定される場合及び該最大遅延量から遅
延量を更に増加する必要のある場合の何れか一方の場合
に、オーバーフローを検出することを特徴とする請求項
１記載の半導体装置。 - 【請求項３】前記オーバーフロー検出回路がオーバーフ
ローを検出すると、前記オーバーフロー検出回路からの
オーバーフロー検出信号を装置外部に出力する出力回路
を更に含むことを特徴とする請求項１記載の半導体装
置。 - 【請求項４】前記タイミング安定化回路は、前記複数の
可変遅延回路の遅延量を制御するためのフィードバック
ループと、前記内部クロック信号を分周して該フィード
バックループで使用する分周クロック信号を生成する分
周器とを含み、該分周器は、前記オーバーフロー検出回
路がオーバーフローを検出すると、該分周クロック信号
の周波数を下げることを特徴とする請求項１記載の半導
体装置。 - 【請求項５】前記オーバーフロー検出回路がオーバーフ
ローを検出すると、前記複数の可変遅延回路に対する前
記内部クロック信号の供給を停止する回路を更に含むこ
とを特徴とする請求項１記載の半導体装置。 - 【請求項６】前記オーバーフロー検出回路がオーバーフ
ローを検出した場合には、前記位相調整されたクロック
信号の代わりに、前記内部クロック信号及び該内部クロ
ック信号の反転信号の何れか一方を同期信号として内部
回路に供給する選択回路を更に含むことを特徴とする請
求項１記載の半導体装置。 - 【請求項７】前記選択回路は、前記外部クロック信号に
対して０度以上１８０度未満の位相差を有するように調
整されている前記位相の調整されたクロック信号に関し
ては、前記内部クロック信号を該同期信号として該内部
回路に供給し、該外部クロック信号に対して１８０度以
上０度未満の位相差を有するように調整されている該位
相の調整されたクロック信号に関しては、該内部クロッ
ク信号の反転信号を該同期信号として該内部回路に供給
することを特徴とする請求項６記載の半導体装置。 - 【請求項８】外部クロック信号をバッファして内部クロ
ック信号を供給する入力バッファと、 可変遅延回路により該内部クロック信号を遅延させて所
定のタイミングに設定することで位相調整されたクロッ
ク信号を生成するタイミング安定化回路と、 該可変遅延回路に於いて遅延量が最大遅延量である場合
にオーバーフロー検出信号を生成するオーバーフロー検
出回路と、 該オーバーフロー検出信号を装置外部に出力する出力回
路を含むことを特徴とする半導体装置。 - 【請求項９】外部クロック信号をバッファして内部クロ
ック信号を供給する入力バッファと、 可変遅延回路により該内部クロック信号を遅延させて所
定のタイミングに設定することで位相調整されたクロッ
ク信号を生成するタイミング安定化回路と、 該可変遅延回路に於いて遅延量が最大遅延量である場合
にオーバーフローを検出するオーバーフロー検出回路を
含み、 該タイミング安定化回路は、 該可変遅延回路の遅延量を制御するためのフィードバッ
クループと、 該内部クロック信号を分周して該フィードバックループ
で使用する分周クロック信号を生成する分周器を含み、
該分周器は該オーバーフロー検出回路がオーバーフロー
を検出すると該分周クロック信号の周波数を下げること
を特徴とする半導体装置。 - 【請求項１０】外部クロック信号をバッファして内部ク
ロック信号を供給する入力バッファと、 可変遅延回路により該内部クロック信号を遅延させて所
定のタイミングに設定することで位相調整されたクロッ
ク信号を生成するタイミング安定化回路と、 該可変遅延回路に於いて遅延量が最大遅延量である場合
にオーバーフローを検出するオーバーフロー検出回路
と、 該オーバーフロー検出回路がオーバーフローを検出する
と、該可変遅延回路に対する該内部クロック信号の供給
を停止する回路を含むことを特徴とする半導体装置。 - 【請求項１１】外部クロック信号をバッファして内部ク
ロック信号を供給する入力バッファと、 粗調整可変遅延回路と微調整可変遅延回路とにより該内
部クロック信号を遅延させて所定のタイミングに設定す
ることで位相調整されたクロック信号を生成するタイミ
ング安定化回路と、 該粗調整可変遅延回路に於いて遅延量が最大遅延量であ
る場合にオーバーフローを検出するオーバーフロー検出
回路を含むことを特徴とする半導体装置。 - 【請求項１２】外部クロック信号をバッファして内部ク
ロック信号を供給する入力バッファと、 可変遅延回路により該内部クロック信号を遅延させて所
定のタイミングに設定することで位相調整されたクロッ
ク信号を生成するタイミング安定化回路と、 該可変遅延回路に於いて遅延量が最大遅延量である場合
にオーバーフローを検出するオーバーフロー検出回路
と、 該オーバーフロー検出回路がオーバーフローを検出した
場合には、該位相の調整されたクロック信号の代わり
に、該内部クロック信号及び該内部クロック信号の反転
信号の何れか一方を同期信号として選択して内部回路に
供給する選択回路と、 装置外部からの入力により設定可能な信号に基づいて該
オーバーフロー検出回路の検出結果に関わらず該選択回
路の選択動作を制御可能な制御回路を含むことを特徴と
する半導体装置。
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