KR20000028624A - 계층형 ｄｌｌ 회로를 이용한 타이밍 클럭 발생 회로 - Google Patents

계층형 ｄｌｌ 회로를 이용한 타이밍 클럭 발생 회로 Download PDF

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Abstract

본 발명은 계층형의 DLL 회로를 이용한 타이밍 클럭 발생 회로에 있어서, 전원 노이즈 등에 의한 기준 클럭의 위상 시프트에 기인하여 생성되는 타이밍 클럭의 위상에 큰 요동이 발생하는 것을 방지하는 것을 과제로 한다.
본 발명은 러프용의 지연 단위로 위상 조정 가능한 러프용 DLL 회로와, 러프용의 지연 단위보다 작은 파인용의 지연 단위로 위상 조정 가능한 파인용 DLL 회로를 갖는 계층형의 DLL 회로를 포함한다. 그리고, 위상 조정이 개시하면 우선 러프용의 DLL 회로만을 작동시켜 록 온하면 러프용의 DLL 회로의 위상 조정을 정지하고 러프용 DLL 회로의 지연량을 고정한다. 또한, 러프용 DLL 회로가 록 온하면 파인용 DLL 회로를 작동시킨다. 이와 같이 함으로써, 기준 클럭의 위상이 전원 노이즈 등의 원인으로 일시적으로 크게 시프트되어도 DLL 회로에 의해 생성되는 타이밍 클럭의 위상은 파인용의 지연 단위에 의해서만 위상 조정이 행해진다. 따라서, 일시적인 위상 시프트에 대한 타이밍 클럭의 지터량을 파인용의 지연 단위분의 작은 양으로 억제할 수 있다. 러프용의 DLL 회로의 위상 조정의 정지는, 예를 들면 위상 비교 회로의 위상 비교를 정지하거나 위상 비교 회로로의 클럭의 입력을 정지함으로써 행해진다.

Description

계층형 ＤＬＬ 회로를 이용한 타이밍 클럭 발생 회로{TIMING CLOCK GENERATION CIRCUIT USING HIERARCHICAL DLL CIRCUIT}
본 발명은 동기형의 집적 회로 장치 등에 내장되어 기준 클럭의 위상을 조정하여 소정의 타이밍 클럭을 생성하는 타이밍 클럭 발생 회로에 관한 것이다. 또한, 본 발명은 러프용의 지연 단위로 제어되는 러프용 가변 지연 회로(rough variable delay circuit)를 갖는 러프용의 DLL 회로와 파인용의 지연 단위로 제어되는 파인용 가변 지연 회로(fine variable delay circuit)를 갖는 파인용의 DLL 회로를 구비한 계층형의 DLL을 이용한 타이밍 클럭 발생 회로에 관한 것이다. 본 발명의 타이밍 클럭 발생 회로는 기준 클럭의 위상이 노이즈 등에 의해 일시적으로 변화된 경우와 기준 클럭이 요동하는 경우에도 생성되는 타이밍 클럭의 위상이 불필요하게 변화하는 것을 방지할 수 있다.
동기형의 다이나믹 RAM(SDRAM) 등의 동기형의 집적 회로 장치는 외부로부터 공급되는 기준 클럭에 동기하여, 혹은 기준 클럭과 소정의 위상 관계의 타이밍에 내부 회로를 동작시킨다. 그 때문에, 기준 클럭의 위상을 조정하여 타이밍 클럭을 생성하는 타이밍 클럭 발생 회로가 내부에 설치된다.
이러한 타이밍 클럭 발생 회로는 집적 회로 장치내에서의 기준 클럭의 전파 지연에 의한 영향을 없애기 위해서, DLL 회로를 이용한다. 즉, DLL 회로는 기준 클럭을 지연시켜 타이밍 클럭을 출력하는 가변 지연 회로와, 기준 클럭과 그것을 지연시킨 가변 클럭의 위상을 비교하여, 이들의 위상이 정합(整合)하도록 가변 지연 회로의 지연량을 조정하는 위상 비교·지연 제어 회로를 포함한다. 이러한 DLL 회로는, 예컨대 일본 특허 공개 평10-112182호 공보(1998년 4월 28일 공개)에 기본적인 구성이 나타난다.
상기 DLL 회로내의 가변 지연 회로는 소정의 지연 단위를 갖는 지연 단위 회로를 복수단 접속하여 구성된다. 따라서, 그 지연 단위의 단수를 변경할 때마다 가변 지연 회로가 생성하는 타이밍 클럭의 위상이 지연 단위분만큼 변동한다. 이러한 지연 단위분의 변동은 양자화 오차라고 불리고, 이러한 오차에 따라 타이밍 클럭은 양자화 오차분의 지터(요동)를 갖는다. 그 때문에, 타이밍 클럭의 위상을 기준 클럭에 정확히 맞추기 어렵게 된다.
이러한 지터를 작게 하고, 또한 타이밍 클럭의 위상을 기준 클럭에 정밀하게 맞추기 위해서, 본 출원인은 러프용 DLL 회로와 파인용 DLL 회로를 이용한 계층형의 DLL 회로를, 예컨대, 일본 특허 출원 평9-203315(1997년 7월 29일 출원), 미국 출원 번호09/089,397(1998년 6월 3일 출원)에 제안했다.
이러한 계층형의 DLL 회로는 러프용 DLL 회로에 의해 타이밍 클럭의 위상을 러프용의 지연 단위로 조정함과 동시에, 파인용 DLL 회로에 의해 파인용의 보다 미세한 지연 단위로도 조정함으로써 타이밍 클럭의 위상을 기준 클럭에 의해 정밀하게 맞출 수 있다.
그러나, 이러한 계층형의 DLL 회로를 이용한 경우에도 외부로부터 공급되는 기준 클럭의 위상이 전원 노이즈 등의 원인으로 일시적으로 크게 시프트되는 경우에는 러프용의 지연 단위로 가변 지연 회로의 지연량이 조정되어 버린다. 그 결과, 다음 위상 비교의 타이밍까지의 동안에 러프용의 큰 지연 단위의 지터가 타이밍 클럭에 발생하게 된다. 이러한 큰 지터가 발생하면, 타이밍 클럭에 의한 내부 회로의 제어가 정상적으로 행해지지 못하게 된다.
또한, 외부로부터 공급되는 기준 클럭이 일정한 지터(요동)를 갖는 경우, 파인용의 지연 단위에서의 위상 조정이 무제한으로 행해져, 파인용 DLL 회로가 록 온(lock on) 상태가 되지 않는 경우가 있다. 그 경우, 타이밍 클럭이 무제한의 지터를 계속 가지게 되어 타이밍 클럭에 의한 내부 회로의 제어가 정상으로 행해지지 못하게 된다.
그래서, 본 발명의 목적은 노이즈 등의 원인으로 일시적으로 기준 클럭의 위상이 시프트된 경우에도 타이밍 클럭의 지터를 최소한으로 억제할 수 있는 계층형의 DLL 회로를 이용한 타이밍 클럭 발생 회로를 제공하는 것에 있다
또한, 본 발명의 다른 목적은 기준 클럭에 일정한 지터가 포함되는 경우라도, 생성되는 타이밍 클럭의 위상을 고정할 수 있는 계층형의 DLL 회로를 이용한 타이밍 클럭 발생 회로를 제공하는 것에 있다.
또, 본 발명의 다른 목적은 노이즈 등의 원인으로 일시적으로 기준 클럭의 위상이 시프트된 경우에도 타이밍 클럭의 지터를 최소한으로 억제할 수 있고, 또, 기준 클럭의 위상이 변동하여도 파인용 가변 지연 회로의 지연 제어 범위를 초과하여 타이밍 클럭의 위상에 일치시킬 수 있는 계층형의 DLL 회로를 이용한 타이밍 클럭 발생 회로를 제공하는 것에 있다.
도 1은 계층형 DLL 회로를 이용한 타이밍 클럭 발생 회로의 구성도.
도 2는 도 1의 타이밍 클럭 발생 회로의 위상 조정 순서를 도시하는 흐름도.
도 3은 제1 실시예의 타이밍 클럭 발생 회로의 구성도.
도 4는 도 3의 타이밍 클럭 발생 회로의 타이밍 차트도.
도 5는 DLL 제어 회로를 도시한 도면.
도 6은 분주기의 회로도.
도 7은 제1 실시예의 위상 조정의 흐름도.
도 8은 러프용 가변 지연 회로를 도시한 도면.
도 9는 파인용 가변 지연 회로를 도시한 도면.
도 10은 위상 비교기(19, 21)내의 위상 비교부의 회로도.
도 11a~도 11c는 도 10의 위상 비교부의 동작을 도시하는 파형도.
도 12는 위상 비교기(19, 21)내의 위상 비교 출력부의 회로도.
도 13a~도 13c는 도 12의 위상 비교 출력부의 동작을 도시하는 파형도.
도 14는 지연 제어 회로의 회로도.
도 15는 제2 및 제3 실시예의 타이밍 클럭 발생 회로의 구성도.
도 16은 제2 실시예의 DLL 제어 회로를 나타내는 도면.
도 17은 제2 실시예의 위상 조정의 흐름도.
도 18은 제3 실시예의 DLL 제어 회로를 나타내는 도면.
도 19는 제3 실시예의 위상 조정의 흐름도.
도 20은 제4 실시예의 타이밍 클럭 발생 회로의 구성도.
도 21은 제4 실시예의 위상 조정의 흐름도.
도 22는 단수 설정 회로를 도시한 도면.
도 23은 제4 실시예의 파인용 지연 제어 회로를 도시한 도면.
〈도면의 주요 부분에 대한 부호의 설명〉
11, 15 : 러프용 가변 지연 회로
12, 16 : 파인용 가변 지연 회로
14 : 분주기
17, 18 : 더미 지연 회로
19 : 러프용 위상 비교기
20 : 러프용 지연 제어 회로
21 : 파인용 위상 비교기
22 : 파인용 지연 제어 회로
23 : DLL 제어 회로
상기 목적을 달성하기 위하여, 본 발명은 러프용의 지연 단위로 위상 조정 가능한 러프용 DLL 회로와, 러프용의 지연 단위보다 작은 파인용의 지연 단위로 위상 조정 가능한 파인용 DLL 회로를 갖는 계층형의 DLL 회로를 포함한다. 그리고, 위상 조정이 개시하면 먼저 러프용의 DLL 회로만을 작동시켜 록 온하면 러프용의 DLL 회로의 위상 조정을 정지하고 러프용 DLL 회로의 지연량을 고정한다. 또한, 러프용 DLL 회로가 록 온하면 파인용 DLL 회로를 작동시킨다. 이와 같이 함으로써, 기준 클럭의 위상이 전원 노이즈 등의 원인으로 일시적으로 크게 시프트되어도, DLL 회로에 의해 생성되는 타이밍 클럭의 위상은 파인용의 지연 단위에 의해서만 위상 조정이 행해진다. 따라서, 일시적인 위상 시프트에 대한 타이밍 클럭의 지터량을 파인용의 지연 단위분의 작은량으로 억제할 수 있다. 러프용의 DLL 회로의 위상 조정의 정지는 예컨대, 위상 비교 회로의 위상 비교를 정지하거나 위상 비교 회로로의 클럭의 입력을 정지함으로써 행해진다.
또한, 본 발명은 파인용의 DLL 회로도 록 온하면 DLL 회로용의 클럭의 주파수를 낮게 하여 장(長)주기에 걸친 위상 조정 동작으로 변경하고, 그 후의 위상 조정은 파인용 DLL 회로만으로 행한다. 그 결과, DLL 회로에서의 소비전력을 작게 억제할 수 있다. 혹은, 본 발명은 파인용의 DLL 회로가 소정 횟수의 위상 조정을 행하면, 강제적으로 DLL 회로용의 클럭의 주파수를 낮게 하여 장주기로의 위상 조정 동작으로 변경하고, 그 후의 위상 조정은 파인용 DLL 회로만으로 행한다. 이와 같이 함으로써, 기준 클럭 자체에 지터가 포함되어 있어도, 파인용 DLL 회로가 록 온할 수 없기 때문에 생성되는 타이밍 클럭의 위상 조정이 단주기로 반복되는 것을 방지할 수 있다.
또한, 본 발명은 파인용의 DLL 회로도 록 온하면, 파인용의 DLL 회로의 위상 조정 동작도 정지하는 것을 특징으로 한다. 그 결과, 그 후 노이즈에 의해 기준 클럭의 위상이 일시적으로 시프트되어도, 생성되는 타이밍 클럭의 위상이 변동하는 것이 방지된다. 혹은, 본 발명은 파인용의 DLL 회로가 소정 횟수의 위상 조정을 행하면, 파인용의 DLL 회로의 위상 조정 동작도 정지하는 것을 특징으로 한다. 이와 같이 함으로써, 기준 클럭 자체에 지터가 포함되어 있어도 파인용 DLL 회로가 록 온하지 않고도 생성되는 타이밍 클럭의 위상이 요동하는 것을 방지할 수 있다.
본 발명은 계층형의 DLL 회로를 이용하고, 위상 조정 개시시에는 러프용 DLL 회로만으로 위상 조정을 행하고, 러프용 DLL 회로가 록 온하면 그 위상 조정을 정지하고 파인용 DLL 회로에 의해 위상 조정을 행한다. 단지, 파인용 DLL 회로에 의한 위상 조정중에, 파인용 가변 지연 회로의 최대 단수를 넘어 지연량이 제어되면, 러프용 DLL 회로의 러프용 지연 단위를 1단 증가시킨다. 또한, 파인용 DLL 회로에 의한 위상 조정중에, 파인용 가변 지연 회로의 최소 단수보다 낮게 지연량이 제어되면, 러프용 DLL 회로의 러프용 지연 단위를 1단계 감소시킨다. 그 결과, 러프용 DLL 회로의 위상 조정이 정지하고 있는 사이에, 공급되는 기준 클럭의 위상이 파인측의 위상 조정 범위를 넘어 크게 변동하여도 러프용 가변 지연 회로의 지연량을 미(微)조정할 수 있기 때문에, 이러한 변동에 따르는 타이밍 클럭을 생성할 수 있다. 단지, 그 경우에도 주로 파인용 DLL 회로에 의해 위상 조정이 행해지기 때문에 생성되는 타이밍 클럭의 지터를 작게 억제할 수 있다.
상기 목적을 달성하기 위해서, 본 발명은 기준 클럭의 위상을 조정하여소정의 타이밍 클럭을 생성하는 타이밍 클럭 발생 회로에 있어서,
상기 기준 클럭을 제어된 지연 시간만큼 지연하여 상기 타이밍 클럭을 출력하며, 상호 직렬로 접속되어 러프용 지연 단위로 상기 지연 시간이 제어되는 러프용 가변 지연 회로와 상기 러프용 지연 단위보다도 짧은 파인용 지연 단위로 상기 지연 시간이 제어되는 파인용 가변 지연 회로를 갖는 제1 가변 지연 회로와
상기 타이밍 클럭과 동등한 타이밍을 갖는 피드백용 클럭을 소정 시간 지연시킨 가변 클럭과 상기 기준 클럭의 위상을 비교하여, 상기 위상들이 일치하도록 상기 러프용 가변 지연 회로를 제어하는 러프용 위상 비교·지연 제어 회로와,
상기 가변 클럭과 상기 기준 클럭의 위상을 비교하여, 상기 위상들이 일치하도록 상기 파인용 가변 지연 회로를 제어하는 파인용 위상 비교·지연 제어 회로와,
위상 조정의 개시시에 상기 러프용 위상 비교·지연 제어 회로를 활성화하고, 상기 러프용 위상 비교·지연 제어 회로가 록 온을 검출한 후에, 상기 러프용 가변 지연 회로의 지연 시간을 유지하고 상기 파인용 위상 비교·지연 제어 회로를 활성화하여, 상기 파인용 가변 지연 회로의 지연 제어를 행하게 하는 DLL 제어 회로를 포함하는 것을 특징으로 한다.
또한, 상기 목적을 달성하기 위해서, 본 발명은 기준 클럭의 위상을 조정하여 소정의 타이밍 클럭을 생성하는 타이밍 클럭 발생 회로에 있어서,
상기 기준 클럭을 제어된 지연 시간만큼 지연하여 상기 타이밍 클럭을 출력하고, 상호 직렬로 접속되어 러프용 지연 단위로 상기 지연 시간이 제어되는 러프용 가변 지연 회로와 상기 러프용 지연 단위보다도 짧은 파인용 지연 단위로 상기 지연 시간이 제어되는 파인용 가변 지연 회로를 갖는 제1 가변 지연 회로와,
상기 타이밍 클럭과 동등한 타이밍을 갖는 피드백용 클럭을 소정 시간 지연시킨 가변 클럭과 상기 기준 클럭의 위상을 비교하여, 상기 위상들이 일치하도록 상기 러프용 가변 지연 회로를 제어하는 러프용 위상 비교·지연 제어 회로와,
상기 가변 클럭과 상기 기준 클럭의 위상을 비교하여, 상기 위상들이 일치하도록 상기 파인용 가변 지연 회로를 제어하는 파인용 위상 비교·지연 제어 회로와,
위상 조정의 개시시에 상기 러프용 위상 비교·지연 제어 회로를 활성화하여, 상기 러프용 위상 비교·지연 제어 회로가 록 온을 검출한 후에 상기 러프용 가변 지연 회로의 지연 시간을 유지함과 동시에 상기 파인용 위상 비교·지연 제어 회로를 활성화하고 상기 파인용 위상 비교·지연 제어 회로가 록 온을 검출했을 때 상기 파인용 가변 지연 회로의 지연 시간을 유지하여, 위상 조정을 종료시키는 DLL 제어 회로를 포함하는 것을 특징으로 한다.
또한, 상기 목적을 달성하기 위해서, 본 발명은 기준 클럭의 위상을 조정하여 소정의 타이밍 클럭을 생성하는 타이밍 클럭 발생 회로에 있어서,
상기 기준 클럭을 제어된 지연 시간만큼 지연하여 상기 타이밍 클럭을 출력하며, 상호 직렬로 접속되어 러프용 지연 단위로 상기 지연 시간이 제어되는 러프용 가변 지연 회로와 상기 러프용 지연 단위보다도 짧은 파인용 지연 단위로 상기 지연 시간이 제어되는 파인용 가변 지연 회로를 갖는 제1 가변 지연 회로와,
상기 타이밍 클럭과 동등한 타이밍을 갖는 피드백용 클럭을 소정 시간 지연시킨 가변 클럭과 상기 기준 클럭의 위상을 비교하여, 상기 위상들이 일치하도록 상기 러프용 가변 지연 회로를 제어하는 러프용 위상 비교·지연 제어 회로와,
상기 가변 클럭과 상기 기준 클럭의 위상을 비교하여, 상기 위상들이 일치하도록 상기 파인용 가변 지연 회로를 제어하는 파인용 위상 비교·지연 제어 회로를 포함하며,
위상 조정 개시시에 상기 러프용 위상 비교·지연 제어 회로가 활성화되어 상기 러프용 가변 지연 회로의 지연량이 제어되고,
상기 러프용 위상 비교·지연 제어 회로가 록 온을 검출한 후에 상기 러프용 위상 비교·지연 제어 회로의 위상 비교를 정지시키고, 상기 파인용 위상 비교·지연 제어 회로가 활성화되어 상기 파인용 가변 지연 회로의 지연량이 제어되며, 상기 파인용 가변 지연 회로가 최대 지연량을 초과한 경우 상기 러프용 가변 지연 회로의 지연량이 상기 러프용 지연 단위만큼 증가되고, 상기 파인용 가변 지연 회로의 지연량이 최소 지연량 보다 작은 경우 상기 러프용 가변 지연 회로의 지연량이 상기 러프용 지연 단위만큼 감소되는 것을 특징으로 한다.
이하, 본 발명의 실시의 형태의 예에 관해서 도면을 참조하여 설명한다. 그러나, 이러한 실시예가 본 발명의 기술적 범위를 한정하는 것은 아니다.
도 1은 본 출원인에 의해 출원된 일본 특허 출원 평9­203315(1997년 7월29일 출원)에 개시된 계층형 DLL 회로를 이용한 타이밍 클럭 발생 회로의 구성도이다. 이 구성예에서는 고정밀도의 위상 조정을 실현하기 위해서, 러프 조정용 DLL 회로 및 파인 조정용 DLL 회로가 계층 구조로 되어 있다. 외부 클럭 신호 CLK가 입력 버퍼(10)를 통해 수신되어 내부 클럭 i-clk로서 입력되고, 러프용 가변 지연 회로(11) 및 파인용 가변 지연 회로(12)에 공급되어 타이밍 클럭 CLK12로서 출력된다. 또한, 내부 클럭 i-clk는 분주기(14)에 입력되고 그 신호의 주파수가 분주되어, 저주파수의 클럭 신호 CLK1,이 생성된다. 이 분주된 클럭 신호 CLK1 및은 러프용 위상 비교기(19) 및 파인용 위상 비교기(21)에 제1 입력(기준 클럭 c-clk)으로서 각각 공급됨과 동시에, 직렬 접속된 러프용 가변 지연 회로(15) 및 파인용 가변 지연 회로(16)에 공급된다. 파인용 가변 지연 회로(16)로부터 출력되는 피드백 클럭 CLK16은 타이밍 클럭 CLK12과 동등한 타이밍을 가지며, 더미 데이터 버퍼(17) 및 더미 입력 버퍼(18)를 통해 러프용 위상 비교기(19) 및 파인용 위상 비교기(21)에 제2 입력(가변 클럭 d-i-clk)으로서 각각 공급된다.
러프용 위상 비교기(19) 및 파인용 위상 비교기(21)는 상기 2개의 입력클럭의 위상을 비교하여, 그 비교 결과를 러프용 지연 제어 회로(20) 및 파인용 지연 제어 회로(22)에 각각 출력한다. 러프용 지연 제어 회로(20) 및 파인용 지연 제어 회로(22)는 러프용 가변 지연 회로(11, 15) 및 파인용 가변 지연 회로(12, 16)의 지연량을 각각의 위상 비교 결과를 바탕으로 각각 제어한다. 내부클럭 i-clk는 상기한 바와 같이 직렬 접속된 러프용 가변 지연 회로(11)와 파인용 가변 지연 회로(12)에 의해 지연되어 타이밍 클럭 CLK12를 생성하고, 이 타이밍 클럭 CLK12는 데이터 출력 버퍼(13)에 공급된다. 데이터 출력 버퍼(13)는 공급된 타이밍 클럭 CLK12에 동기하고 내부의 데이타 DATA를 수신하여 외부로 출력한다.
고정밀도의 위상 조정을 실시하기 위해서, 이 타이밍 클럭 발생 회로에는 DLL 제어 회로(23)가 설치된다. DLL 제어 회로(23)는 러프용 위상 비교기(19) 및 파인용 위상 비교기(21)에서의 위상 비교 결과를 바탕으로 분주기(14), 러프용 위상 비교기(19) 및 파인용 위상 비교기(21)의 동작을 제어한다.
도 2는 도 1의 타이밍 클럭 발생 회로의 위상 조정 순서를 도시하는 흐름도이다. 이 플로우 차트에 기초하여 위상 조정 순서를 설명한다. 먼저, 전원 투입 시간 또는 파워 다운으로부터의 복귀시에, 분주기(14)는 단주기(1/4분주)로 설정되고(단계 S1), 위상 비교 동작이 러프용 위상 비교기(19) 및 파인용 위상 비교기(21)를 이용하여 실시된다(단계 S2). 러프용 위상 비교기(19)로부터 록 온 신호 JST-R이 출력되지 않은 경우, 제1 및 제2 입력 클럭이 단주기의 상태(단계 S4)로 러프용 지연 제어 회로(20)에 의해 러프용 가변 지연 회로(11, 15)의 지연량만이 조정된다(단계 S5). 러프용 위상 비교기(19)로부터 록 온 신호 JST-R이 출력되면(단계 S3), 파인용 위상 비교기(21)의 비교 결과에 따라서 위상 조정이 실시된다(단계 S8). 파인용 위상 비교기(21)로부터 록 온 신호 JST-F가 출력되지 않은 경우, 단주기의 상태(단계 S7)대로 파인용 가변 지연 회로(12, 16)의 지연량만이 조정된다(단계 S8). 그리고, 파인용 위상 비교기(21)로부터 록 온 신호 JST-F가 출력되면(단계 S6), 분주기(14)가 장주기(1/256 분주)로 설정된다(단계 S9). 그 후는 장주기로 위상 비교가 행해져, 러프용 위상 비교기(19) 또는 파인용 위상 비교기(21)가 록 온 상태에서 시프트된 경우만, 분주기가 단주기로 재설정되어(단계 S4, S 7), 대응하는 가변 지연 회로(11, 12, 15, 16)의 지연량이 조정된다.
상기의 타이밍 클럭 발생 회로에서는 파인용 위상 비교기(21)가 록 온한 후, 장주기로 클럭 신호, d-i-clk가 샘플링되어, 러프용 위상 비교기(19) 및 파인용 위상 비교기(21)로 위상 비교가 실시된다. 이 때, 전원 노이즈등에 의해서 기준이 되는 내부 클럭 신호 i-clk의 위상이 변동하면, 위상 비교 결과에 오차가 생겨 위상 비교기(19, 21)가 록 온 상태로부터 시프트되는 발생하게 된다. 그 오차는 지연 제어 회로(20, 21)에 의해 검출되어, 가변 지연 회로(11, 15, 12, 16)의 지연량을 변경하도록 제어되어, 생성되는 타이밍 클럭 CLK12의 지터의 원인이 된다.
특히, 러프용 위상 비교기(19)의 위상 비교 결과에 오차가 생겨 록 온 상태로부터 시프트되면, 러프용 가변 지연 회로(11)의 큰 단위 지연량 이상의 지터(요동)가 타이밍 클럭 CLK12에 생기게 된다. 타이밍 클럭 신호 CLK12로 발생하는 지터가 크면, 내부 회로인 데이터 출력 버퍼(13)가 정확한 위상 조정을 할 수 없게 된다.
〔제1 실시예〕
도 3은 본 발명의 제1 실시예의 타이밍 클럭 발생 회로의 구성도이다. 도 3에서, 도 1과 대응하는 부분에는 동일한 도면 부호를 부여한다. 제1 실시예의 타이밍 클럭 발생 회로는 도 1과 같이 러프 위상 조정용의 DLL 회로와, 파인 위상 조정용의 DLL 회로 회로 등을 갖는다.
도 4는 도 3의 타이밍 클럭 발생 회로의 타이밍 차트도이다. 도 4를 참조하면서, 도 3의 타이밍 클럭 발생 회로의 동작을 설명한다. 외부 클럭 CLK는 내부 버퍼(10)를 통해 수신되어 내부 클럭 i-clk가 된다. 내부 클럭 i-clk는 기준 클럭이며, 러프용 가변 지연 회로(11)와 파인용 가변 지연 회로(12)를 통과하여 타이밍 클럭 CLK12로서 데이터 출력 버퍼(13)에 공급된다.
기준 클럭인 내부 클럭 i-clk는 분주기(14)에 의해 소정의 주파수로 분주되어 클럭 CLK1 및 그 반전 클럭이 된다. 이들의 클럭 CLK1,은 내부 클럭 i-clk과는 분주기의 지연분이 약간 다른 위상을 가지며, DLL 회로에서의 기준 클럭이 된다. 반전 클럭은 러프용 위상 비교기(19)와 위상 비교기(21)의 기준 클럭으로서 입력된다. 클럭 CLK1은 DLL 회로내의 피드 백 루프용의 러프 가변 지연 회로(15)와 파인 가변 지연 회로(16)에 의해 지연되어, 타이밍 클럭 CLK12과 거의 동일한 위상을 갖는 피드백용 클럭 CLK16이 생성된다. 이 클럭 CLK16은 도 1과 같이 더미 데이터 출력 버퍼(17)와 더미 입력 버퍼(18)에 의해 데이터 출력 버퍼(13)와 클럭 입력 버퍼(10)와 동일한 지연량을 부여받고, 가변 클럭 d-i-clk로서 러프용 위상 비교기(19)와 파인용 위상 비교기(21)에 공급된다. 각각의 위상 비교 결과에 따라서, 러프용 지연 제어 회로(20)가 지연 제어 신호 N20을 가변 지연 회로(11, 15)에 부여한다. 또한, 파인용 지연 제어 회로(22)가 지연 제어 신호 N22를 가변 지연 회로(12, 16)에 부여한다.
각각의 위상 비교기(19, 21)는 분주된 기준 클럭/CLK의 상승 엣지와, 지연된 가변 클럭 d-i-clk의 상승 엣지를 위상 비교하여, 상기 위상 비교 결과에 따라서, 이들의 위상이 일치하도록, 지연 제어(20, 22)가 가변 지연 회로(11, 15, 12, 16)의 지연량을 제어한다. 이 지연량의 제어는 보다 상세한 설명은 후술하지만, 구체적으로는 각각의 지연 단위를 1 증가 또는 감소시킴으로써 행해진다.
제 1의 실시예에서는 DLL 제어 회로(23)는 위상 조정 개시시에는 러프용 활성화 신호 S1을 생성하여 러프용 위상 비교기(19)를 활성화한다. 그 결과, 러프용 위상 비교기(19)가 양 입력 클럭, d-i-clk의 위상을 비교하여, 러프용 제어 회로(20)가 러프용 가변 지연 회로(11, 15)의 지연량을 조정한다. 러프용 위상 비교기(19)가 록 온을 검출하면, 록 온 신호 JST- R을 DLL 제어 회로(23)에 공급한다. 또한 그에 응답하여, DLL 제어 회로(23)는 러프용 활성화 신호 S1을 비활성 상태로 하여 러프용 위상 비교기(19)의 동작을 정지시킨다. 그와 함께, DLL 제어 회로(23)는 파인용 활성화 신호 S2를 생성하여, 파인용 위상 비교기(21)를 활성화한다. 이에 따라 파인용 가변 지연 회로(12, 16)의 지연량이 조정된다. 파인용 가변 지연 회로(12, 16)의 지연량이 조정되는 동안은 러프용 가변 지연 회로(11, 15)의 지연량은 록 온 시의 상태로 유지되어 변동하지 않는다.
그리고, 파인 위상 비교기(21)가 록 온을 검출하면, 록 온 신호 JST-F 가 분주기(14)에 공급되어, 분주기(14)는 보다 낮은 주파수로 내부 클럭 i-clk를 분주한다. 그 결과, 보다 긴 주기로 파인 위상 비교기(21)에 의한 위상 비교와, 그에 수반하는 파인용 가변 지연 회로(12, 16)의 지연량의 조정이 행하여진다.
도 5는 DLL 제어 회로를 도시한 도면이다. DLL 제어 회로(23)는 NOR 게이트(25), 인버터(26, 27, 31), 래치 회로(30) 및 P 채널 트랜지스터(28), N 채널 트랜지스터(29)를 갖는다. 전원이 투입된 때에 생성되는 파워 온 리셋 신호 PW1 또는 파워 다운 모드로부터의 복귀 신호 PW2가 공급되면, 트랜지스터(29)가 도통하여, 러프용 위상 비교기의 인에이블 신호 S1을 H 레벨의 활성 상태로 한다. 또한, 러프용 위상 비교기(19)가 록 온을 검출하여 러프용 록 온 신호 JST-R을 H 레벨로 하면, 트랜지스터(28)가 도통하여 러프용 위상비교기의 인에이블 신호 S1을 L 레벨의 비활성 상태로 하고, 파인용 위상 비교기의 인에이블 신호 S2를 H 레벨의 활성 상태로 한다.
도 6은 분주기의 구성도이다. 분주기(14)는 내부 클럭 i-clk의 주파수를 1/4분주하는 분주기(32)와 그것보다 분주율이 낮은 1/256 분주하는 분주기(33)를 갖는다. 그리고, NAND 게이트(34, 35, 36)에 의, 파인측 록 온 신호 JST-F에 따라서, 1/4분주 또는 1/245분주 중 어느 하나의 분주 클럭 CLKl,을 생성한다. 즉, 파인 록 온 신호 JST-F가 L 레벨일 때는 1/4분주된 클럭이 출력되어 파인용 위상 비교기(21)가 록 온을 검출하여 파인 록 온 신호 JST-F를 H 레벨로 하면, 1/256분주된 클럭이 출력된다.
도 7은 제1 실시예의 위상 조정의 플로우 차트도이다. 전원 투입 시간과 파워 다운으로부터의 복귀시에는 파워 온 리셋 신호 PW1 또는 파워 다운 복귀 신호 PW2가 DLL 제어 회로(23)에 공급된다. 이에 따라, 러프 위상 비교기 인에이블 신호 S1은 H레벨, 파인 위상 비교기 인에이블 신호 S2는 L 레벨로 설정된다. 이때, 파인용 위상 비교기(21)의 동작을 정지하고, 파인 록 온 신호 JST-F는 L레벨 그대로가 된다. 따라서, 분주기(14)는 내부 클럭 i -clk를 1/4분주하여, 클럭 CLK1,을 생성한다(단계 S10). 그리고, 러프용 위상 비교기(19)만으로 위상 비교를 행한다(단계 S11). 러프 위상 비교기(19)의 비교 결과는 러프 지연 제어 회로(20)에 공급되고, 그 비교 결과에 따라서, 러프 지연 제어 회로(20)는 지연 제어 신호 N20을 러프용 가변 지연 회로(11, 15)에 공급하여 그들의 지연량을 러프용 지연 단위로 조정한다(단계 S13).
러프용 위상 비교기(19)가 록 온을 검출하면, 록 온 신호 JST-R을 H레벨로 하여, DLL제어 회로(23)에 공급한다(단계 S12). 도 5에 나타낸 바와 같이, 록 온 신호 JST-R에 응답하여 DLL 제어 회로(23)는 러프용 위상 비교기의 인에이블 신호 S1을 L 레벨로 하여 러프용 위상 비교기(19)의 위상 비교 동작을 정지시킨다. 그 결과, 러프용 가변 지연 회로(11, 15)의 지연량은 고정된다. 또한, DLL 제어 회로(23)는 파인용 위상 비교기의 인에이블 신호 S2를 H레벨로 하여, 파인용 위상 비교기(21)를 활성 상태로 한다. 따라서, 이 이후는 파인용 위상비교기(21)만으로 위상 비교 동작을 행하고(단계 S15), 파인 위상 조정용 DLL 회로에 의한 위상 조정을 행한다(단계 S18).
이 위상 조정에서는 파인 지연 제어 회로(22)가, 위상 비교 결과에 따라서 파인용 가변 지연 회로(12, 16)의 지연량을 조정한다. 이 위상 조정에서는 파인용 가변 지연 회로(12, 16)가 작은 지연 단위를 1개씩 증가 또는 감소시킴으로써 그 지연량을 조정한다. 그 동안, 러프용 가변 지연 회로(11, 15)의 지연량은 록 온 시의 지연량으로 고정된다. 따라서, 이 상태로 내부 클럭 i-clk 등의 위상이 일시적으로 시프트되어도, 그에 따라 제어되는 위상의 조정량은 겨우 파인용의 지연 단위의 변동에 지나지 않기 때문에 타이밍 클럭 CLK12의 요동을 최소한으로 억제할 수 있다.
파인용 위상 비교기(21)가 록 온을 검출하면, 록 온 신호 JST-F가 H 레벨이 된다(단계 S16). 그 결과, 분주기(14)는 그 분주율이 보다 낮은 1/256 분주된 클럭 CLK1,을 생성한다(단계 S19). 따라서, 그 이후는 보다 장주기에서의 파인용 위상 비교 동작과 위상 조정이 행해진다. 제1 실시예에서는 파인측의 위상 조정 동작에 들어가면, 러프측의 위상 조정 동작은 정지되어, 러프용 가변 지연 회로의 지연량은 록 온 시의 지연량에 고정된다. 그리고, 파인용 가변 지연 회로의 지연량이 러프용 지연 단위보다도 작은 파인용 지연 단위로 가변 조정된다.
전원 노이즈 등으로 클럭 신호의 위상이 시프트되면, 파인용 위상비교기(21)가 록 온 상태를 벗어나, 파인용의 록 온 신호 JST-F가 다시 L 레벨이 되고, 분주기(14)는 1/4분주된 클럭 CLK1,을 출력하여(단계 S17), 다시 짧은 주기로 위상 비교와 지연 제어가 행하여진다. 이와 같이, 파인 위상 조정에 있어서, 록 온하면 장주기로 파인용의 위상 비교와 지연 제어가 행하여져, 록 온이 시프트되면 단주기로의 파인용의 위상 비교와 지연 제어가 행하여진다. 따라서, 안정 상태에서는 일시적인 클럭 신호의 위상이 시프트되는 것에 의해서 파인용 지연 단위에서의 위상 조정이 행해지는 것 뿐이고 러프용 지연 단위와 같은 큰 위상 조정이 발생하는 일은 없다. 따라서, 타이밍 클럭의 지터를 작게 할 수 있게 되어, 종래 기술에 비교해서 정확한 위상 조정이 가능해진다.
다음에, 도 3의 타이밍 클럭 발생 회로를 구성하는 가변 지연 회로(11, 15, 12, 16), 위상 비교기(19, 21), 및 지연 제어 회로(20, 21)의 구체적 구성예를 설명한다.
〔가변 지연 회로〕
도 8은 러프용 가변 지연 회로(11, 15)를 도시한 도면이다. 이 러프용가변 지연 회로는 입력 클럭 Cin을 지연시켜, 출력 클럭 Cout를 출력한다. 러프용 가변 지연 회로(11, 15)는 복수의 인버터(98∼112)와, NAND 게이트(113∼128)에 의해 도시되는 바와 같이 구성된다. NAND 게이트(113∼120)의 한편의 입력에는 입력 클럭 Cin을 지연시킨 클럭이 공급되고, 다른쪽의 입력에는 지연 제어 신호φE­1∼φE­32가 공급된다. 지연 제어 신호 φE-1∼φE-32중 어느 하나의 신호는 H 레벨이 되고, 나머지의 신호는 L 레벨이 된다.
지연 제어 신호 φE­1가 H 레벨이라고 가정하면, 다른 지연 제어 신호의 L 레벨에 의해 NAND 게이트(113∼119)의 출력은 전부 H레벨이 된다. 그 결과, NAND 게이트(121∼127)는 전부 L 레벨, 인버터(102∼108)는 전부 H 레벨이 된다. 그래서, 입력 클럭 Cin은 4개의 인버터(98∼101)와, NAND 게이트(120, 128)와, 4개의 인버터(109∼112)의 합계 10단의 게이트의 지연량을 가지며, 출력 클럭 Cout로서 출력된다. 이 상태가, 지연량이 최소의 상태이다.
그리고, H 레벨의 지연 제어 신호 φE­1∼φE­32가 도면중 우측으로 시프트할 때마다, NAND 게이트(127) 및 인버터(108)의 2단의 게이트의 지연량이 추가된다. 그리고, 지연 제어 신호 φE-32가 H 레벨이 되면, 최대의 지연량이 된다. 즉, 지연 제어 신호 φE­1∼φE­32중에, H 레벨의 지연 제어 신호가 우측으로 1만큼 시프트되면 NAND 게이트와 인버터의 2단분의 지연량이 증가되고, 좌측으로 1만큼 시프트되면 같은 2단분의 지연량이 감소된다. 이 2단분의 지연량은 러프용 지연 단위에 해당한다.
도 9는 파인용 가변 지연 회로를 도시한 도면이다. 입력 클럭 Cin이 지연되어 출력 클럭 Cout이 생성된다. 인버터(40, 41)의 사이에 트랜지스터(TR)과 커패시터(C)로 이루어진 지연 회로(FD1∼FD32)가 32단 설치된다. 그리고, 각각의 트랜지스터 TR에 지연 제어 신호 φE-1∼φE­32가 공급된다. 파인용가변 지연 회로(12, 16)의 경우는 지연 제어 신호 φE-1∼φE­32는 초단측에]서 제어된 단수까지의 지연 제어 신호가 H 레벨이 되어, 트랜지스터 TR을 도통시켜 커패시터 C를 접속한다. 그것보다 상단의 지연 제어 신호는 전부 L 레벨로 제어되어 트랜지스터 TR을 비도통으로 한다. 각각의 지연 회로 FD의 지연 시간은 파인용의 지연 단위에 대응한다.
〔위상 비교기〕
도 10은 위상 비교기(19, 21)내의 위상 비교부의 회로도이다. 또한, 도 11a~도 11c는 위상 비교부의 동작을 도시하는 파형도이다. 이 위상 비교부는 NAND 게이트(199∼203) 및 인버터(215)로 이루어진 부분에서 제1 입력의 기준(이하, c-clk로 함)와 제2 입력의 가변 클럭 d-i-clk와의 위상 관계를 검출하여, 노드 n1∼n4에 그 검출 결과를 생성한다. 양 클럭의 위상 관계는 도 11a에 나타내는 바와 같이 제1 클럭 c-clk에 비교하여 제2 클럭 d -i-clk의 위상이 진행하고 있는 상태와, 도 11b에 나타내는 바와 같이 양 클럭의 위상이 거의 일치하는 상태와, 도 11c에 나타내는 바와 같이, 제1 클럭 c-clk에 비교하고 제2 클럭 d-i-clk의 위상이 지연되는 상태로 분류된다.
도 11a의 상태의 경우는 양 클럭이 L 레벨의 상태에서는 노드 n 1∼n4은 전부 H레벨이며, 그 후, 제2 클럭 d-i-clk가 먼저 H 레벨이 되어,
n1=L, n2=H, n3=L, n4=H
가 된다. 그 후, 제1 클럭 c-clk가 지연되어 H 레벨로 되어도, 상기 노드 n1∼n4의 상태는 변화하지 않는다. NAND 게이트(198)는 양 클럭이 함께 H레벨이 되면 출력을 L 레벨로 하고, 그 하강 엣지로부터 소정 폭의 H 레벨 펄스가 NOR 게이트(216)로부터 출력된다. 이 H 레벨 펄스가 수신 펄스로서 NAND 게이트(204∼207)에 공급되어, 노드 n1∼n4의 상태가 NAND 게이트(208, 209)로 이루어진 래치 회로와, NAND 게이트(210, 211)로 이루어진 래치 회로에 각각 도입된다. 따라서, 신호 φb, φc, φd, φe는 도 10의 표에 나타내는 바와 같이,
φb=H, φc=L, φd= H, φe= L
이 된다.
도 11b의 상태는 제1 클럭 c-clk에 대하여 제2 클럭 d-i-clk의 위상이, NAND 게이트(201)와 인버터(215)의 지연 시간 이내의 범위에서 지연되는 경우이다. 그 경우는 제1 클럭 c-clk가 먼저 H 레벨이 되어,
n 1= H, n 2= L
이 되고, 또한 인버터(215)의 출력이 제2 클럭 d-i-clk 보다도 나중에 H 레벨이 되어,
n3= L, n4= H
가 된다.
따라서, 양 클럭이 H 레벨이 되는 타이밍에 래치되어, 신호 φb, φc, φ d, φe는 도 10의 표에 나타내는 바와 같이,
φb= L, φc= H, φd= H, φe= L
이 된다. 이 경우는 위상이 일치한 것을 의미하기 때문에, AND 게이트(418)의 출력의 위상 일치 신호 JST도 H 레벨을 출력한다.
도 11c의 상태에서는 제1 클럭 c-clk가 먼저 H 레벨이 되어, n1= H, n2= L, n3= H, n4= L
이 된다. 그 후, 제2 클럭 d-i-clk가 지연되어 H 레벨로 되어도, 상기한 노드 n1∼n4의 상태는 변화하지 않는다. 이 상태가 양 클럭이 H 레벨이 되는 타이밍에 래치되어, 신호 φb, φc, φd, φe는 도 10의 표에 나타내는 바와 같이,
φb= L, φc= H, φd= L, φe= H
가 된다.
이상과 같이, 게이트(201, 215)가 가변 지연 회로의 1단분의 지연에 대응하기 때문에, 파인용의 위상 비교기의 경우는 이들의 게이트(201, 215)가 커패시터로 치환된다. 또한, 게이트(256, 258)에 신호 S1, S2가 인가되고 클럭의 입력이 제어되어, 위상 비교 동작이 제어된다.
도 12는 위상 비교기(19, 21)의 위상 비교 출력부의 회로도이다. 또한, 도 13은 그 위상 비교 출력부의 동작을 도시하는 파형도이다. 파형도의 도 12는 도 10 및 도 11a~도 11c에 각각 대응한다
위상 비교 출력부는 양 클럭의 위상 비교의 타이밍에 생성되는 타이밍 신호 φa의 주파수를 1/2 분주하는 분주 회로(21A)와, 그 분주 회로(21A)로부터의 출력의 타이밍에 응답하여, 양 클럭의 위상 관계에 따라서 생성된 신호 φb, φc, φd, φe에 기초하여, 위상 비교 결과 신호 φso∼φRE를 출력하는 출력 회로(21B)로 구성된다.
1/2 분주 회로(21A)는 JK 플립 플롭 구성이며, 양 클럭 c-clk, d- i-clk가 함께 H 레벨이 되는 때를 NAND 게이트(198)(도 10)로 검출하고, 그 검출 펄스 φa를 1/2분주하여, 역상의 펄스 신호 n11과 n12를 생성한다. 검출 펄스φa가 게이트(226, 227)에 공급되고 반전 검출 펄스/φa가 게이트(222, 223)에 공급되고, 게이트(228, 229)로 이루어진 래치 회로와, 게이트(224, 225)로 이루어진 래치 회로 사이에서, 반전 신호를 전송한다. 그 결과, 1/2 분주된 역상의 펄스 신호 n11, n12가 생성된다.
출력 회로(21B)는 샘플링 래치된 신호 φb, φc, φd, φe를 디코드하고, 제1 클럭 c-clk(CLK1, CLK11)의 위상이 제2 클럭 d-i-clk보다 늦었을 때(상태 (A))는 인버터(236)의 출력을 H 레벨로 하고, 양 클럭의 위상이 일치하고 있을 때(상태 (B))는 인버터(236, 237)의 출력을 모두 L 레벨로 하고, 또 제1 클럭 c-clk의 위상이 제2 클럭 d-i-clk로부터 진행하고 있을 때(상태 (C))는 인버터(237)의 출력을 H 레벨로 한다.
따라서, 출력 회로(21B)는 NAND 게이트(232∼235)의 디코드 기능에 의해, 상기 상태 (A)의 때는 NAND 게이트(232, 233)가 타이밍 신호 n11, n 12에 응답하고, 제2 클럭 d-i-clk의 위상을 늦춰지도록, 가변 지연 회로(13)의 지연량을 증가시키는 위상 비교 결과 신호 φSO, φSE를 교대로 H 레벨로 한다. 즉, 도 13a에 나타내는 바와 같다. 또한, 상기한 상태 (B) 때는 출력 회로(21B)는 도 13b와 같이 위상 비교 결과 신호 φSO∼φRE를 생성하지 않는다. 또한, 상기한 상태 (C)의 때에는 도 13c와 같이, NAND 게이트(234, 235)가, 타이밍 신호 n11, n12에 응답하고 제2 클럭 d-i-clk의 위상을 진행시키도록 가변 지연 회로(13)의 지연량을 감소시키는 위상 비교 결과 신호 φRO, φRE를 교대로 H 레벨로 한다.
〔지연 제어 회로〕
도 14는 러프용 및 파인용 지연 제어 회로의 일부의 구성을 도시하는 회로도이다. 러프용 지연 제어 회로(20)는 위상 비교 결과 신호 φSO.∼φRE에 응답하여, NOR 게이트(431-1∼431-3)로부터 지연 제어 신호 φE­1∼φE-3을 출력한다. 도 8에 도시한 바와 같이, 지연 제어 신호 φE­1∼φE­32는 32비트로 구성된다.
지연 제어 회로는 위상 비교 결과 신호 φSO, φSE에 의해 H 레벨의 지연제어 신호 φE를 우측으로 시프트하여, 가변 지연 회로의 지연량을 증가시키고, 위상 비교 결과 신호 φRO, φRE에 의해 H 레벨의 지연 제어 신호 φE를 좌측으로 시프트하여 가변 지연 회로의 지연량을 감소시킨다.
지연 제어 회로의 각 단은 예컨대 1단번째에서는 NAND 게이트(432-1)와 인버터(433-1)로 이루어진 래치 회로를 각각 갖는다. 또한, 위상 비교 결과 신호 φSO∼φRE에 의해 래치 회로(432-1, 433-1)의 상태를 강제적으로 반전시키는 트랜지스터(434-1, 436-1)를 갖는다. 트랜지스터 438-1, 439-1는 반전의 대상밖의 경우에 트랜지스터(434-1, 436-1)에 의해서는 래치 회로가 반전되지 않도록 하기 위하여 설치된다. 2단번째∼3단번째의 회로도 같은 구성이다. 이들의 트랜지스터는 전부 N 채널형이다.
만일 L 레벨 펄스의 리셋트 신호 φR이 인가되면, NAND 게이트431-1∼431-3)의 출력은 전부 H 레벨이 되고, 인버터(433-1∼433-3)의 출력은 전부 L 레벨이 된다. 따라서, 노드(5b-1)가 L 레벨이 되고, NOR 게이트(431-1)의 출력의 출력 제어 신호 φE­1은 H 레벨이 된다. 또한, 노드(5a-1, 5a-2)가 모두 H 레벨이기 때문에, 그것 이외의 지연 제어 신호 φE­2, φE-3는 전부 L 레벨이 된다. 즉, 리셋트 신호 φR에 응답하여 지연 제어 신호 φE-1이 H 레벨이 되어, 가변 지연 회로(11, 15)는 최소 지연 시간에 제어된다
다음으로, 위상 비교가 실행되면, 양 클럭의 위상 관계에 따라서, 위상 비교 결과 신호 φSO∼φRE중 어느 하나가 H 레벨이 된다. 지금 만일, 위상 비교결과 신호 φSE가 H 레벨이 되면, 트랜지스터(434-1)가 도통하여, 노드(5a-1)를 강제적으로 L 레벨로 인하(引下)하고, 인버터(433-1)의 출력의 노드(5b-1)를 강제적으로 H 레벨로 인상(引上)한다. 그 결과, NOR 게이트(431-1)의 출력φE­1은 L 레벨이 된다. 또한, 노드(5a-1, 5b-2)가 모두 L 레벨이기 때문에, NOR 게이트(431-2)의 출력φE-2는 H 레벨이 된다. 그리고, 1단번째와 2단번째의 래치 회로는 그 상태를 유지한다. 또한, 그 후의 위상 비교에 의해 위상 비교 결과 신호 φSO가 H 레벨이 되면, 같은 동작에 의해, 노드(5a-2, 5b-3)가 모두 L 레벨이 되고, 지연 제어 신호 φE­3이 H 레벨이 된다. 이와 같이, 위상 비교 결과 신호 φSE와 φSO에 의하여 지연 시간이 길어지도록 지연 제어 신호 φE가 우측으로 시프트한다.
반대로, 위상 비교 결과 신호 φRE와 φRO에 의하여, 상기와 역의 동작에 의해, 지연 시간이 단축되도록 지연 제어 신호 φE가 좌측으로 시프트한다. 또한, 상기 위상 비교 회로의 출력부의 동작으로부터 알 수 있듯이, 위상 비교 결과 신호 φSE와 φRO는 제2 클럭 d-i-clk가 진행하고 있는 때에 위상 비교할 때마다 교대로 생성되고, 또한, 위상 비교 결과 신호 φRE와 φRO는 제2 클럭 d-i-clk가 지연되었을 때에 위상 비교할 때마다 교대로 생성된다.
또한, 위상 비교 결과 신호 φSE, φSO에 응답하여, 지연 제어 신호 φE가 잇달아 우측으로 이동하고, 최후에 지연 제어 신호 φE-32가 H 레벨이 된다. 이 상태에서는 인버터(433-32)의 출력이 L레벨, NAND 게이트 432-32의 출력이 H 레벨로 래치된다. 그래서, 더욱, 지연 시간을 연장시키는 비교 결과신호 φSO가 공급되면, NAND 게이트(432-43)의 출력이 L 레벨로 인하되고, 인버터(433-32)의 출력이 H 레벨로 인상된다.
이상이 러프용 지연 제어 회로(20)의 설명이다. 도 14를 파인용 지연 제어 회로(22)로서 이용하는 경우는 NOR 게이트(431-1∼431-32)의 대신에 2개의 인버터(430-1)가 노드(5b-1)에 접속된다. 또한, 같은 인버터가 각 단의 노드(5b-n)에 접속된다. 그 결과, 생성되는 파인용의 지연 제어 신호 φE-n(F)은 초단측에서 제어된 단수에 대응하는 신호까지 전부 H 레벨이 되어, 나머지의 최종단까지의 신호가 전부 L 레벨이 된다.
〔제2의 실시예〕
도 15는 제2 및 제3 실시예의 타이밍 클럭 발생 회로의 구성도이다. 도 1 및 도 3과 대응하는 부분에는 동일한 도면 부호를 부여했다. 도 15의 제2 실시예는 파인용 록 온 신호 JST-F가 파인용 위상 비교기(21)로부터 DLL 제어 회로(23)에 공급되는 점과, DLL 제어 회로가 러프용 록 온 신호 JST-R과 파인용 록 온 신호 JST-F의 양방을 수신하면 분주기(14)의 분주 동작을 정지시키는 점에서 도 3의 제1의 실시예와는 다르다. 그 이외는 제1 실시예와 동일한 구성이다.
도 16은 제2 실시예의 DLL 제어 회로를 나타낸 도면이다. 도 5에 나타낸 제1 실시예의 DLL 제어 회로의 구성에 덧붙여, NAND 게이트(43), 트랜지스터(44, 45) 및 래치 회로(46)가 설치된다. NAND 게이트(43)에는 러프용 록 온 신호 JST-R과 파인용 록 온 신호 JST-F가 공급되어, 양방의 신호가 H 레벨이 되면, 트랜지스터(44)가 도통하여, 분주기 인에이블 신호 S3가 H 레벨이 되어 분주기의 분주 동작을 정지시킨다.
도 17은 제2 실시예의 위상 조정의 플로우차트도이다. 이하, 도 16 및 17에 따라서 제2 실시예의 위상 조정을 설명한다.
제2 실시예의 DLL 제어 회로(23)에 따르면, 파워 온 리셋 신호 PW1과 파워 다운 복귀 신호 PW2중 어느 하나가 H 레벨이 되면, 인버터(26)의 출력이 H 레벨이 되어, 트랜지스터(45)가 도통하여, 분주기 인에이블 신호 S 3는 H 레벨이 되고, 분주기(14)는 예컨대 1/4 분주 동작을 개시한다(단계 S20). 그와 동시에, 트랜지스터(29)의 도통에 의해 러프용 위상 비교기 인에이블 신호 S1이 H 레벨이 되어 러프용 위상 비교기(19)의 위상 비교 동작이 행해진다(단계 S21). 그 결과 위상 조정의 개시시에는 러프용 위상 비교기(19)가 내부 클럭 i-clk을 1/ 4분주한 분주 클럭에 대하여 위상 비교를 행하고, 러프용 지연 제어 회로(20)는 그 위상 비교 결과에 따라서 러프용 가변 지연 회로(11, 15)의 지연량을 조정한다(단계 S23). 또한, 위상 조정 개시시는 트랜지스터(29)가 도통 상태에 있음으로 파인용 위상 비교기 인에이블 신호 S2는 L 레벨이 되며, 파인용위상 비교기(21)의 위상 비교 동작은 정지한다. 구체적으로는 제1 실시예와 같이, 파인용 위상 비교기(21)에는 기준 클럭/CLK와 가변 클럭 d-i-clk가 공급되지 않고 위상 비교는 정지한다.
러프용 위상 비교기(19)가 러프측의 록 온을 검출하면, 러프용 록 온 신호 JST-R을 H 레벨로 한다(단계 S22). 그 결과, 도 16의 DLL 제어 회로내의 트랜지스터(28)가 도통하여 래치 회로(30)의 상태를 반전하고, 러프용 위상 비교기 인에이블 신호 S1을 L 레벨로 하여 파인용 위상 비교기 인에이블 신호 S2를 H 레벨로 한다. 그 결과, 러프용 위상 비교기(19)의 위상 비교 동작이 정지하고, 러프용 가변 지연 회로(11, 15)의 지연량은 록 온 상태로 고정되어, 파인용 위상 비교기(21)의 위상 비교 동작이 개시한다(단계 S24). 그 후는 파인용 위상비교기(21)의 위상 비교 결과에 따라서, 파인용 지연 제어 회로(22)가 지연 제어 신호 N22을 생성하고, 파인용 가변 지연 회로(12, 16)의 지연량을 조정한다(단계 S26).
이윽고, 파인용 위상 비교기(21)가 파인측의 록 온을 검출하면, 파인용 록 온 신호 JST-F도 H 레벨이 된다. 그 결과, DLL 제어 회로(23)내에서는 NAND 게이트(43)의 출력이 L 레벨이 되어 트랜지스터(44)가 도통하고 래치 회로(46)를 반전하여, 분주기 인에이블 신호 S3이 L 레벨이 된다. 그 결과, 분주기(14)의 분주 동작이 정지한다. 따라서, 러프용 가변 지연 회로(11, 15)의 지연량과 파인용 가변 지연 회로(12, 16)의 지연량은 모두 각각이 록 온한 때의 지연량으로 고정된다. 그 때문에, 그 후 전원 노이즈 등에 의해 외부 클럭 CLK와 내부 클럭 i-clk의 위상이 일시적으로 시프트되더라도, 가변 지연 회로의 지연량은 고정되어 있기 때문에, 타이밍 클럭의 위상이 그에 따라 시프트되는 일은 없다. 즉, 지터가 없는 타이밍 클럭 CLK12을 내부 회로의 데이터 출력 버퍼(13)에 부여할 수 있다.
〔제3 실시예〕
도 18은 제3 실시예의 DLL 제어 회로를 도시한 도면이다. 또한, 도 19는 제3 실시예의 위상 조정의 플로우차트도이다. 또한, 제3실시예의 타이밍 클럭 발생 회로의 구성은 도 15에 나타낸다.
제3 실시예의 DLL 제어 회로(23)는 도 18에 나타내는 바와 같이, 파인용 위상 비교기 인에이블 신호 S2가 H 레벨의 동안, 클럭을 카운트하는 펄스 카운터(49)가 설치된다. 그리고, 파인용 록 온 신호 JST-F가 H 레벨이 되거나, 혹은 펄스 카운터(49)가 m개의 클럭을 카운트하던가 하면, 분주기 인에이블 신호 S3가 L 레벨이 되어, 분주기(14)의 동작이 정지한다. 그 결과, 파인용 위상 비교기(21)의 위상 비교 동작도 정지한다.
또한, 도 19의 흐름도는 제2 실시예에 덧붙여 단계 S31, S32, S33을 더하고 있는 것뿐이며, 분주기가 정지하는(단계 S27) 조건이 파인측의 록 온뿐만 아니라, 파인용 위상 비교기(21)의 위상 비교 횟수가 m회에 달할 때에도 해당된다. 이하 동작을 설명한다.
위상 조정을 시작하고 나서 러프용 위상 비교기(19)가 록 온하기까지의 위상 조정 동작은 제1 및 2 실시예와 마찬가지다. 러프용 위상 비교기(19)가 록 온하면(단계 S22), 러프용 록 온 신호 JST-R이 H 레벨이 된다. 이 때, 도 18에 도시한 바와 같이, 러프용 위상 비교기 인에이블 신호 S1이 L레벨, 파인용 위상 비교기 인에이블 신호 S2가 H 레벨로 설정된다. 이에 의해 러프용 위상 비교기(19)의 동작은 정지하고, 파인용 위상 비교기(21)가 위상 비교 동작을 개시한다(단계 S24). 이후는 파인용 위상 비교기(21)만으로 위상 비교를 행한다. 따라서, 러프용 가변 지연 회로(11, 15)의 지연량은 러프용 위상 비교기(19)가록 온한 때의 값에 고정된다.
DLL 제어 회로(23)내의 m 펄스 카운터(49)는 위상 조정 개시시에 1로 리셋트된다(단계 S31). 그 후, 러프측의 록 온 신호 JST-R의 발생에 의해, 파인용위상 비교기 인에이블 신호 S2가 H 레벨로 설정되어 파인용 위상 비교기(21)가 위상 비교를 개시한다. 그에 따른, 도 18에 도시한 바와 같이, 1/4 분주된 클럭 신호의 m 펄스 카운터(49)로의 입력이 개시한다(단계 S33).
파인용 위상 비교기가 록 온하지 않은 동안, 파인용 지연 제어 회로(22)에 의해 파인용 가변 지연 회로(12, 16)가 1단씩 시프트된다(단계 S26). 이 때, m 펄스 카운터(49)의 카운터치는 파인측 위상 비교 동작이 실시된 횟수, 즉 파인용지연 제어 회로(22)가 시프트시킨 파인용 가변 지연 회로(12, 16)의 지연 소자단수를 도시한다. 또한, 펄스 카운터의 최대 카운트치 m은 파인용 가변 지연회로(12, 16)의 지연 소자 단수에 가까운 값으로 설정되고 있다. 따라서, 파인측의 위상 비교 동작이 m회 실시되면, 파인용 위상 비교기(21)의 록 온 상태에 가까운 지연량에 파인용 가변 지연 회로(12, 16)가 설정되어 있다고 생각할 수 있다. 파인측의 위상 비교 동작이 m회 실시되기 전에 파인용 위상 비교기(21)가 록 온한 경우(단계 S25), 그 후의 동작은 제2 실시예와 마찬가지다. 파인측의 위상 비교 동작이 m회 실시되더라도 파인용 위상 비교기(21)가 록 온하지 않는 경우는(단계 S32), 파인용 위상 비교기(21)의 록 온 상태에 가까운 지연량으로 파인용 가변 지연 회로의 지연량이 설정되었다고 간주되고, m펄스 카운터로부터의 출력 신호가 H 레벨이 된다. 이에 따라, 분주기 인에이블 신호 S3가 L 레벨로 설정되어, 클럭 신호의 위상 조정 동작이 정지한다(단계 S27).
내부 클럭 신호 c-clk는 상기 위상 조정으로 지연량이 설정된 러프용 가변 지연 회로(11) 및 파인용 가변 지연 회로(12)를 통해 지연되고, 타이밍 클럭CLK12로서 데이터 출력 버퍼(13)에 공급된다. 데이터 출력 버퍼(13)는 공급된 클럭 신호 CLK12에 동기하여 내부로부터의 데이터 DATA를 수신하여 외부로 출력한다.
제3 실시예에 따르면, 외부 클럭 CLK 자체에 근소한 요동이 존재하는 경우, 파인측의 위상 조정 단계에 들어와 있는 어느 정도 록 온 상태에 가까운 상태까지 위상 조정이 행해지더라도, 완전한 록 온으로는 되지 않고 장기간에 걸치어 파인측의 위상 조정이 행해지는 경우가 있다. 그와 같은 파인측의 위상 조정 동작은 끊임없이 파인측의 가변 지연 회로의 지연량을 변경함으로써 생성되는 타이밍 클럭 CLK12의 위상에 요동(지터)이 계속 생기게 된다. 따라서, 제3 실시예에서는 어느 정도 파인측의 위상 조정 동작이 반복되면, 록 온 상태에 가깝다고 판단하여 강제적으로 분주기(14)의 동작을 정지하고, 파인측의 위상 조정도 종료시킨다. 그 결과, 양 가변 지연 회로(11, 12)의 지연량이 고정되어, 타이밍 클럭 CLK12의 요동은 없어진다. 따라서, 카운터(49)의 최대 카운트치 m은 러프용 지연 단위에 대응하는 파인용 지연 단위수 정도로 설정되는 것이 바람직하다. 이에 따라, 카운트치 m회 이내에, 러프용 지연 단위내에서 파인용의 위상 조정이 완료하게 된다.
제3 실시예의 m펄스 카운터(49)는 제1 실시예에 있어서도 이용할 수 있다. 즉, 도 7의 제1 실시예의 흐름에서 단계 S17과 S18 사이에 제3 실시예의 단계 S32, S33을 삽입한다. 따라서, 제1 실시예에 있어서, 러프측의 위상 조정이 록 온한 후 파인측의 위상 조정이 개시되어, 록 온하지 않고 m회분의 파인측의 위상 비교와 위상 조정을 행하면, 강제적으로 분주기 14의 분주율을 1/256로 인하한다. 이에 따라, 단주기에서의 파인측의 위상 조정의 기간이 불필요하게 길어지는 없다.
〔제4 실시예〕
도 20은 제4 실시예의 타이밍 클럭 발생 회로의 구성도이다. 또한, 도 21은 그 위상 조정의 흐름도이다. 도 20의 구성도에는 단수 설정 회로(52), 단수 검출 회로(53)가 추가되고, 또 단수 검출 회로(53)가 DLL 제어 회로(23)에 오버플로우 신호 φOF 및 언더플로우 신호 φUF를 공급하고, DLL 제어 회로(23)가 러프용 위상 비교기(19)에 업 신호 UP 및 다운신호 DOWN을 공급하고, 러프용 위상 비교기(19)가 파인용 지연 제어 회로(22)에 셋트 신호 φmax 및 리셋트 신호 φmin을 공급한다. 그 이외의 구성은 도 3의 제1 실시예와 동일하다.
제4 실시예는 파인측의 위상 비교 동작에 있어서, 파인용 가변 지연 회로의 사용 지연 단수에 따라서 러프용 가변 지연 회로의 지연량의 선행(advance) 또는 후행(regress) 처리를 실시한다. 즉, 위상 조정을 개시하고 나서 러프용 위상 비교기(19)가 록 온하기 까지의 위상 조정 동작은 제1∼3 실시예와 마찬가지이다. 러프용 위상 비교기(19)가 록 온하면, H 레벨의 러프용 록온 신호 JST-R이 DLL 제어 회로(23)에 공급된다. 이 때, 러프용 위상 비교기 인에이블 신호 S1이 L레벨, 파인용 위상 비교기 인에이블 신호 S2가 H 레벨로 설정된다. 이에 따라, 러프용 위상 비교기(19)의 동작은 정지하고, 파인용 위상 비교기(21)가 위상 비교 동작을 개시한다.
그 이후는 도 12에 도시한 바와 같이 파인용 위상 비교기(21)만으로 위상 비교를 행한다(단계 S41∼S51). 파인용 위상 비교기(21)의 비교 결과는 파인용 지연 제어 회로(22)에 출력된다. 파인용 지연 제어 회로(22)는 파인용 가변 지연 회로(12, 16)의 지연량을 위상 비교 결과를 바탕으로 조정한다. 이 때 설정된 파인용 가변 지연 회로(12, 16)의 지연 단수 J1은 도 20에 도시한 바와 같이 파인용 지연 제어 회로(22)로부터 단수 검출 회로(53)에 공급된다. 본 실시예에서는 후술하는 단수 설정 회로(52)가, 러프용 가변 지연 회로(11, 15)의 지연 단위 1단분에 상당하는 파인용 가변 지연 회로의 지연 단위의 단수를 측정한다. 측정된 단수는 단수 정보 J2로서 파인용 지연 제어 회로(22) 및 단수 검출 회로(53)에 공급된다. 단수 검출 회로(53)는 현재의 지연 단수 J1과 러프용 지연 단위 1단에 대응하는 파인용 지연 단위의 단수 J2의 값을 비교하여, 러프용 가변 회로(11, 15)의 선행 또는 후행 처리를 행할지의 여부를 판단하여, DLL 제어 회로(23)에 오버플로우 신호 φOF 또는 언더플로우 신호 φUF를 공급한다.
파인측 위상 비교에 있어서의 위상 조정 동작(도 21중의 S41∼S51)에 관해서는 파인용 가변 지연 회로를 시프트 업하는 경우(단계 S42의 +1)와, 파인용 가변 지연 회로를 시프트 다운하는 경우(단계 S42의 -1)와 파인용 위상 비교기가 록 온한 경우(단계 S42, YES)로 나눠 설명한다.
먼저, 시프트 업 때에서는 파인측의 위상 비교 결과에 의해 파인용 가변 지연 회로의 시프트 업 처리가 발생했을 때(단계 S42의 +1), 단수 검출 회로(53)가 파인용 가변 지연 회로의 사용 지연 단수 J1과 단수 설정 회로(52)가 설정한 설정 단수 정보 J2를 비교한다. 파인용 가변 지연 회로(12, 16)의 사용 지연 단수 J1이 러프용 가변 지연 회로의 지연 단위 1단분에 도달하지 않는 경우, 단수 검출 회로(53)에 의해 러프용 가변 지연 회로의 선행 처리는 불필요하다라고 판단된다(단계 S43, NO). 이때, 파인용 지연 제어 회로(22)에 의해서 파인용 가변지연 회로(12, 16)가 1단 시프트 업된다(단계 S44). 그리고, 단수 검출 회로(53)로부터 DLL 제어 회로(23)에 오버플로우 신호 φOF는 공급되지 않는다.
파인용 가변 지연 회로의 사용 지연 단수 J1이 러프용 가변 지연 회로의 지연 단위 1단분에 도달하고 있는 경우, 단수 검출 회로(53)에 의해 러프용 가변 지연 회로의 선행 처리가 필요하다고 판단되어(단계 S43, YES), 단수 검출 회로(53)로부터 DLL 제어 회로에 오버플로우 신호 φOF가 공급된다. 이 때, 도 20에 도시한 바와 같이 DLL 제어 회로(23)로부터 러프용 위상 비교기(19)에 업 신호 UP가 공급되고, 러프용 위상 비교기(19)가 1단 시프트 업하는 신호 φ SO, φSE를 생성하여, 러프용 지연 제어 회로(20)는 러프용 가변 지연 회로(11, 15)의 지연량을 1단 업한다(단계 S45). 또한, 러프용 위상 비교기(19)로부터 파인용 지연 제어 회로(22)에 리셋트 신호 φmin이 공급되어, 파인용 가변 지연회로(12, 16)가 최소 단수로 설정된다(단계 S46). 이 리셋트 신호 φmin은 러프용지연 제어 회로가 러프용 가변 지연 회로의 지연량의 시프트 업 동작을 실시하면 자동적으로 발생한다. 상기 시프트 업 처리가 종료하면, 다시 파인측의 위상 비교가 실시된다(단계 S41).
다음에, 시프트 다운시에서는 파인용 위상 비교 결과에 의해 파인용 가변 지연 회로(22)의 시프트 다운 처리가 발생했을 때(단계 S42의 -1), 단수 검출 회로(53)가 파인용 가변 지연 회로(12, 16)의 사용 지연 단수 J1과 단수 설정 회로(52)에 의해 설정된 단수 정보 J2를 비교한다. 파인용 가변 지연 회로(22)의 사용 지연 단수 Jl이 최소단에 도달하지 않는 경우, 단수 검출 회로(53)에 의해 러프용 가변 지연 회로(11, 15)의 후행 처리는 불필요하다고 판단된다(단계 S48, NO). 이에 따라 파인용 지연 제어 회로(22)에 의해서 파인용 가변 지연회로(12, 16)가 1단 시프트 다운된다(단계 S41). 이 때, 단수 검출 회로로부터 DLL 제어 회로로 언더 플로우 신호 φUF는 공급되지 않는다.
파인용 가변 지연 회로(12, 16)의 사용 지연 단수 J1이 최소단에 도달한 경우, 단수 검출 회로(53)에 의해 러프용 가변 지연 회로(11, 15)의 후행 처리가 필요하다고 판단되어(단계 S48, YES), 단수 검출 회로(53)로부터 DLL 제어 회로(23)로 언더 플로우 신호 φUF가 공급된다. 이 때, 도 20에 도시한 바와 같이, DLL 제어 회로(23)로부터 러프용 위상 비교기(19)에 다운 신호 DOWN이 공급되어, 러프용 가변 지연 회로(11, 15)가 1단 시프트 다운된다(단계 S49). 또한 러프용 위상 비교기(19)로부터 파인용 지연 제어 회로(22)에 셋트 신호 φ max가 공급되어, 파인용 가변 지연 회로(12, 16)가 최대 단수로 설정된다(단계 S50). 셋트 신호 φmax는 러프용 지연 제어 회로(20)가 러프용 가변 지연 회로(11, 15)의 시프트 다운 동작을 실시하면 자동적으로 발생한다. 상기한 시프트 다운 처리가 종료하면, 다시 파인용 위상 비교가 실시된다(단계 S41).
여기서 말하는 최대 단수는 러프용 가변 지연 회로의 지연 단위 1단분에 상당하는 파인용 가변 지연 회로의 지연 단위수이고, 단수 설정 회로(52)로부터의 단수 정보 J2에 기초하여 설정된다. 단수 설정 회로(52)는 후술하는 바와 같이, 러프용 지연 단위를 통과하는 클럭과 파인용 가변 지연 회로를 통과하는 클럭의 위상을 비교하고, 그 위상이 일치하도록 파인용 가변 지연 회로의 단수를 설정한다. 따라서, 동작 환경에 따라서 그 때마다 최대 단수가 설정된다. 그리고, 그 설정된 단수가, 최대 단수 J2로서 파인용 지연 제어 회로(22)와 단수 검출 회로(53)에 부여된다.
파인측의 위상 조정의 결과, 파인용 위상 비교기(21)가 록 온하면(단계 S42, YES), 제1 실시예와 같이, 파인용 록 온 신호 JST-F가 분주기(14)에 출력되어, 분주율이 장주기(1/256 분주)로 설정된다(단계 S47). 이후는 장주기로 파인용 위상 조정 동작이 실시된다(단계 S41). 그리고, 전원 노이즈 등에 의해서 클럭 신호 CLK, c-clk가 변동하여 파인용 위상 비교기(21)가 록 온 상태로부터 시프트된 경우는 전술의 시프트 업 및 시프트 다운 동작이 행하여진다.
내부 클럭 신호 i-clk는 상기 위상 조정으로 지연량이 설정된 러프용 가변 지연 회로(11) 및 파인용 가변 지연 회로(12)를 통해 타이밍 클럭 신호 CLK12가 되고, 데이터 출력 버퍼로 공급된다. 데이터 출력 버퍼(13)는 공급된 타이밍 클럭 CLK12에 동기하여 내부 데이타 DATA를 수신하여 외부로 출력한다.
본 실시예에 있어서, 파인용 위상 조정시에 파인용 가변 지연 회로(22)의 사용 단수에 따라서 러프용 가변 지연 회로의 선행 및 후행 처리가 실시된다. 이 때문에, 파인용 가변 지연 회로가 오버플로우와 언더플로우한 경우라도, 러프용 가변 지연 회로의 선행 처리와 후행 처리에 의해 파인용 위상 조정 동작을 계속할 수 있고, 보다 정확한 위상 조정이 가능하게 된다. 그리고, 파인용 가변 지연 회로가 오버플로우하거나 언더플로우하지 않는 한, 러프용 가변 지연 회로의 지연량이 고정되기 때문에, 기준 클럭의 위상이 일시적으로 시프트되더라도, 생성되는 타이밍 클럭의 위상은 겨우 파인용 지연 단위로 조정되기 때문에 타이밍 클럭의 위상이 크게 요동하는 하는 일이 없고 또한, 록 온 상태로부터 크게 시프트되는 일도 없다.
〔단수 설정 회로〕
도 22는 단수 설정 회로를 나타낸 도면이다. 상기한 바와 같이, 제4 실시예서는 파인용 가변 지연 회로(12, 16)의 최대 단수를, 러프용 지연 단위에 정합시킬 필요가 있다. 그러나, 전원 전압과 온도 등에 따라서 러프용 지연 단위에 대응하는 파인용 지연 단위의 단수가 변동하기 때문에, 적절한 단수 설정 회로(52)에 의해 러프용 지연 단위에 정합하는 파인 지연 단위의 단수를 검출한다.
도 22에 나타낸 단수 설정 회로는 러프용 지연 단위분의 지연 회로(55)와 파인용 가변 지연 회로(56)를 갖는다. 러프용 지연 단위분의 지연 회로(55)는 예컨대, 도 8에 도시한 인버터(108)와 NAND 게이트(127)로 구성된다. 또한, 파인용 가변 지연 회로(56)는 도 9에 도시한 회로와 동일하다. 양 지연회로(55, 56)에 클럭 CLK1이 공급되어, 각각 지연된 클럭 C55와 C56의 위상이, 위상 비교 회로(57)에서 비교된다. 위상 비교 회로(57)는 도 10 및 도 12에 도시된 위상 비교기와 동일하다. 그리고, 비교 결과에 따라서, 지연 제어 회로(58)가, 양 클럭 C55, C56의 위상이 일치하도록, 지연 제어 신호 J2를 파인용가변 지연 회로(56)에 공급한다. 파인용 가변 지연 회로(56)가, 도 9와 같이 32단으로 구성되는 경우는 지연 제어 신호 J2도 32비트로 구성된다. 즉, 신호 J2는 도 9에 있어서의 지연 제어 신호 φE-1∼φE­32에 대응한다.
이 DLL 회로는 록 온하면 록 온 상태에서의 지연 제어 신호 J2는 그 때의 러프용 지연 단위에 대응하는 파인용 지연 단위의 단수를 나타낸다. 따라서, 이 지연 제어 신호 J2가 최대 단수 정보 J2로서 파인용 지연 제어 회로(22)에 공급된다.
[제4 실시예의 파인용 지연 제어 회로〕
도 23은 제4 실시예에서 이용되는 파인용 지연 제어 회로를 도시한 도면이다. 이 파인용 지연 제어 회로(22)는 도 14로 도시한 지연 제어 회로와 유사하여, 좌측의 초단으로부터 우측의 32단으로 구성된다. 따라서, 대응하는 부분에는 동일한 도면 부호를 부여했다. 제4 실시예의 파인용 지연 제어회로(22)는 도 14의 지연 제어 회로에 덧붙여, 단수 설정 회로로부터의 단수 신호 J2에 따라서 최대 단수가 설정 가능하게 구성된다. 또한, 도 23의 파인용 지연 제어 회로는 단수 검출 회로(53)를 가지고, 오버플로우 신호 φOF와 언더플로우 신호 φUF를 생성하는 기능을 갖는다.
도 14와 다른 부분을 설명하면, 먼저, 최대 단수를 설정하는 셋트 신호 φ max에 응답하여 도통하는 트랜지스터(440)와, 최소 단수를 설정하는 리셋트 신호 φmin에 응답하여 도통하는 트랜지스터(441)가 추가되어, 이들의 트랜지스터가 도통하면, 각 단의 노드(5a-n 또는 5b-n)가 접지 단자 GND에 접속되어, L 레벨이 된다. 그 결과, 인버터(432-n, 433-n)로 구성되는 래치 회로가 어느 하나에 설정된다.
최대 단수를 설정하는 셋트 신호 φmax에 응답하여 트랜지스터(440)가 도통하면, 노드(5a-n)가 L 레벨이 되어, 지연 제어 신호 φE-n이 전부 H 레벨이 된다. 이에 따라, 파인용 가변 지연 회로의 모든 트랜지스터 TR이 도통하여, 최대 지연 단수가 된다.
단, 파인용 지연 제어 회로(22)에는 단수 설정 신호 J2가 공급된다. 이 32비트의 단수 설정 신호 J2에 응답하여 트랜지스터(443)가 제어되고, 인버터(444)를 통해 트랜지스터(445)가 제어된다. 그리고, 셋트 신호 φmax는 트랜지스터(442)에도 공급된다. 따라서, 단수 설정 신호 J2가 H 레벨의 단에서는 트랜지스터(443)가 도통하고 트랜지스터(445)가 비도통되고, 셋트 신호 φmax의 H 레벨에 의해 노드(5a-n)가 L 레벨로 설정되어 대응하는 지연 제어 신호 φE-n이 H 레벨로 설정된다. 한편, 단수 설정 신호 J2가 L 레벨의 단에서는 트랜지스터(443)가 비도통, 트랜지스터(445)가 도통이 되고, 셋트 신호 φmax의 H 레벨에 의해 노드(5b-n)가 L 레벨로 설정되고, 대응하는 지연 제어 신호 φ B­n이 L 레벨로 설정된다. 즉, 단수 설정 신호 J2에 의해 셋트 신호 φmax에 응답하여 생성되는 최대 단수 설정을 위한 지연 제어 신호 φE-n의 H 레벨의 단수가 설정 가능하게 된다.
예를 들면 도 23에 나타내는 바와 같이, 단수 설정 신호 J2-1∼J2-31이 H레벨, 신호 J2-32가 L 레벨이 된다. 즉, 러프용 지연 단위에 대응하는 파인용 지연 단위의 수가 31단인 경우이다. 그 경우는 최대 단수를 설정하는 셋트신호 φmax의 H 레벨에 응답하여, 1단번째로부터 31단번째까지의 노드(5a-1∼5a-31)가 L 레벨로, 32단번째의 노드(5b-32)가 L 레벨로 설정된다. 그 결과, 지연 제어 신호 φE-32만이 L 레벨이 되어, 그 이외의 지연 제어 신호 φE-1∼φ E­31은 전부 H 레벨이 된다. 그 결과, 파인용 가변 지연 회로(12, 16)는 31단의 최대 지연량으로 설정된다.
한편, 최소 단수를 설정하는 리셋트 신호 φmin은 도 14의 리셋트 신호 φR과 같이, 노드(5b-n)를 전부 L 레벨로 설정한다. 그 결과, 지연 제어 신호 φ E-n은 전부 L 레벨로 설정되고, 파인용 가변 지연 회로(12, 16)는 0단의 최소 지연량으로 설정된다.
다음에, 오버플로우 신호 φOF와 언더 플로우 신호 φUF를 생성하는 단수 검출 회로의 기능을 설명한다. 언더 플로우 신호 φUF는 초단의 노드(5a-1)에 응답하여 인버터(450)를 통해 생성된다. 지연 제어 신호 φE-n이 전부 L 레벨로 되어 가변 지연 회로를 최소 단수로 제어할 때 초단의 노드(5a-1)가 H 레벨이 되고, 그에 응답하여 L 레벨의 언더플로우 신호 φUF가 생성된다.
한편, 오버플로우 신호 OF는 각 단의 NAND 게이트(446-n, 447-n) 및 인버터(448-n)에 의해 생성된다. 각 단의 NAND 게이트(446-n)에는 대응하는 단의 노드(5a-n)와 전단의 노드(5b-n) 및 단수 설정 신호 J2의 반전 신호가 입력된다. 그리고, 초단의 NAND 게이트(447-1)의 한쪽의 입력은 H 레벨로 설정된다. 이에 따라, 단수 설정 신호 J2가 H 레벨의 단에서는 NAND 게이트 (446-n)의 출력이 항상 H 레벨이며, 인버터(448-1)의 출력은 H 레벨이 된다. 그래서, 파인용 가변 지연 회로의 단수를 증가한 결과, 단수 설정 신호 J2가 L 레벨의 단에서 대응하는 노드(5a-n)가 H레벨, 전단의 노드(5b-n­1)가 H 레벨이 되면, NAND 게이트(446-n)의 회로가 L 레벨이 된다. 그 결과, NAND 게이트(446-n)의 출력은 L 레벨, NAND 게이트(447-n)의 출력은 H레벨, 인버터(448-n)의 출력이 L 레벨이 되어, 그 보다도 상단의 인버터(448-n+1∼31)의 출력은 모두 L 레벨이 된다. 따라서, 최종단의 인버터(448-32)의 출력도 L 레벨이 되고, L레벨의 오버플로우 신호 φOF가 생성된다.
도 23은 단수 설정 신호 J2-1∼J2-31이 H 레벨, 신호 J2-32가 L 레벨인 예를 도시하고 있다. 그 경우, 1단번째로부터 30단번째까지의 노드(5a-30)가 L레벨, 노드(5b-30)가 H 레벨인 상태에서, 위상 결과 신호 φSO가 생성되면, 트랜지스터(434-310가 도통하고, 도시되는 바와 같이 노드(5a-31)를 L 레벨로 하고, 노드(5b-31)를 H 레벨로 변경하여, 파인용 가변 지연 회로의 단수를 1단 증가한다. 그 결과, NAND 게이트(446-310의 입력은 전부 H 레벨이 되어 출력은 L 레벨이 된다. 따라서, NAND 게이트(447-32)의 출력이 H레벨이 되고, 인버터(448-32)의 출력이 L 레벨이 되어 L 레벨의 오버플로우 신호 φOF가 생성된다.
오버플로우 신호 φOF는 DLL 제어 회로(23)에 공급되어, 그에 응답하여 업 신호 UP가 러프용 위상 비교기(19)에 공급된다. 또한, 언더플로우 신호 φUF에 응답하여, DLL 제어 회로(23)는 다운 신호 DOWN을 러프용 위상 비교기(19)에 공급한다.
도 10의 위상 비교기의 회로에 나타내는 바와 같이, 위상 비교 결과를 래치하는 인버터(252) 및 NAND 게이트(253)로 이루어진 래치 회로가 업 신호 UP에 응답하여 반전된다. 그 결과, 러프용 위상 비교기(19)의 록 온 상태 (B)에서 가변 클럭 d-i-clk의 위상이 기준 클럭 c­c1k보다 앞서 진행하는 상태 (A)로 강제적으로 변경된다. 이 위상 비교 결과에 응답하여, 러프용 위상 비교기(19)는 러프용 가변 지연 회로(11, 15)의 지연량을 증가시키는 위상 비교 결과 신호 φSO 또는 φSE를 출력한다. 그 결과, 러프용 지연 제어 회로(20)는 러프용 가변 지연 회로(11, 15)의 지연량을 1단 증가시킨다.
또한, 러프용 위상 비교기(19)에는 도 12에 나타내는 바와 같이, 신호 φSO,φSE가 출력되는 때에 샘플링 신호 φa에 응답하여 리셋트 신호 φmin을 생성하는 NOR 게이트(250)가 설치된다. 이 리셋트 신호 φmin은 도 20과 도 23에 나타내는 바와 같이, 파인용 지연 제어 회로(22)에 공급되고, 파인용 가변지연 회로(12, 16)의 단수가 최소 단수(0단)로 리셋트된다.
한편, 언더 플로우 신호 φUF에 응답하여, 다운 신호 DOWN이 러프용 위상 비교기(19)에 공급된다. 러프용 위상 비교기(19)에서는 도 10에 나타내는 바와 같이, 위상 비교 결과를 래치하는 인버터(254) 및 NAND 게이트(255)로 이루어진 래치 회로가, 다운 신호 DOWN에 응답하여 반전된다. 그 결과, 러프용 위상 비교기(19)의 록 온 상태 (B)에서 가변 클럭 d-i-clk의 위상이 기준 클럭 c-clk보다 늦은 상태 (C)로 강제적으로 변경된다. 이 위상 비교 결과에 응답하여, 러프용 위상 비교기(19)는 러프용 가변 지연 회로(11, 15)의 지연량을 감소시키는 위상 비교 결과 신호 φRO 또는 φRE를 출력한다. 그 결과, 러프용 지연 제어 회로(20)는 러프용 가변 지연 회로(11, 15)의 지연량을 1단 감소시킨다.
또한, 러프용 위상 비교기(19)는 도 12에 나타내는 바와 같이, NOR 게이트(251)를 통해 신호 φRO, φRE가 출력되는 때에 샘플링 신호 φa에 응답하여 셋트 신호 φmax를 생성한다. 이 셋트 신호 φmax는 파인용 지연 제어 회로(22)에 공급되고 파인용 가변 지연 회로(12, 16)의 단수는 최대 단수(J2단)로 셋트된다.
이상과 같이, 제4 실시예에서는 러프용 지연 단위로 정합하는 파인용 지연 단위수를 검출하고, 그 검출된 지연 단위수에 파인용 가변 지연 회로(12, 16)가 제어된 때에, 오버플로우 신호 φOF가 생성되도록 한다. 따라서, 동작중의 전원과 온도에 따라서 최적의 파인용 가변 지연 회로의 최대 단수가 설정된다. 그 결과, 러프측의 위상 조정으로 록 온 상태가 된 후에 파인측의 위상 조정만이 동작할 때 그리고 파인용 가변 지연 회로가 오버플로우 또는 언더플로우한 때에, 러프용 가변 지연 회로의 단수를 적절하게 증가 또는 감소하여, 파인측의 위상 조정을 계속할 수 있다. 따라서, 외부 클럭 CLK와 내부 클럭 i -clk의 일시적인 위상 시프트에 대해서는 최소의 지연 단위로 위상 조정을 행할 수 있음과 동시에, 외부 클럭 CLK와 내부 클럭 i-clk의 위상에 따라 타이밍 클럭의 위상을 제어할 수 있다.
상기한 실시예에서 분주기(14)가 이용되었다. 내부 클럭 i -clk는 기준 클럭으로서 사용되지만, DLL 회로내의 클럭으로는 그것을 분주한 클럭이 사용되는 것이 바람직하다. DLL 회로내의 동작을 저속화하여 오동작을 피할 수 있어 소비 전력을 절약할 수 있기 때문이다. 그러나, 내부 클럭 i-clk을 분주기(14)를 통하지 않고서 직접 DLL 회로 내에 이용할 수도 있다.
또한, 상기한 실시예에서 피드백 클럭 CLK16은 분주된 클럭을 가변 지연 회로(15, 16)에 의해 지연시킴으로써 생성된다. 그러나, 피드 백 클럭 CLK16은 타이밍 클럭 CLK12를 별도 분주한 클럭을 이용하여도 좋다. 그렇게 함으로써 가변 지연 회로(15, 16)를 생략할 수 있다.
이상 설명한 바와 같이, 본 발명에 따르면, 위상 조정 개시시는 러프측의 위상 조정을 행하여 록 온하면, 러프용 위상 비교기의 위상 비교 동작을 정지하고, 파인용 위상 비교기의 위상 비교 동작에 따라서 파인측의 위상 조정을 행한다. 따라서, 기준 클럭의 위상이 일시적으로 시프트되어도 러프용 가변 지연회로의 지연량이 변동되지 않고, 기껏해야 파인용 지연 단위에서의 지연량이 변동되기 때문에 생성되는 타이밍 클럭의 요동을 적게 할 수 있다.
또한, 본 발명에 의하면, 파인측의 위상 조정에서 록 온하면, 그 후의 위상 조정을 정지함으로써 타이밍 클럭의 요동을 없앨 수 있다.
또, 본 발명에 따르면, 파인측의 위상 조정에 있어서, 파인용 가변 지연 회로가 오버플로우 또는 언더플로우한 때는 러프용 가변 지연 회로의 지연량을 적절하게 증가 또는 감소함으로써 파인측의 위상 조정을 계속할 수 있다

Claims (9)

  1. 기준 클럭의 위상을 조정하여 소정의 타이밍 클럭을 생성하는 타이밍 클럭 발생 회로에 있어서,
    상기 기준 클럭을 제어된 지연 시간만큼 지연하여 상기 타이밍 클럭을 출력하고, 상호 직렬로 접속되어 러프용 지연 단위로 상기 지연 시간을 제어하는 러프용 가변 지연 회로 및 상기 러프용 지연 단위보다도 짧은 파인용 지연 단위로 상기 지연 시간을 제어하는 파인용 가변 지연 회로를 갖는 제1 가변 지연 회로와,
    상기 타이밍 클럭과 동등한 타이밍을 갖는 피드백용 클럭을 소정 시간 지연시킨 가변 클럭과 상기 기준 클럭과의 위상을 비교하여, 상기 위상들이 일치하도록 상기 러프용 가변 지연 회로를 제어하는 러프용 위상 비교·지연 제어 회로와,
    상기 가변 클럭과 상기 기준 클럭과의 위상을 비교하여, 상기 위상들이 일치하도록 상기 파인용 가변 지연 회로를 제어하는 파인용 위상 비교·지연 제어 회로와,
    위상 조정의 개시시에 상기 러프용 위상 비교·지연 제어 회로를 활성화하고, 상기 러프용 위상 비교·지연 제어 회로가 록 온을 검출한 후에 상기 러프용 가변 지연 회로의 지연 시간을 유지하고 상기 파인용 위상 비교·지연 제어 회로를 활성화하여 상기 파인용 가변 지연 회로의 지연 제어를 행하게 하는 DLL 제어 회로를 포함하는 것을 특징으로 하는 타이밍 클럭 발생 회로.
  2. 제1항에 있어서, 상기 기준 클럭을 분주하는 분주기를 더 포함하며,
    상기 위상 비교의 대상이 되는 기준 클럭의 주파수는 상기 분주기에 의해 분주되고,
    상기 분주기는 상기 파인용 위상 비교·지연 제어 회로가 록 온을 검출한 후 그 분주율을 인하하여 상기 위상 비교 대상의 클럭의 주파수를 보다 낮게 하는 것을 특징으로 하는 타이밍 클럭 발생 회로.
  3. 제2항에 있어서, 상기 DLL 제어 회로가 상기 파인용 위상 비교·지연 제어 회로를 활성화한 후, 상기 분주기는 상기 파인용 위상 비교·지연 제어 회로가 소정 횟수의 위상 조정을 행할 때 그 분주율을 인하하여 상기 위상 비교 대상의 클럭의 주파수를 보다 낮게 하는 것을 특징으로 하는 타이밍 클럭 발생 회로.
  4. 제3항에 있어서, 상기 소정 횟수는 상기 파인용 가변 지연 회로의 지연 단수에 근사한 수인 것을 특징으로 하는 타이밍 클럭 발생 회로.
  5. 제1항에 있어서, 상기 위상 조정의 개시는 전원 투입시 또는 파워 다운 모드로부터의 복귀시에 행해지는 것을 특징으로 하는 타이밍 클럭 발생 회로.
  6. 기준 클럭의 위상을 조정하여 소정의 타이밍 클럭을 생성하는 타이밍 클럭 발생 회로에 있어서,
    상기 기준 클럭을 제어된 지연 시간만큼 지연하여 상기 타이밍 클럭을 출력하고, 상호 직렬로 접속되어 러프용 지연 단위로 상기 지연 시간을 제어하는 러프용 가변 지연 회로 및 상기 러프용 지연 단위보다도 짧은 파인용 지연 단위로 상기 지연 시간을 제어하는 파인용 가변 지연 회로를 갖는 제1 가변 지연 회로와,
    상기 타이밍 클럭과 동등한 타이밍을 갖는 피드백용 클럭을 소정 시간 지연시킨 가변 클럭과 상기 기준 클럭과의 위상을 비교하여, 상기 위상들이 일치하도록 상기 러프용 가변 지연 회로를 제어하는 러프용 위상 비교·지연 제어 회로와,
    상기 가변 클럭과 상기 기준 클럭과의 위상을 비교하여, 상기 위상들이 일치하도록 상기 파인용 가변 지연 회로를 제어하는 파인용 위상 비교·지연 제어 회로와,
    위상 조정의 개시시에 상기 러프용 위상 비교·지연 제어 회로를 활성화하고, 상기 러프용 위상 비교·지연 제어 회로가 록 온을 검출한 후에 상기 러프용 위상 비교·지연 제어 회로의 위상 비교를 정지하고 상기 파인용 위상 비교·지연 제어 회로를 활성화하여 상기 파인용 가변 지연 회로의 지연 제어를 행하게 하는 DLL 제어 회로를 포함하는 것을 특징으로 하는 타이밍 클럭 발생 회로.
  7. 기준 클럭의 위상을 조정하여 소정의 타이밍 클럭을 생성하는 타이밍 클럭 발생 회로에 있어서,
    상기 기준 클럭을 제어된 지연 시간만큼 지연하여 상기 타이밍 클럭을 출력하고, 상호 직렬로 접속되어 러프용 지연 단위로 상기 지연 시간을 제어하는 러프용 가변 지연 회로 및 상기 러프용 지연 단위보다도 짧은 파인용 지연 단위로 상기 지연 시간을 제어하는 파인용 가변 지연 회로를 갖는 제1 가변 지연 회로와,
    상기 타이밍 클럭과 동등한 타이밍을 갖는 피드백용 클럭을 소정 시간 지연시킨 가변 클럭과 상기 기준 클럭과의 위상을 비교하여, 상기 위상들이 일치하도록 상기 러프용 가변 지연 회로를 제어하는 러프용 위상 비교·지연 제어 회로와,
    상기 가변 클럭과 상기 기준 클럭과의 위상을 비교하여, 상기 위상들이 일치하도록 상기 파인용 가변 지연 회로를 제어하는 파인용 위상 비교·지연 제어 회로와,
    위상 조정의 개시시에 상기 러프용 위상 비교·지연 제어 회로를 활성화하고, 상기 러프용 위상 비교·지연 제어 회로가 록 온을 검출한 후에 상기 러프용 가변 지연 회로의 지연 시간을 유지시킴과 동시에 상기 파인용 위상 비교·지연 제어 회로를 활성화하고 상기 파인용 위상 비교·지연 제어 회로가 록 온을 검출했을 때 상기 파인용 가변 지연 회로의 지연 시간을 유지하여 위상 조정을 종료시키는 DLL 제어 회로를 포함하는 것을 특징으로 하는 타이밍 클럭 발생 회로.
  8. 기준 클럭의 위상을 조정하여 소정의 타이밍 클럭을 생성하는 타이밍 클럭 발생 회로에 있어서,
    상기 기준 클럭을 제어된 지연 시간만큼 지연하여 상기 타이밍 클럭을 출력하고, 상호 직렬로 접속되어 러프용 지연 단위로 상기 지연 시간을 제어하는 러프용 가변 지연 회로 및 상기 러프용 지연 단위보다도 짧은 파인용 지연 단위로 상기 지연 시간을 제어하는 파인용 가변 지연 회로를 갖는 제1 가변 지연 회로와,
    상기 타이밍 클럭과 동등한 타이밍을 갖는 피드백용 클럭을 소정 시간 지연시킨 가변 클럭과 상기 기준 클럭과의 위상을 비교하여, 상기 위상들이 일치하도록 상기 러프용 가변 지연 회로를 제어하는 러프용 위상 비교·지연 제어 회로와,
    상기 가변 클럭과 상기 기준 클럭과의 위상을 비교하여, 상기 위상들이 일치하도록 상기 파인용 가변 지연 회로를 제어하는 파인용 위상 비교·지연 제어 회로와,
    위상 조정의 개시시에 상기 러프용 위상 비교·지연 제어 회로를 활성화하고, 상기 러프용 위상 비교·지연 제어 회로가 록 온을 검출한 후에 상기 러프용 위상 비교·지연 제어 회로의 위상 비교를 정지하고, 상기 파인용 위상 비교·지연 제어 회로를 활성화하여 상기 파인용 위상 비교·지연 제어 회로가 록 온을 검출했을 때 상기 파인용 위상 비교·지연 제어 회로의 위상 비교를 정지하는 DLL 제어 회로를 포함하는 것을 특징으로 하는 타이밍 클럭 발생 회로.
  9. 기준 클럭의 위상을 조정하여 소정의 타이밍 클럭을 생성하는 타이밍 클럭 발생 회로에 있어서,
    상기 기준 클럭을 제어된 지연 시간만큼 지연하여 상기 타이밍 클럭을 출력하고, 상호 직렬로 접속되어 러프용 지연 단위로 상기 지연 시간을 제어하는 러프용 가변 지연 회로 및 상기 러프용 지연 단위보다도 짧은 파인용 지연 단위로 상기 지연 시간을 제어하는 파인용 가변 지연 회로를 갖는 제1 가변 지연 회로와,
    상기 타이밍 클럭과 동등한 타이밍을 갖는 피드백용 클럭을 소정 시간 지연시킨 가변 클럭과 상기 기준 클럭과의 위상을 비교하여, 상기 위상들이 일치하도록 상기 러프용 가변 지연 회로를 제어하는 러프용 위상 비교·지연 제어 회로와,
    상기 가변 클럭과 상기 기준 클럭의 위상을 비교하여, 상기 위상들이 일치하도록 상기 파인용 가변 지연 회로를 제어하는 파인용 위상 비교·지연 제어 회로를 포함하며,
    위상 조정 개시시에, 상기 러프용 위상 비교·지연 제어 회로가 활성화되어 상기 러프용 가변 지연 회로의 지연량이 제어되고,
    상기 러프용 위상 비교·지연 제어 회로가 록 온을 검출한 후에 상기 러프용 위상 비교·지연 제어 회로의 위상 비교를 정지시키고, 상기 파인용 위상 비교·지연 제어 회로를 활성화하여 상기 파인용 가변 지연 회로의 지연량을 제어하고, 상기 파인용 가변 지연 회로가 최대 지연량을 초과한 경우 상기 러프용 가변 지연 회로의 지연량을 상기 러프용 지연 단위만큼 증가시키며, 상기 파인용 가변 지연 회로의 지연량이 최소 지연량 보다 작은 경우 상기 러프용 가변 지연 회로의 지연량을 상기 러프용 지연 단위만큼 감소시키는 것을 특징으로 하는 타이밍 클럭 발생 회로.
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