JP4446070B2 - Ｄｌｌ回路、それを使用する半導体装置及び遅延制御方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title description 15
- 238000000034 method Methods 0.000 title description 6
- 238000005070 sampling Methods 0.000 claims description 52
- 230000003111 delayed effect Effects 0.000 claims description 30
- 230000001934 delay Effects 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 11
- 230000001360 synchronised effect Effects 0.000 description 8
- 230000000630 rising effect Effects 0.000 description 6
- 230000007257 malfunction Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
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- H03L7/08—Details of the phase-locked loop
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
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- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＤＬＬ回路、それを用いる半導体装置、及び位相遅延制御方法に関する。
【０００２】
【従来の技術】
メモリ回路、インターフェイス回路、ＣＰＵなどの半導体装置の動作は、装置の外部から供給される基準クロックに基づいて制御される。近年、半導体装置の高速化に伴いメモリ回路も４００ＭＨｚに近い高速で正確に動作することが要求される。例えば、基準クロックに同期してデータ出力を行うシンクロナスＤＲＡＭは、周期２．５ｎｓ程度のクロック信号の立ち上がりエッジと立ち下がりエッジに同期して、正確に動作しなければならない。これは、言い換えると、半周期（１．２５ｎｓ）のタイミングで動作する必要があるということである。
【０００３】
シンクロナスＤＲＡＭは、基準クロック信号に基づいて生成される内部クロック信号によって動作が制御されているが、正確な高速動作を保証するためには、基準クロック信号である外部クロック信号の位相と内部クロック信号の位相とが一致していること、あるいは外部クロック信号と内部クロック信号との位相差が厳密に規定されていることが求められる。その位相の一致のために、ＤＬＬ回路が用いられている。
【０００４】
即ち、外部クロック信号は、可変遅延回路によって遅延させられて、ＤＬＬ回路から内部クロック信号として出力される。このようにして生成される内部クロック信号の位相と外部クロック信号の位相とが位相比較回路により比較され、位相のずれ量に基づいてフィードバック位相制御が行われ、可変遅延回路の遅延量が調整される。こうして、内部クロック信号の位相が外部クロック信号の位相に一致する。
【０００５】
そのようなＤＬＬ回路の従来例が、特開平１１−１２７０６３号公報で知られている。この従来例の構成が図９に示されている。また、その動作が図１０に示されている。図９を参照して、図１０（ａ）に示されるように外部クロック信号は入力バッファを介して信号Ｎ１として可変遅延回路１０３に供給される。可変遅延回路１０３は、遅延制御回路１０７からの遅延制御信号Ｎ８に基づいて信号Ｎ１を遅延させ、図１０（ｃ）に示されるように信号Ｎ４を生成する。信号Ｎ４は、出力バッファ１０９を介して内部クロック信号として出力される。また、信号Ｎ４は、タイミング同期回路１０１に供給されている。
【０００６】
また、信号Ｎ１は分周回路１０２により分周され、図１０（ｂ）に示されるように信号Ｎ２として位相比較回路１０６に供給される。信号Ｎ２は、タイミング同期回路１０１にも供給される。タイミング同期回路１０１は、図１０（ｄ）に示されるように信号Ｎ４に同期するように信号Ｎ２を信号Ｎ５として出力する。
【０００７】
信号Ｎ５は、図１０（ｅ）に示されるように出力ダミー回路１０４及び入力ダミー回路１０５を通り信号Ｎ７として位相比較回路１０６に供給される。位相比較回路１０６は、信号Ｎ２と信号Ｎ７を位相において比較し、位相差を遅延制御回路１０７に出力する。遅延制御回路１０７は、位相比較回路１０６からの位相差に基づいて遅延制御信号を生成し、信号Ｎ８として可変遅延回路１０３に出力する。
【０００８】
このように位相制御された内部クロック信号Ｓ４は、読み出しデータを出力バッファ１０９から出力するタイミングの制御等に用いられ、基準クロック信号ＩＮに同期する。前述のように、近年メモリ回路の動作周波数が向上し、消費電力（平均動作電流）の増加が問題になっている。一般に、ＣＭＯＳトランジスタで構成された論理回路では、特にデータがスイッチングするとき、即ち、データの０と１が切り替わるときだけ充放電電流が流れる。従って、図８のＤＬＬ回路で最も電流を消費するのは出力バッファ、入力バッファ、及びこれらの構成をそれぞれ模擬した出力ダミー回路と入力ダミー回路である。
【０００９】
そこで、図９に示された従来では、基準クロック信号Ｎ１を分周回路１０２により１／２分周することで、位相比較動作の回数を２分の１にしている。従って、ダミー回路のスイッチング動作回数が２分の１に抑えられ、消費電力を削減することができる。
【００１０】
タイミング同期回路１０１の動作について、図９を参照して説明する。タイミング同期回路１０１は、一般に信号Ｎ１を分周した信号Ｎ２（図１０（ｂ））と、信号Ｎ１を遅延させた信号Ｎ４（図１０（ｃ））とを入力とするフリップフロップを用いて、信号Ｎ１の分周信号を信号Ｎ４に同期させた信号Ｎ５（図１０（ｄ））を生成する回路である。図１０はタイミング同期回路１０１が正常に動作したときのタイミングチャートである。
【００１１】
しかし、信号Ｎ１と信号Ｎ４との位相差に応じて、可変遅延回路１０３による遅延量が変化するので、タイミング同期回路１０１は、実質的に関連のない信号間の同期を取るのに等しい。そのため、タイミング同期回路１０１を構成するフリップフロップ回路のセットアップホールド期間内に信号Ｎ２が変化する状態、即ち、信号Ｎ４の立ち上がりエッジと信号Ｎ２の変化点がほぼ一致する状態が発生し、データ１を出力する作用とデータ０を出力する作用とが釣り合って中間電位が出力されるメタステーブル状態が生じる。結果的に、信号Ｎ５の立ち上がりタイミングの遅れや、信号波形の抜けが起こり、不安定な動作状態になる。
【００１２】
このような誤動作を生じる位相差は、信号Ｎ１と信号Ｎ４との同期を取る過程で生じるが、タイミング同期回路１０１を広い周波数領域で安定に動作するように設計することは一般的に困難である。
【００１３】
【発明が解決しようとする課題】
従って、本発明の目的は、消費電力が削減されることができるＤＬＬ回路を提供することである。
【００１４】
また、本発明の他の目的は、外部クロックの周波数が変動しても安定して動作することができるＤＬＬ回路を提供することである。
【００１５】
また、本発明の他の目的は、位相比較を行う回数を制御できるＤＬＬ回路を提供することである。
【００１６】
また、本発明の他の目的は、遅延信号を基準として入力クロック信号の位相を検出し、安定動作を保証することができるＤＬＬ回路を提供することである。
【００１７】
また、本発明の他の目的は、ＤＬＬ回路の立ち上げ直後、つまりアンロック状態（外部クロック信号と内部クロック信号との位相差が規定の範囲に入っていない状態）からロック状態（外部クロック信号と内部クロッククロック信号との位相差が規定の範囲に入った状態）に移る段間でも安定して動作するＤＬＬ回路を提供することである。
【００１８】
また、本発明の他の目的は、上記ＤＬＬ回路を含む、同期式ＤＲＡＭのような半導体装置を提供することである。
また、本発明の他の目的は、上記ＤＬＬ回路における遅延制御方法を提供することである。
【００１９】
【課題を解決するための手段】
以下に、本発明の目的を達成するための手段を説明する。そのなかで、括弧（）つきで示される技術的事項は、実施の形態の説明における参照番号を示す。しかしながら、参照番号は本発明の技術的範囲の解釈に用いてはならず、本発明の技術的範囲は特許請求の範囲の記載に基づいて解釈されるべきである。
【００２０】
本発明のある観点を達成するために、ＤＬＬ回路は、信号伝搬系と遅延制御系からなり、前記信号伝搬系は、遅延制御信号に基づいて基準クロック信号（Ｓ２）を遅延させて遅延クロック信号を生成する遅延回路（１）からなる。前記遅延制御系は、前記第２遅延クロック信号のパルスのｎ（ｎは２以上の整数）個のうち１つに対応するパルスを第１クロック信号（Ｎ３）として出力するサンプリング回路（５）と、前記第１クロック信号を第１比較入力信号（Ｎ５）とし、前記基準クロック信号を第２比較入力信号とし、前記第１比較入力信号と前記第２比較入力信号とを位相に関して比較して位相差を出力する位相比較回路（８）と、前記位相比較回路からの前記位相差に基づいて前記遅延制御信号（１４）を発生して前記信号伝搬系の前記遅延回路に出力するための遅延制御回路（１２）とからなるＤＬＬ回路。
【００２１】
また、前記信号伝搬系は、外部クロック信号を入力して前記基準クロック信号として前記遅延回路に出力する入力回路（３）をさらに有し、前記遅延制御系は、前記サンプリング回路からの前記第１クロック信号を、前記入力回路（３）と同等の遅延量だけ遅延させて前記第１比較入力信号として前記位相比較回路に出力する入力ダミー回路（１１）をさらに有してもよい。
【００２２】
前記信号伝搬系は、前記遅延回路からの前記第１遅延クロック信号を入力して内部クロック信号として出力する出力回路（１５）をさらに有し、前記遅延制御系は、前記サンプリング回路からの前記第１クロック信号を、前記出力回路（１５）と同等の遅延量だけ遅延させて前記第１比較入力信号として前記位相比較回路に出力する出力ダミー回路（９）をさらに有してもよい。
【００２３】
また、前記信号伝搬系は、外部クロック信号を入力して前記基準クロック信号として前記遅延回路に出力する入力回路（３）と、前記遅延回路からの前記第１遅延クロック信号を入力して内部クロック信号として出力する出力回路（１５）とをさらに有し、前記遅延制御系は、前記サンプリング回路からの前記第１クロック信号を、前記入力回路と同等の遅延量と前記出力回路と同等の遅延量の和だけ遅延させて前記第１比較入力信号として前記位相比較回路に出力するダミー回路（１１，９）をさらに有してもよい。
【００２４】
前記サンプリング回路は、前記第２遅延クロック信号を１／ｎ分周して分周信号を生成する分周器（６）と、前記分周信号に基づいて前記遅延クロック信号の前記パルスの各々に対応するパルスを選択的に出力する選択出力回路（７）とを具備してもよい。
【００２５】
また、前記選択出力回路（７）は、前記分周回路の出力にそのクロック端子が接続され、前記遅延クロック信号を反転するためのクロックドインバータ（２４）と、前記分周回路の出力にそのゲート端子が接続され、そのドレイン端子が前記クロックドインバータの出力に接続され、そのソース端子が接地されたＮチャンネルトランジスタ（ＮチャンネルＦＥＴ）とを具備してもよい。
【００２６】
例えば、前記分周回路は、前記遅延クロック信号を１／２分周するためのフリップフロップ（２５）と、前記フリップフロップの出力を反転するためのインバータ（２７）とを具備していても良い。
【００２７】
また、前記分周回路は、前記遅延クロック信号を１／２分周するためのフリップフロップ（２５）と、前記フリップフロップの出力とサンプリング制御信号とのＮＯＲ演算結果を出力するＮＯＲ回路（２８）を具備してもよい。この場合、前記サンプリング制御信号は通常Ｌレベルであり、アクティブ時にＨレベルであり、前記遅延信号が前記分周信号と同期して出力されるべきか連続して出力されるべきかを示すことが望ましい。
【００２８】
また、前記位相比較回路は、前記第１比較入力信号の位相を基準として前記第２比較入力信号と前記第１比較入力信号との前記位相差を出力してもよい。この場合、前記位相比較回路は、前記第１比較入力信号の位相を立ち上がりエッジを基準として前記第２比較入力信号の立ち上がりエッジの位相の進み又は遅れを前記位相差として出力することが望ましい。
【００２９】
また、前記基準クロック信号を１／ｍ（ｍは１以外のｎの約数）分周し、反転して前記前記第２比較入力信号として前記位相比較回路に供給するための分周器（３０）をさらに具備しても良い。
上記ＤＬＬ回路は半導体装置に組み込まれていてもよい。半導体装置は、同期式ＤＲＡＭであってもよい。
【００３０】
また、本発明の他の観点を達成するために、外部クロック信号の遅延制御方法は、入力バッファを介して供給される外部クロック信号から基準クロック信号を生成するステップと、遅延制御信号に基づいて前記基準クロック信号を遅延させて遅延クロック信号を生成するステップと、前記の遅延クロック信号を出力バッファを介して出力するステップと、前記遅延クロック信号のパルスのｎ（ｎは２以上の整数）個のうち１つに対応するパルスを第１クロック信号としてサンプリングするステップと、前記第１のクロック信号を前記入力バッファの遅延量と前記出力バッファの遅延量との和の分だけ遅延させて第２クロック信号を生成するステップと、前記第２クロック信号を第１比較入力信号とし、前記基準クロック信号を第２比較入力信号とし、前記第１比較入力信号と前記第２比較入力信号とを位相に関して比較して位相差を出力するステップと、前記位相差に基づいて前記遅延制御信号を発生するステップとからなる。
【００３１】
前記サンプリングステップは、前記第２遅延クロック信号を１／ｎ分周して分周信号を生成するステップと、前記分周信号に基づいて前記遅延クロック信号の前記パルスの各々を前記第１クロック信号として選択的に出力するステップとからなる。
【００３２】
また、前記位相差を出力するステップは、前記第１比較入力信号の位相を基準として前記第２比較入力信号と前記第１比較入力信号との位相を比較し、その比較結果を前記位相差として出力ステップからなる。
【００３３】
前記位相差を出力するステップは、前記第１比較入力信号の位相を立ち上がりエッジを基準として前記第２比較入力信号の立ち上がりエッジの位相の進み又は遅れを前記位相差として出力する。
【００３４】
前記基準クロック信号に変えて、前記基準クロック信号を１／ｍ（ｍは１以外のｎの約数）分周し、反転して前記第２比較入力信号とするステップをさらに具備する。
【００３５】
【発明の実施の形態】
以下に添付図面を参照して、本発明のＤＬＬ回路及びそれを使用する半導体装置について詳細に説明する。
【００３６】
図１は、本発明の第１の実施形態による半導体装置の構成を示すブロック図である。最初に、図１を参照して、本発明の第１の実施形態によるＤＬＬ回路は、信号伝搬系と遅延制御系からなる。信号伝搬系は、入力される外部クロック信号を遅延させて内部クロック信号を生成する。遅延制御系は、外部クロック信号と内部クロック信号の位相が一致するように、あるいは所定の関係を満たすように信号伝搬系での遅延量を制御する。
【００３７】
信号伝搬系は、入力バッファ３、可変遅延回路１、及び出力バッファ１５からなる。可変遅延回路１は、可変遅延部１−１と固定された遅延量をもつ固定遅延部１−２からなる。可変遅延回路１は、入力される遅延制御信号１４に基づいて信号を遅延させる。
【００３８】
遅延制御系は、サンプリング回路５、出力ダミー回路９，入力ダミー回路１１、位相比較回路８、遅延制御回路１２からなる。サンプリング回路５は、サンプリング制御信号を発生する制御信号発生部６（図１では、分周回路）とサンプリング部７からなる。
【００３９】
次に、本発明の第１の実施形態によるＤＬＬ回路の動作を説明する。
【００４０】
入力バッファ３は、外部クロック信号Ｓ１を入力し、図２（ａ）に示されるように、基準クロック信号Ｓ２を出力する。入力バッファ３は、固有の遅延量を有し、このため、基準クロック信号Ｓ２は信号Ｓ１よりその遅延量分だけ遅延されている。基準クロック信号Ｓ２は、可変遅延回路１と位相比較回路８に供給される。
【００４１】
可変遅延回路１は、可変遅延回路部１−１と固定遅延部１−２からなる。遅延回路部１―１は、信号Ｓ２を入力し、遅延制御信号１４に基づいて決定される遅延量だけ信号Ｓ２を遅延させ、図２（ｂ）に示されるように遅延信号Ｎ１を出力する。遅延信号Ｎ１は、固定遅延部１−２とサンプリング回路５に出力される。固定遅延部１−２は、少なくとも１つの遅延素子からなる。遅延素子は、バッファであっても良いし、あるいはインバータでもよい。固定遅延部１−２は、信号Ｎ１を入力し、遅延信号Ｓ３を出力バッファ５に出力する。固定遅延部１−２は、固定の遅延量を持つので、信号Ｓ３は、信号Ｎ１よりその遅延量分遅延されている。
【００４２】
出力バッファ１５は、遅延信号Ｓ３を入力し、内部クロック信号Ｓ４を出力する。出力バッファ１５は、固有の遅延量を有する。このため、内部クロック信号Ｓ４は信号Ｓ３よりその遅延量分だけ遅延されている。この内部クロック信号Ｓ４は、ＤＬＬ回路を内蔵する半導体装置で使用される。たとえば、半導体装置が同期式ＤＲＡＭである場合には、この内部クロック信号Ｓ４を用いて同期式ＤＲＡＭ内のメモリ部で使用されるリードイネーブル信号、ラッチ信号などの制御信号が生成される。
【００４３】
サンプリング回路５は、制御信号発生部６とサンプリング部７からなる。サンプリング回路５は、固有の遅延量を有する。可変遅延回路１の固定遅延部１−２の遅延量は、サンプリング回路５の遅延量と一致するように設定されている。また、サンプリング回路５は、遅延信号Ｎ３に関して出力ダミー回路９や入力ダミー回路１１より前に設けられている。
【００４４】
制御信号発生部６は、この例では、分周回路６からなる。分周回路６は、１／２分周回路である。従って、分周回路６は、信号Ｎ１を分周して、図２（ｃ）に示されるように、分周後の信号Ｎ２を出力する。信号Ｎ２は、サンプリング部７に供給される。
【００４５】
サンプリング部７は、この例では、ＮＡＮＤ回路７−１とインバータ７−２からなる。サンプリング部７は、信号Ｎ２に基づいて信号Ｎ１をサンプリングして、図２（ｄ）に示されるように、信号Ｎ３を生成する。信号Ｎ２がＨレベルにあるときには、信号Ｎ１は出力され、信号Ｎ２がＬレベルにあるときには信号Ｎ１は出力されない。こうして、信号Ｎ１のパルスは２個に１個が間引かれていることになる。これは分周回路６が１／２分周回路のためである。信号Ｎ１のｎ個のパルスのうち１個が出力されるようにしてもよい。この場合には、１／ｎ分周回路が使用されればよい。
【００４６】
出力ダミー回路９は、出力バッファ１５と同等の遅延量を有する。また、入力ダミー回路１１は入力バッファ３と同等の遅延量を有する。従って、信号Ｎ３が出力ダミー回路９により遅延されて信号Ｎ４が生成され、信号Ｎ４が入力ダミー回路により遅延され、信号Ｎ５が生成される。信号Ｎ５は図２（ｅ）に示される。信号Ｎ５は位相比較回路８に供給される。
【００４７】
こうして、信号Ｎ５は、固定遅延部１−２に加えて、入力バッファ３と出力バッファ１５の遅延量を反映することになる。この例では、出力ダミー回路９と入力ダミー回路１１が別々に設けられているが、一体として設けられて良いことは言うまでもない。また、入力ダミー回路１１と出力ダミー回路９の各々は、入力信号のレベルが変化するとき大きな電流を消費する。しかしながら、この例では、信号Ｎ３のパルスの数はサンプリング回路５により１／２に減らされているので、信号Ｎ１をそのまま使用する場合と較べて、消費電流は１／２となる。
【００４８】
位相比較回路８は、信号Ｎ５を基準として信号Ｓ１の位相の進みあるいは位相の遅れを検出する。より詳細には、位相比較回路８は、信号Ｎ５をクロック信号端子２１に受信する。これにより、信号Ｎ５の立ち上がりエッジに同期して信号Ｓ２を取り込む。こうして、位相比較回路８は、信号Ｎ５を基準として信号Ｓ１の位相の進みあるいは位相の遅れを検出する。位相比較回路８は、検出結果を信号１３として遅延制御回路１２に出力する。遅延制御回路１２は、信号１３に基づいて遅延制御信号１４を生成し可変遅延回路１に出力する。こうして、可変遅延回路１の遅延量が制御され、内部クロック信号Ｓ４の位相が外部クロック信号Ｓ１の位相と一致する。
【００４９】
このように、従来記述で誤動作の原因となっていた、遅延信号と分周信号とのタイミング同期動作が行う必要がないので、安定した動作が達成される。また、信号Ｎ５を位相比較動作の基準にするので、周波数の異なる信号間で位相比較を行うことができる。これは、サンプリングされた信号を基準にするので、必ず位相比較をする対象が存在する（”空振り”がない）ためである。
【００５０】
次に、本発明の第２の実施形態による半導体装置について説明する。第２の実施形態の半導体装置は、第１の実施形態の半導体装置と同様の構成を有している。異なる点は、第１の実施形態における分周回路、サンプリング回路６及び遅延回路１の一部が異なっている。
【００５１】
図３を参照して、遅延回路１は、バッファ部１−２に代えて、第２バッファ部１−３を有している。第２バッファ部１−３は、インバータ２３−３とクロックドインバータ２６からなる。分周回路６は、インバータ２３−２、Ｄ型フリッププロップ２５、及びインバータ２７からなる。サンプリング部７は、インバータ２３−１、制御端子付きインバータ２４、ＮチャンネルＭＯＳＦＥＴ３５からなる。
【００５２】
次に本発明の第２の実施形態によるＤＬＬ回路について説明する。図３は、本発明の第２の実施形態によるＤＬＬ回路の構成を示し、図４は、第２の実施形態によるＤＬＬ回路の各部の波形図を示す。第２の実施形態によるＤＬＬ回路は、第１の実施形態におけるＤＬＬ回路とは、可変遅延回路１の固定遅延部１−３とサンプリング回路５が異なっている。他の要素は同一である。従って、異なる点のみを説明する。
【００５３】
図３を参照して、第２の実施形態のサンプリング回路５では、制御信号発生部６は、インバータ２３−２、Ｄ型フリップフロップ２５，インバータ２７からなる。インバータ２３−２は信号Ｎ１に接続されている。インバータ２３−２の出力は、Ｄ型フリップフロップ２５のクロック端子に供給されている。フリップフロップ２５のＱＢ出力の反転信号は、Ｄ入力端子に接続されている。フリップフロップ２５のＱ出力端子はインバータ２７に出力されている。
【００５４】
サンプリング部７は、インバータ２３−１、クロックドインバータ２４、ＮチャンネルＦＥＴ３５からなる。インバータ２３−１は信号Ｎ１に接続されている。インバータ２３−１の出力は、クロックドインバータ２４に接続されている。このインバータ２３−１によりインバータ２３−２による遅延がキャンセルされている。クロックドインバータ２４のクロック端子は上記インバータ２７の出力に接続されている。クロックドインバータ２４の出力はＮチャンネルＦＥＴ３５のドレインに接続されている。ＮチャンネルＦＥＴ３５のゲートは、上記インバータ２７の出力に接続され、そのソースは接地されている。
【００５５】
また、固定遅延部１−３は、インバータ２３−３とクロックドインバータ２６からなる。インバータ２３−３は信号Ｎ１に接続され、その出力はクロックドインバータ２６に接続されている。クロックドインバータ２６のクロック端子は接地されている。
【００５６】
固定遅延部１−３での遅延量とサンプリング回路５での遅延量とをそろえる必要がある。従って、インバータ２３−１とインバータ２３−２の遅延量は等しく、また、クロックドインバータ２４と２６の遅延量は同一である。
【００５７】
次に、図４を参照して、第２の実施形態のＤＬＬ回路の動作を説明する。
【００５８】
図４（ａ）に示される信号Ｎ１がインバータ２３−２で遅延され、反転されてフリップフロップ２５に供給される。フリップフロップ２５は遅延された信号Ｎ１を１／２分周して、図４（ｃ）に示される信号２２を出力する。インバータ２７は信号２２を反転して図４（ｄ）に示される信号Ｎ２を生成する。
【００５９】
このとき、信号Ｎ１は、インバータ２３−２と同等の遅延時間をもってインバータ２３−１により反転され、クロックドインバータ２４に供給される。インバータ２７の出力がＨレベルのとき、クロックドインバータ２４はオフとなる。このため、インバータ２３−１からの信号は出力されない。また、ＮチャンネルＦＥＴ３５はオンし、クロックドインバータ２４の出力はＬレベルとなる。
【００６０】
一方、インバータ２７の出力がＬレベルのとき、クロックドインバータ２４はオンとなる。このため、インバータ２３−１からの信号はクロックドインバータにより反転され、出力される。また、ＮチャンネルＦＥＴ３５はオフするので、クロックドインバータ２４の出力はそのまま信号Ｎ３として出力される。
【００６１】
また、信号Ｎ１は、インバータ２３−３を通して反転され、クロックドインバータ２６に出力される。クロックドインバータ２６のクロック端子は接地されているので、インバータ２３−３からの出力は反転され、信号Ｓ３として出力される。
【００６２】
以上のようにして、信号Ｎ１のパルスの２個に１つの割合でサンプリング回路５から信号Ｎ３として出力される。第２の実施形態では、第１の実施形態と比較して、信号遅延のライン（信号Ｎ１〜インバータ２３−３〜クロックドインバータ２６〜信号Ｓ３）とサンプリングのライン（信号Ｎ１〜インバータ２３−１〜クロックドインバータ２４〜信号Ｎ３）とで遅延量を一層厳密に合わせることが可能である。
なお、第１及び第２の実施形態では、周波数は異なるが同じ入力波形を有する信号を用いて位相比較が行われる。この結果、位相差を検出する精度あげることができる。
【００６３】
次に本発明の参考例によるＤＬＬ回路について説明する。図５は、本発明の参考例によるＤＬＬ回路の構成を示し、図６は、参考例によるＤＬＬ回路の各部の波形図を示す。参考例によるＤＬＬ回路は、第１の実施形態におけるＤＬＬ回路とは、可変遅延回路１の固定遅延部１−４とサンプリング回路５が異なっている。他の要素は同一である。従って、異なる点のみを説明する。
【００６４】
図５を参照して、参考例のサンプリング回路５では、制御信号発生部６は、インバータ２３−２、Ｄ型フリップフロップ２５，ＮＯＲ回路２８からなる。インバータ２３−２は信号Ｎ１に接続されている。インバータ２３−２の出力は、Ｄ型フリップフロップ２５のクロック端子に供給されている。フリップフロップ２５のＱＢ出力の反転信号は、Ｄ入力端子に接続されている。フリップフロップ２５のＱ出力端子はＮＯＲ回路２８に出力されている。ＮＯＲ回路２８には外部からサンプリング制御信号２９が供給されている。
【００６５】
サンプリング部７は、インバータ２３−１、クロックドインバータ２４、ＮチャンネルＦＥＴ３５からなる。インバータ２３−１は信号Ｎ１に接続されている。インバータ２３−１の出力は、クロックドインバータ２４に接続されている。クロックドインバータ２４のクロック端子はＮＯＲ回路２８の出力に接続されている。クロックドインバータ２４の出力はＮチャンネルＦＥＴ３５のドレインに接続されている。ＮチャンネルＦＥＴ３５のゲートは、上記ＮＯＲ回路２８の出力に接続され、そのソースは接地されている。
【００６６】
また、固定遅延部１−４は、インバータ２３−３とクロックドインバータ２６からなる。インバータ２３−３は信号Ｎ１に接続され、その出力はクロックドインバータ２６に接続されている。クロックドインバータ２６のクロック端子は接地されている。
【００６７】
参考例では、第１の実施形態と比較して、信号遅延のライン（信号Ｎ１〜インバータ２３−３〜クロックドインバータ２６〜信号Ｓ３）とサンプリングのライン（信号Ｎ１〜インバータ２３−１〜クロックドインバータ２４〜信号Ｎ３）とで遅延量を一層厳密に合わせることが可能である。
【００６８】
次に、図６を参照して、参考例のＤＬＬ回路の動作を説明する。
【００６９】
図６（ａ）に示される信号Ｎ１がインバータ２３−２で遅延され、反転されてフリップフロップ２５に供給される。フリップフロップ２５は遅延された信号Ｎ１を１／２分周して、図６（ｃ）に示される信号２２を出力する。
【００７０】
このとき、信号Ｎ１は、インバータ２３−３と同等の遅延時間をもってインバータ２３−１により反転され、クロックドインバータ２４に供給される。サンプリング制御信号がＨレベルのとき、ＮＯＲ回路２８の出力はＬレベルとなり、クロックドインバータ２４はオンとなる。このため、インバータ２３−１からの信号は反転されて、信号Ｓ３と同等の遅延をもつ信号Ｎ３として出力される。また、ＮチャンネルＦＥＴはオフするので、クロックドインバータ２４の動作への影響はない。
【００７１】
一方、サンプリング制御信号がＬレベルの場合には、フリップフロップ２５の出力がＨレベルのとき、ＮＯＲ回路２８の出力はＬレベルとなり、クロックドインバータ２４はオンとなる。このため、インバータ２３−１からの信号は反転されて、信号Ｓ３と同等の遅延をもつ信号Ｎ３として出力される。また、ＮチャンネルＦＥＴはオフするので、クロックドインバータ２４の動作への影響はない。しかしながら、サンプリング制御信号がＬレベルの場合に、フリップフロップ２５の出力がＬレベルのとき、ＮＯＲ回路２８の出力はＨレベルとなり、クロックドインバータ２４はオフとなる。このため、インバータ２３−１からの信号は出力されない。また、ＮチャンネルＦＥＴはオンするので、クロックドインバータ２４の出力はＬレベルに設定される。
【００７２】
また、信号Ｎ１は、インバータ２３−２と同等あるいはそれより僅かに大きい遅延量を持つインバータ２３−３を通して反転され、クロックドインバータ２６に出力される。クロックドインバータ２６のクロック端子は接地されているので、インバータ２３−３からの出力は反転され、信号Ｓ３として出力される。以上のようにして、信号Ｎ１のパルスの２個に１つの割合でサンプリング回路５から信号Ｎ３として出力される。
【００７３】
なお、ＮＯＲ回路２８に代えて、ＮＡＮＤ回路が使用されれば、サンプリング制御信号がＨレベルのときは、信号２２がＨレベルのときだけ信号Ｎ１の反転信号が反転されて出力され、サンプリング制御信号がＬレベルのときは、信号２２に関わらず信号Ｎ１の反転信号は出力されない。
【００７４】
このように、参考例では、位相比較される外部クロック信号と内部クロック信号とがある程度ロック（外部クロック信号と内部クロック信号との位相差が規定の範囲に入った状態）間では、分周が行われず、信号Ｎ１がそのまま出力される。結果として、分周したときよりも位相比較を行う回数が多いので、短時間でロックが達成される。その後は、分周が行われるので、消費電流を抑えながらロック状態が維持される。
【００７５】
従って、参考例によれば、ＤＬＬ回路の立ち上げ直後、つまりアンロック状態（外部クロック信号と内部クロック信号との位相差が規定の範囲に入っていない状態）からロック状態に移る段階でも、安定して動作するＤＬＬ回路を提供することができる。
【００７６】
次に、本発明の第３の実施形態によるＤＬＬ回路を図７を参照して説明する。
【００７７】
第３の実施形態によるＤＬＬ回路は、第１の実施形態のＤＬＬ回路とは以下の点で異なる。即ち、信号Ｓ２が位相比較回路８に直接入力されず、分周回路３０で分周されて位相比較回路８に供給されている。サンプリング回路５の分周回路６が１／ｎ分周回路（ｎは２以上の整数）である、即ちサンプリング回路５が信号Ｎ１のｎ個のパルスのうち１つを出力するとする。この場合、分周回路３０は、１／ｍ分周回路である。ここで、ｍは、ｎの約数のうち１ではない値である。これ以外は、第３の実施形態によるＤＬＬ回路は、第１の実施形態のＤＬＬ回路と同様であるので、説明は省略する。
【００７８】
第３の実施形態では、基準クロック信号の周波数が位相比較回路の動作限界を超えたときでも、分周によって周波数を落とすことができる。即ち、動作可能周波数範囲を広げることができる。
【００７９】
次に、本発明の第４の実施形態によるＤＬＬ回路を図８を参照して説明する。
【００８０】
第４の実施形態によるＤＬＬ回路は、第１の実施形態のＤＬＬ回路とは以下の点で異なる。即ち、固定遅延部が省略され、可変遅延部１−１の出力が信号Ｓ３として出力バッファ１５に供給されている。また、サンプリング回路５では、サンプリング部７が省略され、分周回路６の出力がそのまま信号Ｎ３として出力ダミー回路９に供給されている。これ以外は、第４の実施形態によるＤＬＬ回路は、第１の実施形態のＤＬＬ回路と同様であるので、説明は省略する。
【００８１】
第４の実施形態では、分周信号Ｎ３のパルスが可変遅延部１−１からのパルスの内の１つに対応している。即ち、分周回路６が１／ｎ（ｎは正の整数）分周するとき、信号Ｎ１のｎパルスのうちの１つのパルスに対応するパルスとして分周信号Ｎ３が出力される。こうして、回路素子の数を減らしながら、第１の実施形態と同様の効果を達成することができる。
【００８２】
以上説明したＤＬＬ回路は一般にメモリ、ＣＰＵなどの半導体装置に組み込まれる。この場合、位相制御された内部クロック信号Ｓ４は、読み出しデータを出力バッファ１０９から出力するタイミングの制御等に用いられる。
【００８３】
【発明の効果】
本発明によるＤＬＬ回路は、メタステーブルにならず位相制御が安定している。
【００８４】
また、本発明によるＤＬＬ回路は、ダミー回路の前にサンプリング回路を挿入し、位相比較動作の回数を削減したので、電力消費が少ない。更に、サンプリングされた信号に基づいて位相比較動作が行われるので、誤動作の発生が抑制され、安定した回路動作が得られる。
【図面の簡単な説明】
【図１】 図１は、本発明の第１の実施形態によるＤＬＬ回路の構成を示すブロック図である。
【図２】 図２は、本発明の第１の実施形態によるＤＬＬ回路における各信号のタイミングを示すタイミングチャートである。
【図３】 図３は、本発明の第２の実施形態によるＤＬＬ回路の構成を示すブロック図である。
【図４】 図４は、本発明の第２の実施形態によるＤＬＬ回路における各信号のタイミングを示すタイミングチャートである。
【図５】 図５は、本発明の参考例によるＤＬＬ回路の構成を示すブロック図である。
【図６】 図６は、本発明の参考例によるＤＬＬ回路における各信号のタイミングを示すタイミングチャートである。
【図７】 図７は、本発明の第３の実施形態によるＤＬＬ回路の構成を示すブロック図である。
【図８】 図８は、本発明の第４の実施形態によるＤＬＬ回路の構成を示すブロック図である。
【図９】 図９は、従来のＤＬＬ回路の構成を示すブロック図である。
【図１０】 図１０は、図９に示される従来のＤＬＬ回路における信号のタイミングを示すタイミングチャートである。
【符号の説明】
１：可変遅延回路
１−１：可変遅延部
１−２：固定遅延部
３：入力バッファ
５：サンプリング回路
６：制御信号発生部（分周回路）
７：サンプリング部
８：位相比較回路
９：出力ダミー回路
１１：入力ダミー回路
１−３：固定遅延部
１−４：固定遅延部
２３−１，２３−２，２３−３，２７：インバータ
２４，２６：クロックドインバータ
２５：フリップフロップ
２８：ＮＯＲ回路
３５：ＮチャンネルＦＥＴ
３０：分周回路
【発明の属する技術分野】
本発明は、ＤＬＬ回路、それを用いる半導体装置、及び位相遅延制御方法に関する。
【０００２】
【従来の技術】
メモリ回路、インターフェイス回路、ＣＰＵなどの半導体装置の動作は、装置の外部から供給される基準クロックに基づいて制御される。近年、半導体装置の高速化に伴いメモリ回路も４００ＭＨｚに近い高速で正確に動作することが要求される。例えば、基準クロックに同期してデータ出力を行うシンクロナスＤＲＡＭは、周期２．５ｎｓ程度のクロック信号の立ち上がりエッジと立ち下がりエッジに同期して、正確に動作しなければならない。これは、言い換えると、半周期（１．２５ｎｓ）のタイミングで動作する必要があるということである。
【０００３】
シンクロナスＤＲＡＭは、基準クロック信号に基づいて生成される内部クロック信号によって動作が制御されているが、正確な高速動作を保証するためには、基準クロック信号である外部クロック信号の位相と内部クロック信号の位相とが一致していること、あるいは外部クロック信号と内部クロック信号との位相差が厳密に規定されていることが求められる。その位相の一致のために、ＤＬＬ回路が用いられている。
【０００４】
即ち、外部クロック信号は、可変遅延回路によって遅延させられて、ＤＬＬ回路から内部クロック信号として出力される。このようにして生成される内部クロック信号の位相と外部クロック信号の位相とが位相比較回路により比較され、位相のずれ量に基づいてフィードバック位相制御が行われ、可変遅延回路の遅延量が調整される。こうして、内部クロック信号の位相が外部クロック信号の位相に一致する。
【０００５】
そのようなＤＬＬ回路の従来例が、特開平１１−１２７０６３号公報で知られている。この従来例の構成が図９に示されている。また、その動作が図１０に示されている。図９を参照して、図１０（ａ）に示されるように外部クロック信号は入力バッファを介して信号Ｎ１として可変遅延回路１０３に供給される。可変遅延回路１０３は、遅延制御回路１０７からの遅延制御信号Ｎ８に基づいて信号Ｎ１を遅延させ、図１０（ｃ）に示されるように信号Ｎ４を生成する。信号Ｎ４は、出力バッファ１０９を介して内部クロック信号として出力される。また、信号Ｎ４は、タイミング同期回路１０１に供給されている。
【０００６】
また、信号Ｎ１は分周回路１０２により分周され、図１０（ｂ）に示されるように信号Ｎ２として位相比較回路１０６に供給される。信号Ｎ２は、タイミング同期回路１０１にも供給される。タイミング同期回路１０１は、図１０（ｄ）に示されるように信号Ｎ４に同期するように信号Ｎ２を信号Ｎ５として出力する。
【０００７】
信号Ｎ５は、図１０（ｅ）に示されるように出力ダミー回路１０４及び入力ダミー回路１０５を通り信号Ｎ７として位相比較回路１０６に供給される。位相比較回路１０６は、信号Ｎ２と信号Ｎ７を位相において比較し、位相差を遅延制御回路１０７に出力する。遅延制御回路１０７は、位相比較回路１０６からの位相差に基づいて遅延制御信号を生成し、信号Ｎ８として可変遅延回路１０３に出力する。
【０００８】
このように位相制御された内部クロック信号Ｓ４は、読み出しデータを出力バッファ１０９から出力するタイミングの制御等に用いられ、基準クロック信号ＩＮに同期する。前述のように、近年メモリ回路の動作周波数が向上し、消費電力（平均動作電流）の増加が問題になっている。一般に、ＣＭＯＳトランジスタで構成された論理回路では、特にデータがスイッチングするとき、即ち、データの０と１が切り替わるときだけ充放電電流が流れる。従って、図８のＤＬＬ回路で最も電流を消費するのは出力バッファ、入力バッファ、及びこれらの構成をそれぞれ模擬した出力ダミー回路と入力ダミー回路である。
【０００９】
そこで、図９に示された従来では、基準クロック信号Ｎ１を分周回路１０２により１／２分周することで、位相比較動作の回数を２分の１にしている。従って、ダミー回路のスイッチング動作回数が２分の１に抑えられ、消費電力を削減することができる。
【００１０】
タイミング同期回路１０１の動作について、図９を参照して説明する。タイミング同期回路１０１は、一般に信号Ｎ１を分周した信号Ｎ２（図１０（ｂ））と、信号Ｎ１を遅延させた信号Ｎ４（図１０（ｃ））とを入力とするフリップフロップを用いて、信号Ｎ１の分周信号を信号Ｎ４に同期させた信号Ｎ５（図１０（ｄ））を生成する回路である。図１０はタイミング同期回路１０１が正常に動作したときのタイミングチャートである。
【００１１】
しかし、信号Ｎ１と信号Ｎ４との位相差に応じて、可変遅延回路１０３による遅延量が変化するので、タイミング同期回路１０１は、実質的に関連のない信号間の同期を取るのに等しい。そのため、タイミング同期回路１０１を構成するフリップフロップ回路のセットアップホールド期間内に信号Ｎ２が変化する状態、即ち、信号Ｎ４の立ち上がりエッジと信号Ｎ２の変化点がほぼ一致する状態が発生し、データ１を出力する作用とデータ０を出力する作用とが釣り合って中間電位が出力されるメタステーブル状態が生じる。結果的に、信号Ｎ５の立ち上がりタイミングの遅れや、信号波形の抜けが起こり、不安定な動作状態になる。
【００１２】
このような誤動作を生じる位相差は、信号Ｎ１と信号Ｎ４との同期を取る過程で生じるが、タイミング同期回路１０１を広い周波数領域で安定に動作するように設計することは一般的に困難である。
【００１３】
【発明が解決しようとする課題】
従って、本発明の目的は、消費電力が削減されることができるＤＬＬ回路を提供することである。
【００１４】
また、本発明の他の目的は、外部クロックの周波数が変動しても安定して動作することができるＤＬＬ回路を提供することである。
【００１５】
また、本発明の他の目的は、位相比較を行う回数を制御できるＤＬＬ回路を提供することである。
【００１６】
また、本発明の他の目的は、遅延信号を基準として入力クロック信号の位相を検出し、安定動作を保証することができるＤＬＬ回路を提供することである。
【００１７】
また、本発明の他の目的は、ＤＬＬ回路の立ち上げ直後、つまりアンロック状態（外部クロック信号と内部クロック信号との位相差が規定の範囲に入っていない状態）からロック状態（外部クロック信号と内部クロッククロック信号との位相差が規定の範囲に入った状態）に移る段間でも安定して動作するＤＬＬ回路を提供することである。
【００１８】
また、本発明の他の目的は、上記ＤＬＬ回路を含む、同期式ＤＲＡＭのような半導体装置を提供することである。
また、本発明の他の目的は、上記ＤＬＬ回路における遅延制御方法を提供することである。
【００１９】
【課題を解決するための手段】
以下に、本発明の目的を達成するための手段を説明する。そのなかで、括弧（）つきで示される技術的事項は、実施の形態の説明における参照番号を示す。しかしながら、参照番号は本発明の技術的範囲の解釈に用いてはならず、本発明の技術的範囲は特許請求の範囲の記載に基づいて解釈されるべきである。
【００２０】
本発明のある観点を達成するために、ＤＬＬ回路は、信号伝搬系と遅延制御系からなり、前記信号伝搬系は、遅延制御信号に基づいて基準クロック信号（Ｓ２）を遅延させて遅延クロック信号を生成する遅延回路（１）からなる。前記遅延制御系は、前記第２遅延クロック信号のパルスのｎ（ｎは２以上の整数）個のうち１つに対応するパルスを第１クロック信号（Ｎ３）として出力するサンプリング回路（５）と、前記第１クロック信号を第１比較入力信号（Ｎ５）とし、前記基準クロック信号を第２比較入力信号とし、前記第１比較入力信号と前記第２比較入力信号とを位相に関して比較して位相差を出力する位相比較回路（８）と、前記位相比較回路からの前記位相差に基づいて前記遅延制御信号（１４）を発生して前記信号伝搬系の前記遅延回路に出力するための遅延制御回路（１２）とからなるＤＬＬ回路。
【００２１】
また、前記信号伝搬系は、外部クロック信号を入力して前記基準クロック信号として前記遅延回路に出力する入力回路（３）をさらに有し、前記遅延制御系は、前記サンプリング回路からの前記第１クロック信号を、前記入力回路（３）と同等の遅延量だけ遅延させて前記第１比較入力信号として前記位相比較回路に出力する入力ダミー回路（１１）をさらに有してもよい。
【００２２】
前記信号伝搬系は、前記遅延回路からの前記第１遅延クロック信号を入力して内部クロック信号として出力する出力回路（１５）をさらに有し、前記遅延制御系は、前記サンプリング回路からの前記第１クロック信号を、前記出力回路（１５）と同等の遅延量だけ遅延させて前記第１比較入力信号として前記位相比較回路に出力する出力ダミー回路（９）をさらに有してもよい。
【００２３】
また、前記信号伝搬系は、外部クロック信号を入力して前記基準クロック信号として前記遅延回路に出力する入力回路（３）と、前記遅延回路からの前記第１遅延クロック信号を入力して内部クロック信号として出力する出力回路（１５）とをさらに有し、前記遅延制御系は、前記サンプリング回路からの前記第１クロック信号を、前記入力回路と同等の遅延量と前記出力回路と同等の遅延量の和だけ遅延させて前記第１比較入力信号として前記位相比較回路に出力するダミー回路（１１，９）をさらに有してもよい。
【００２４】
前記サンプリング回路は、前記第２遅延クロック信号を１／ｎ分周して分周信号を生成する分周器（６）と、前記分周信号に基づいて前記遅延クロック信号の前記パルスの各々に対応するパルスを選択的に出力する選択出力回路（７）とを具備してもよい。
【００２５】
また、前記選択出力回路（７）は、前記分周回路の出力にそのクロック端子が接続され、前記遅延クロック信号を反転するためのクロックドインバータ（２４）と、前記分周回路の出力にそのゲート端子が接続され、そのドレイン端子が前記クロックドインバータの出力に接続され、そのソース端子が接地されたＮチャンネルトランジスタ（ＮチャンネルＦＥＴ）とを具備してもよい。
【００２６】
例えば、前記分周回路は、前記遅延クロック信号を１／２分周するためのフリップフロップ（２５）と、前記フリップフロップの出力を反転するためのインバータ（２７）とを具備していても良い。
【００２７】
また、前記分周回路は、前記遅延クロック信号を１／２分周するためのフリップフロップ（２５）と、前記フリップフロップの出力とサンプリング制御信号とのＮＯＲ演算結果を出力するＮＯＲ回路（２８）を具備してもよい。この場合、前記サンプリング制御信号は通常Ｌレベルであり、アクティブ時にＨレベルであり、前記遅延信号が前記分周信号と同期して出力されるべきか連続して出力されるべきかを示すことが望ましい。
【００２８】
また、前記位相比較回路は、前記第１比較入力信号の位相を基準として前記第２比較入力信号と前記第１比較入力信号との前記位相差を出力してもよい。この場合、前記位相比較回路は、前記第１比較入力信号の位相を立ち上がりエッジを基準として前記第２比較入力信号の立ち上がりエッジの位相の進み又は遅れを前記位相差として出力することが望ましい。
【００２９】
また、前記基準クロック信号を１／ｍ（ｍは１以外のｎの約数）分周し、反転して前記前記第２比較入力信号として前記位相比較回路に供給するための分周器（３０）をさらに具備しても良い。
上記ＤＬＬ回路は半導体装置に組み込まれていてもよい。半導体装置は、同期式ＤＲＡＭであってもよい。
【００３０】
また、本発明の他の観点を達成するために、外部クロック信号の遅延制御方法は、入力バッファを介して供給される外部クロック信号から基準クロック信号を生成するステップと、遅延制御信号に基づいて前記基準クロック信号を遅延させて遅延クロック信号を生成するステップと、前記の遅延クロック信号を出力バッファを介して出力するステップと、前記遅延クロック信号のパルスのｎ（ｎは２以上の整数）個のうち１つに対応するパルスを第１クロック信号としてサンプリングするステップと、前記第１のクロック信号を前記入力バッファの遅延量と前記出力バッファの遅延量との和の分だけ遅延させて第２クロック信号を生成するステップと、前記第２クロック信号を第１比較入力信号とし、前記基準クロック信号を第２比較入力信号とし、前記第１比較入力信号と前記第２比較入力信号とを位相に関して比較して位相差を出力するステップと、前記位相差に基づいて前記遅延制御信号を発生するステップとからなる。
【００３１】
前記サンプリングステップは、前記第２遅延クロック信号を１／ｎ分周して分周信号を生成するステップと、前記分周信号に基づいて前記遅延クロック信号の前記パルスの各々を前記第１クロック信号として選択的に出力するステップとからなる。
【００３２】
また、前記位相差を出力するステップは、前記第１比較入力信号の位相を基準として前記第２比較入力信号と前記第１比較入力信号との位相を比較し、その比較結果を前記位相差として出力ステップからなる。
【００３３】
前記位相差を出力するステップは、前記第１比較入力信号の位相を立ち上がりエッジを基準として前記第２比較入力信号の立ち上がりエッジの位相の進み又は遅れを前記位相差として出力する。
【００３４】
前記基準クロック信号に変えて、前記基準クロック信号を１／ｍ（ｍは１以外のｎの約数）分周し、反転して前記第２比較入力信号とするステップをさらに具備する。
【００３５】
【発明の実施の形態】
以下に添付図面を参照して、本発明のＤＬＬ回路及びそれを使用する半導体装置について詳細に説明する。
【００３６】
図１は、本発明の第１の実施形態による半導体装置の構成を示すブロック図である。最初に、図１を参照して、本発明の第１の実施形態によるＤＬＬ回路は、信号伝搬系と遅延制御系からなる。信号伝搬系は、入力される外部クロック信号を遅延させて内部クロック信号を生成する。遅延制御系は、外部クロック信号と内部クロック信号の位相が一致するように、あるいは所定の関係を満たすように信号伝搬系での遅延量を制御する。
【００３７】
信号伝搬系は、入力バッファ３、可変遅延回路１、及び出力バッファ１５からなる。可変遅延回路１は、可変遅延部１−１と固定された遅延量をもつ固定遅延部１−２からなる。可変遅延回路１は、入力される遅延制御信号１４に基づいて信号を遅延させる。
【００３８】
遅延制御系は、サンプリング回路５、出力ダミー回路９，入力ダミー回路１１、位相比較回路８、遅延制御回路１２からなる。サンプリング回路５は、サンプリング制御信号を発生する制御信号発生部６（図１では、分周回路）とサンプリング部７からなる。
【００３９】
次に、本発明の第１の実施形態によるＤＬＬ回路の動作を説明する。
【００４０】
入力バッファ３は、外部クロック信号Ｓ１を入力し、図２（ａ）に示されるように、基準クロック信号Ｓ２を出力する。入力バッファ３は、固有の遅延量を有し、このため、基準クロック信号Ｓ２は信号Ｓ１よりその遅延量分だけ遅延されている。基準クロック信号Ｓ２は、可変遅延回路１と位相比較回路８に供給される。
【００４１】
可変遅延回路１は、可変遅延回路部１−１と固定遅延部１−２からなる。遅延回路部１―１は、信号Ｓ２を入力し、遅延制御信号１４に基づいて決定される遅延量だけ信号Ｓ２を遅延させ、図２（ｂ）に示されるように遅延信号Ｎ１を出力する。遅延信号Ｎ１は、固定遅延部１−２とサンプリング回路５に出力される。固定遅延部１−２は、少なくとも１つの遅延素子からなる。遅延素子は、バッファであっても良いし、あるいはインバータでもよい。固定遅延部１−２は、信号Ｎ１を入力し、遅延信号Ｓ３を出力バッファ５に出力する。固定遅延部１−２は、固定の遅延量を持つので、信号Ｓ３は、信号Ｎ１よりその遅延量分遅延されている。
【００４２】
出力バッファ１５は、遅延信号Ｓ３を入力し、内部クロック信号Ｓ４を出力する。出力バッファ１５は、固有の遅延量を有する。このため、内部クロック信号Ｓ４は信号Ｓ３よりその遅延量分だけ遅延されている。この内部クロック信号Ｓ４は、ＤＬＬ回路を内蔵する半導体装置で使用される。たとえば、半導体装置が同期式ＤＲＡＭである場合には、この内部クロック信号Ｓ４を用いて同期式ＤＲＡＭ内のメモリ部で使用されるリードイネーブル信号、ラッチ信号などの制御信号が生成される。
【００４３】
サンプリング回路５は、制御信号発生部６とサンプリング部７からなる。サンプリング回路５は、固有の遅延量を有する。可変遅延回路１の固定遅延部１−２の遅延量は、サンプリング回路５の遅延量と一致するように設定されている。また、サンプリング回路５は、遅延信号Ｎ３に関して出力ダミー回路９や入力ダミー回路１１より前に設けられている。
【００４４】
制御信号発生部６は、この例では、分周回路６からなる。分周回路６は、１／２分周回路である。従って、分周回路６は、信号Ｎ１を分周して、図２（ｃ）に示されるように、分周後の信号Ｎ２を出力する。信号Ｎ２は、サンプリング部７に供給される。
【００４５】
サンプリング部７は、この例では、ＮＡＮＤ回路７−１とインバータ７−２からなる。サンプリング部７は、信号Ｎ２に基づいて信号Ｎ１をサンプリングして、図２（ｄ）に示されるように、信号Ｎ３を生成する。信号Ｎ２がＨレベルにあるときには、信号Ｎ１は出力され、信号Ｎ２がＬレベルにあるときには信号Ｎ１は出力されない。こうして、信号Ｎ１のパルスは２個に１個が間引かれていることになる。これは分周回路６が１／２分周回路のためである。信号Ｎ１のｎ個のパルスのうち１個が出力されるようにしてもよい。この場合には、１／ｎ分周回路が使用されればよい。
【００４６】
出力ダミー回路９は、出力バッファ１５と同等の遅延量を有する。また、入力ダミー回路１１は入力バッファ３と同等の遅延量を有する。従って、信号Ｎ３が出力ダミー回路９により遅延されて信号Ｎ４が生成され、信号Ｎ４が入力ダミー回路により遅延され、信号Ｎ５が生成される。信号Ｎ５は図２（ｅ）に示される。信号Ｎ５は位相比較回路８に供給される。
【００４７】
こうして、信号Ｎ５は、固定遅延部１−２に加えて、入力バッファ３と出力バッファ１５の遅延量を反映することになる。この例では、出力ダミー回路９と入力ダミー回路１１が別々に設けられているが、一体として設けられて良いことは言うまでもない。また、入力ダミー回路１１と出力ダミー回路９の各々は、入力信号のレベルが変化するとき大きな電流を消費する。しかしながら、この例では、信号Ｎ３のパルスの数はサンプリング回路５により１／２に減らされているので、信号Ｎ１をそのまま使用する場合と較べて、消費電流は１／２となる。
【００４８】
位相比較回路８は、信号Ｎ５を基準として信号Ｓ１の位相の進みあるいは位相の遅れを検出する。より詳細には、位相比較回路８は、信号Ｎ５をクロック信号端子２１に受信する。これにより、信号Ｎ５の立ち上がりエッジに同期して信号Ｓ２を取り込む。こうして、位相比較回路８は、信号Ｎ５を基準として信号Ｓ１の位相の進みあるいは位相の遅れを検出する。位相比較回路８は、検出結果を信号１３として遅延制御回路１２に出力する。遅延制御回路１２は、信号１３に基づいて遅延制御信号１４を生成し可変遅延回路１に出力する。こうして、可変遅延回路１の遅延量が制御され、内部クロック信号Ｓ４の位相が外部クロック信号Ｓ１の位相と一致する。
【００４９】
このように、従来記述で誤動作の原因となっていた、遅延信号と分周信号とのタイミング同期動作が行う必要がないので、安定した動作が達成される。また、信号Ｎ５を位相比較動作の基準にするので、周波数の異なる信号間で位相比較を行うことができる。これは、サンプリングされた信号を基準にするので、必ず位相比較をする対象が存在する（”空振り”がない）ためである。
【００５０】
次に、本発明の第２の実施形態による半導体装置について説明する。第２の実施形態の半導体装置は、第１の実施形態の半導体装置と同様の構成を有している。異なる点は、第１の実施形態における分周回路、サンプリング回路６及び遅延回路１の一部が異なっている。
【００５１】
図３を参照して、遅延回路１は、バッファ部１−２に代えて、第２バッファ部１−３を有している。第２バッファ部１−３は、インバータ２３−３とクロックドインバータ２６からなる。分周回路６は、インバータ２３−２、Ｄ型フリッププロップ２５、及びインバータ２７からなる。サンプリング部７は、インバータ２３−１、制御端子付きインバータ２４、ＮチャンネルＭＯＳＦＥＴ３５からなる。
【００５２】
次に本発明の第２の実施形態によるＤＬＬ回路について説明する。図３は、本発明の第２の実施形態によるＤＬＬ回路の構成を示し、図４は、第２の実施形態によるＤＬＬ回路の各部の波形図を示す。第２の実施形態によるＤＬＬ回路は、第１の実施形態におけるＤＬＬ回路とは、可変遅延回路１の固定遅延部１−３とサンプリング回路５が異なっている。他の要素は同一である。従って、異なる点のみを説明する。
【００５３】
図３を参照して、第２の実施形態のサンプリング回路５では、制御信号発生部６は、インバータ２３−２、Ｄ型フリップフロップ２５，インバータ２７からなる。インバータ２３−２は信号Ｎ１に接続されている。インバータ２３−２の出力は、Ｄ型フリップフロップ２５のクロック端子に供給されている。フリップフロップ２５のＱＢ出力の反転信号は、Ｄ入力端子に接続されている。フリップフロップ２５のＱ出力端子はインバータ２７に出力されている。
【００５４】
サンプリング部７は、インバータ２３−１、クロックドインバータ２４、ＮチャンネルＦＥＴ３５からなる。インバータ２３−１は信号Ｎ１に接続されている。インバータ２３−１の出力は、クロックドインバータ２４に接続されている。このインバータ２３−１によりインバータ２３−２による遅延がキャンセルされている。クロックドインバータ２４のクロック端子は上記インバータ２７の出力に接続されている。クロックドインバータ２４の出力はＮチャンネルＦＥＴ３５のドレインに接続されている。ＮチャンネルＦＥＴ３５のゲートは、上記インバータ２７の出力に接続され、そのソースは接地されている。
【００５５】
また、固定遅延部１−３は、インバータ２３−３とクロックドインバータ２６からなる。インバータ２３−３は信号Ｎ１に接続され、その出力はクロックドインバータ２６に接続されている。クロックドインバータ２６のクロック端子は接地されている。
【００５６】
固定遅延部１−３での遅延量とサンプリング回路５での遅延量とをそろえる必要がある。従って、インバータ２３−１とインバータ２３−２の遅延量は等しく、また、クロックドインバータ２４と２６の遅延量は同一である。
【００５７】
次に、図４を参照して、第２の実施形態のＤＬＬ回路の動作を説明する。
【００５８】
図４（ａ）に示される信号Ｎ１がインバータ２３−２で遅延され、反転されてフリップフロップ２５に供給される。フリップフロップ２５は遅延された信号Ｎ１を１／２分周して、図４（ｃ）に示される信号２２を出力する。インバータ２７は信号２２を反転して図４（ｄ）に示される信号Ｎ２を生成する。
【００５９】
このとき、信号Ｎ１は、インバータ２３−２と同等の遅延時間をもってインバータ２３−１により反転され、クロックドインバータ２４に供給される。インバータ２７の出力がＨレベルのとき、クロックドインバータ２４はオフとなる。このため、インバータ２３−１からの信号は出力されない。また、ＮチャンネルＦＥＴ３５はオンし、クロックドインバータ２４の出力はＬレベルとなる。
【００６０】
一方、インバータ２７の出力がＬレベルのとき、クロックドインバータ２４はオンとなる。このため、インバータ２３−１からの信号はクロックドインバータにより反転され、出力される。また、ＮチャンネルＦＥＴ３５はオフするので、クロックドインバータ２４の出力はそのまま信号Ｎ３として出力される。
【００６１】
また、信号Ｎ１は、インバータ２３−３を通して反転され、クロックドインバータ２６に出力される。クロックドインバータ２６のクロック端子は接地されているので、インバータ２３−３からの出力は反転され、信号Ｓ３として出力される。
【００６２】
以上のようにして、信号Ｎ１のパルスの２個に１つの割合でサンプリング回路５から信号Ｎ３として出力される。第２の実施形態では、第１の実施形態と比較して、信号遅延のライン（信号Ｎ１〜インバータ２３−３〜クロックドインバータ２６〜信号Ｓ３）とサンプリングのライン（信号Ｎ１〜インバータ２３−１〜クロックドインバータ２４〜信号Ｎ３）とで遅延量を一層厳密に合わせることが可能である。
なお、第１及び第２の実施形態では、周波数は異なるが同じ入力波形を有する信号を用いて位相比較が行われる。この結果、位相差を検出する精度あげることができる。
【００６３】
次に本発明の参考例によるＤＬＬ回路について説明する。図５は、本発明の参考例によるＤＬＬ回路の構成を示し、図６は、参考例によるＤＬＬ回路の各部の波形図を示す。参考例によるＤＬＬ回路は、第１の実施形態におけるＤＬＬ回路とは、可変遅延回路１の固定遅延部１−４とサンプリング回路５が異なっている。他の要素は同一である。従って、異なる点のみを説明する。
【００６４】
図５を参照して、参考例のサンプリング回路５では、制御信号発生部６は、インバータ２３−２、Ｄ型フリップフロップ２５，ＮＯＲ回路２８からなる。インバータ２３−２は信号Ｎ１に接続されている。インバータ２３−２の出力は、Ｄ型フリップフロップ２５のクロック端子に供給されている。フリップフロップ２５のＱＢ出力の反転信号は、Ｄ入力端子に接続されている。フリップフロップ２５のＱ出力端子はＮＯＲ回路２８に出力されている。ＮＯＲ回路２８には外部からサンプリング制御信号２９が供給されている。
【００６５】
サンプリング部７は、インバータ２３−１、クロックドインバータ２４、ＮチャンネルＦＥＴ３５からなる。インバータ２３−１は信号Ｎ１に接続されている。インバータ２３−１の出力は、クロックドインバータ２４に接続されている。クロックドインバータ２４のクロック端子はＮＯＲ回路２８の出力に接続されている。クロックドインバータ２４の出力はＮチャンネルＦＥＴ３５のドレインに接続されている。ＮチャンネルＦＥＴ３５のゲートは、上記ＮＯＲ回路２８の出力に接続され、そのソースは接地されている。
【００６６】
また、固定遅延部１−４は、インバータ２３−３とクロックドインバータ２６からなる。インバータ２３−３は信号Ｎ１に接続され、その出力はクロックドインバータ２６に接続されている。クロックドインバータ２６のクロック端子は接地されている。
【００６７】
参考例では、第１の実施形態と比較して、信号遅延のライン（信号Ｎ１〜インバータ２３−３〜クロックドインバータ２６〜信号Ｓ３）とサンプリングのライン（信号Ｎ１〜インバータ２３−１〜クロックドインバータ２４〜信号Ｎ３）とで遅延量を一層厳密に合わせることが可能である。
【００６８】
次に、図６を参照して、参考例のＤＬＬ回路の動作を説明する。
【００６９】
図６（ａ）に示される信号Ｎ１がインバータ２３−２で遅延され、反転されてフリップフロップ２５に供給される。フリップフロップ２５は遅延された信号Ｎ１を１／２分周して、図６（ｃ）に示される信号２２を出力する。
【００７０】
このとき、信号Ｎ１は、インバータ２３−３と同等の遅延時間をもってインバータ２３−１により反転され、クロックドインバータ２４に供給される。サンプリング制御信号がＨレベルのとき、ＮＯＲ回路２８の出力はＬレベルとなり、クロックドインバータ２４はオンとなる。このため、インバータ２３−１からの信号は反転されて、信号Ｓ３と同等の遅延をもつ信号Ｎ３として出力される。また、ＮチャンネルＦＥＴはオフするので、クロックドインバータ２４の動作への影響はない。
【００７１】
一方、サンプリング制御信号がＬレベルの場合には、フリップフロップ２５の出力がＨレベルのとき、ＮＯＲ回路２８の出力はＬレベルとなり、クロックドインバータ２４はオンとなる。このため、インバータ２３−１からの信号は反転されて、信号Ｓ３と同等の遅延をもつ信号Ｎ３として出力される。また、ＮチャンネルＦＥＴはオフするので、クロックドインバータ２４の動作への影響はない。しかしながら、サンプリング制御信号がＬレベルの場合に、フリップフロップ２５の出力がＬレベルのとき、ＮＯＲ回路２８の出力はＨレベルとなり、クロックドインバータ２４はオフとなる。このため、インバータ２３−１からの信号は出力されない。また、ＮチャンネルＦＥＴはオンするので、クロックドインバータ２４の出力はＬレベルに設定される。
【００７２】
また、信号Ｎ１は、インバータ２３−２と同等あるいはそれより僅かに大きい遅延量を持つインバータ２３−３を通して反転され、クロックドインバータ２６に出力される。クロックドインバータ２６のクロック端子は接地されているので、インバータ２３−３からの出力は反転され、信号Ｓ３として出力される。以上のようにして、信号Ｎ１のパルスの２個に１つの割合でサンプリング回路５から信号Ｎ３として出力される。
【００７３】
なお、ＮＯＲ回路２８に代えて、ＮＡＮＤ回路が使用されれば、サンプリング制御信号がＨレベルのときは、信号２２がＨレベルのときだけ信号Ｎ１の反転信号が反転されて出力され、サンプリング制御信号がＬレベルのときは、信号２２に関わらず信号Ｎ１の反転信号は出力されない。
【００７４】
このように、参考例では、位相比較される外部クロック信号と内部クロック信号とがある程度ロック（外部クロック信号と内部クロック信号との位相差が規定の範囲に入った状態）間では、分周が行われず、信号Ｎ１がそのまま出力される。結果として、分周したときよりも位相比較を行う回数が多いので、短時間でロックが達成される。その後は、分周が行われるので、消費電流を抑えながらロック状態が維持される。
【００７５】
従って、参考例によれば、ＤＬＬ回路の立ち上げ直後、つまりアンロック状態（外部クロック信号と内部クロック信号との位相差が規定の範囲に入っていない状態）からロック状態に移る段階でも、安定して動作するＤＬＬ回路を提供することができる。
【００７６】
次に、本発明の第３の実施形態によるＤＬＬ回路を図７を参照して説明する。
【００７７】
第３の実施形態によるＤＬＬ回路は、第１の実施形態のＤＬＬ回路とは以下の点で異なる。即ち、信号Ｓ２が位相比較回路８に直接入力されず、分周回路３０で分周されて位相比較回路８に供給されている。サンプリング回路５の分周回路６が１／ｎ分周回路（ｎは２以上の整数）である、即ちサンプリング回路５が信号Ｎ１のｎ個のパルスのうち１つを出力するとする。この場合、分周回路３０は、１／ｍ分周回路である。ここで、ｍは、ｎの約数のうち１ではない値である。これ以外は、第３の実施形態によるＤＬＬ回路は、第１の実施形態のＤＬＬ回路と同様であるので、説明は省略する。
【００７８】
第３の実施形態では、基準クロック信号の周波数が位相比較回路の動作限界を超えたときでも、分周によって周波数を落とすことができる。即ち、動作可能周波数範囲を広げることができる。
【００７９】
次に、本発明の第４の実施形態によるＤＬＬ回路を図８を参照して説明する。
【００８０】
第４の実施形態によるＤＬＬ回路は、第１の実施形態のＤＬＬ回路とは以下の点で異なる。即ち、固定遅延部が省略され、可変遅延部１−１の出力が信号Ｓ３として出力バッファ１５に供給されている。また、サンプリング回路５では、サンプリング部７が省略され、分周回路６の出力がそのまま信号Ｎ３として出力ダミー回路９に供給されている。これ以外は、第４の実施形態によるＤＬＬ回路は、第１の実施形態のＤＬＬ回路と同様であるので、説明は省略する。
【００８１】
第４の実施形態では、分周信号Ｎ３のパルスが可変遅延部１−１からのパルスの内の１つに対応している。即ち、分周回路６が１／ｎ（ｎは正の整数）分周するとき、信号Ｎ１のｎパルスのうちの１つのパルスに対応するパルスとして分周信号Ｎ３が出力される。こうして、回路素子の数を減らしながら、第１の実施形態と同様の効果を達成することができる。
【００８２】
以上説明したＤＬＬ回路は一般にメモリ、ＣＰＵなどの半導体装置に組み込まれる。この場合、位相制御された内部クロック信号Ｓ４は、読み出しデータを出力バッファ１０９から出力するタイミングの制御等に用いられる。
【００８３】
【発明の効果】
本発明によるＤＬＬ回路は、メタステーブルにならず位相制御が安定している。
【００８４】
また、本発明によるＤＬＬ回路は、ダミー回路の前にサンプリング回路を挿入し、位相比較動作の回数を削減したので、電力消費が少ない。更に、サンプリングされた信号に基づいて位相比較動作が行われるので、誤動作の発生が抑制され、安定した回路動作が得られる。
【図面の簡単な説明】
【図１】 図１は、本発明の第１の実施形態によるＤＬＬ回路の構成を示すブロック図である。
【図２】 図２は、本発明の第１の実施形態によるＤＬＬ回路における各信号のタイミングを示すタイミングチャートである。
【図３】 図３は、本発明の第２の実施形態によるＤＬＬ回路の構成を示すブロック図である。
【図４】 図４は、本発明の第２の実施形態によるＤＬＬ回路における各信号のタイミングを示すタイミングチャートである。
【図５】 図５は、本発明の参考例によるＤＬＬ回路の構成を示すブロック図である。
【図６】 図６は、本発明の参考例によるＤＬＬ回路における各信号のタイミングを示すタイミングチャートである。
【図７】 図７は、本発明の第３の実施形態によるＤＬＬ回路の構成を示すブロック図である。
【図８】 図８は、本発明の第４の実施形態によるＤＬＬ回路の構成を示すブロック図である。
【図９】 図９は、従来のＤＬＬ回路の構成を示すブロック図である。
【図１０】 図１０は、図９に示される従来のＤＬＬ回路における信号のタイミングを示すタイミングチャートである。
【符号の説明】
１：可変遅延回路
１−１：可変遅延部
１−２：固定遅延部
３：入力バッファ
５：サンプリング回路
６：制御信号発生部（分周回路）
７：サンプリング部
８：位相比較回路
９：出力ダミー回路
１１：入力ダミー回路
１−３：固定遅延部
１−４：固定遅延部
２３−１，２３−２，２３−３，２７：インバータ
２４，２６：クロックドインバータ
２５：フリップフロップ
２８：ＮＯＲ回路
３５：ＮチャンネルＦＥＴ
３０：分周回路
Claims (5)
- 信号伝搬系と遅延制御系を備え、
前記信号伝搬系は、基準クロック信号を受ける入力バッファと、遅延制御信号に基づいて前記入力バッファからの信号を遅延させて遅延クロック信号を生成する遅延回路と、前記遅延回路の出力を受けて出力する出力バッファとを備え、
前記遅延制御系は、
前記遅延クロック信号のパルスのｎ（ｎは２以上の整数）個のうち１つに対応するパルスを第１クロック信号として出力するサンプリング回路であって、前記遅延クロック信号を１／ｎ分周して分周信号を生成する分周器と、前記分周信号に基づいて前記遅延クロック信号に対応するパルスを選択的に前記第１クロック信号として出力する選択出力回路とを備えるサンプリング回路と、
前記第１クロック信号を第１比較入力信号とし、前記入力バッファを介して分周されることなく供給される前記基準クロック信号を第２比較入力信号とし、前記第１比較入力信号と前記第２比較入力信号とを位相に関して比較して位相差を出力する位相比較回路と、
前記位相比較回路の前記第１比較入力信号として供給される前記第１クロック信号は、前記サンプリング回路と前記位相比較回路との間に直列に接続された出力ダミー回路及び入力ダミー回路を介して供給され、
前記位相比較回路からの前記位相差に基づいて前記遅延制御信号を発生して前記信号伝搬系の前記遅延回路に出力するための遅延制御回路と
を備える
ＤＬＬ回路。 - 請求項１に記載のＤＬＬ回路であって、
前記入力ダミー回路は、前記入力バッファと同等の遅延量だけ遅延させて出力する
ＤＬＬ回路。 - 請求項１に記載のＤＬＬ回路であって、
前記出力ダミー回路は、前記出力バッファと同等の遅延量だけ遅延させて出力する
ＤＬＬ回路。 - 請求項１に記載のＤＬＬ回路であって、
前記選択出力回路は、
前記分周器の出力にそのクロック端子が接続され、前記遅延クロック信号を反転するためのクロックドインバータと、
前記分周器の出力にその制御端子が接続され、その一端子が前記クロックドインバータの出力に接続され、その他端子が基準電圧に接続されたトランジスタと
を具備する
ＤＬＬ回路。 - 請求項１に記載のＤＬＬ回路であって、
前記分周器は、
前記遅延クロック信号を１／２分周するためのフリップフロップと、
前記フリップフロップの出力を反転するためのインバータと
を具備する
ＤＬＬ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000109650A JP4446070B2 (ja) | 2000-04-11 | 2000-04-11 | Ｄｌｌ回路、それを使用する半導体装置及び遅延制御方法 |
| US09/828,002 US6509776B2 (en) | 2000-04-11 | 2001-04-06 | DLL circuit, semiconductor device using the same and delay control method |
| KR10-2001-0019289A KR100398480B1 (ko) | 2000-04-11 | 2001-04-11 | 디엘엘 회로, 이를 사용하는 반도체 장치 및 지연 제어 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000109650A JP4446070B2 (ja) | 2000-04-11 | 2000-04-11 | Ｄｌｌ回路、それを使用する半導体装置及び遅延制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001298362A JP2001298362A (ja) | 2001-10-26 |
| JP4446070B2 true JP4446070B2 (ja) | 2010-04-07 |
Family
ID=18622310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000109650A Expired - Fee Related JP4446070B2 (ja) | 2000-04-11 | 2000-04-11 | Ｄｌｌ回路、それを使用する半導体装置及び遅延制御方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6509776B2 (ja) |
| JP (1) | JP4446070B2 (ja) |
| KR (1) | KR100398480B1 (ja) |
Families Citing this family (34)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7167023B1 (en) | 2001-08-29 | 2007-01-23 | Altera Corporation | Multiple data rate interface architecture |
| US7200769B1 (en) * | 2001-08-29 | 2007-04-03 | Altera Corporation | Self-compensating delay chain for multiple-date-rate interfaces |
| US6930524B2 (en) | 2001-10-09 | 2005-08-16 | Micron Technology, Inc. | Dual-phase delay-locked loop circuit and method |
| KR20030056811A (ko) * | 2001-12-28 | 2003-07-04 | 삼성전자주식회사 | 락 드리프트를 방지하는 지연동기루프 및 이를 구비하는반도체 메모리 장치 |
| KR100548549B1 (ko) * | 2001-12-31 | 2006-02-02 | 주식회사 하이닉스반도체 | 지연 고정 루프 회로 |
| JP4181847B2 (ja) | 2002-10-25 | 2008-11-19 | エルピーダメモリ株式会社 | タイミング調整回路、半導体装置及びタイミング調整方法 |
| KR100484252B1 (ko) * | 2002-11-27 | 2005-04-22 | 주식회사 하이닉스반도체 | 지연 고정 루프 회로 |
| KR100518547B1 (ko) * | 2002-12-28 | 2005-10-04 | 삼성전자주식회사 | 출력 드라이버의 구동력 변화에 따른 내부클락신호의지연을 보상할 수 있는 반도체 메모리 장치의 지연동기루프 |
| CN100521597C (zh) * | 2003-05-01 | 2009-07-29 | 三菱电机株式会社 | 时钟数据恢复电路 |
| JP2004355081A (ja) | 2003-05-27 | 2004-12-16 | Internatl Business Mach Corp <Ibm> | 情報処理装置及びメモリモジュール |
| US6937076B2 (en) * | 2003-06-11 | 2005-08-30 | Micron Technology, Inc. | Clock synchronizing apparatus and method using frequency dependent variable delay |
| US7234069B1 (en) | 2004-03-12 | 2007-06-19 | Altera Corporation | Precise phase shifting using a DLL controlled, multi-stage delay chain |
| KR100541685B1 (ko) * | 2004-04-30 | 2006-01-10 | 주식회사 하이닉스반도체 | 지연 동기 루프 장치 |
| US7126399B1 (en) | 2004-05-27 | 2006-10-24 | Altera Corporation | Memory interface phase-shift circuitry to support multiple frequency ranges |
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-
2000
- 2000-04-11 JP JP2000109650A patent/JP4446070B2/ja not_active Expired - Fee Related
-
2001
- 2001-04-06 US US09/828,002 patent/US6509776B2/en not_active Expired - Lifetime
- 2001-04-11 KR KR10-2001-0019289A patent/KR100398480B1/ko active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| KR100398480B1 (ko) | 2003-09-19 |
| US6509776B2 (en) | 2003-01-21 |
| JP2001298362A (ja) | 2001-10-26 |
| KR20010098518A (ko) | 2001-11-08 |
| US20010028267A1 (en) | 2001-10-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20040520 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070207 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081218 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081222 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090216 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090520 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090820 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20090909 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091006 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091111 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20091204 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20091217 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130129 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130129 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140129 Year of fee payment: 4 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |