JP4686108B2 - 同期を有するディジタルクロック逓倍器および分周器 - Google Patents
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Description
【発明の分野】
この発明は、ディジタルシステムのためのクロッキング回路に関する。特に、この発明は、ディジタル回路に容易に集積化することのできるディジタルクロック逓倍器および分周器に関する。
【0002】
【発明の背景】
クロッキング信号は、ボードレベルのシステムおよび集積回路(IC)装置の両方、たとえばフィールドプログラマブルゲートアレイ(FPGA)およびマイクロプロセッサ等のディジタル回路におけるさまざまな目的のために用いられる。たとえば、同期システムにおいては、グローバルクロック信号は、ボードまたはIC装置にわたるさまざまな回路を同期させるのに用いられる。しかしながら、ディジタルシステムの複雑さが増すにつれ、同期システムのためのクロッキング方式はより複雑となる。たとえば、マイクロプロセッサおよびFPGA等の多くの複雑なディジタルシステムは、異なった周波数の複数のクロック信号を有する。たとえば、いくつかのマイクロプロセッサでは、内部回路は第1のクロック周波数で第1のクロック信号によりクロック動作されるが、入出力(I/O)回路は第2のクロック周波数で第2のクロック信号によりクロック動作される。典型的には、第2のクロック周波数は第1のクロック周波数より遅い。
【0003】
複数のクロック生成回路を、複数のクロック信号を生成するのに用いることができるが、クロック生成回路は、典型的には大量のチップまたはボードスペースを費やす。したがって、大抵のシステムは1つのクロック生成回路を用いて第1のクロック信号を生成し、また専用の回路を用いて第1のクロック信号から他のクロック信号を得る。たとえば、クロック分周器を用いて、基準クロック信号からより低いクロック周波数の1つまたは複数のクロック信号を生成する。典型的には、クロック分周器は、整数値で基準クロック信号を分周する。逆に、クロック逓倍器を用いて、基準クロック信号からより高いクロック周波数の1つまたは複数のクロック信号を生成する。クロック逓倍器をクロック分周器と組合せることにより、基準クロック信号の周波数の分数値である周波数を有する、1つまたは複数のクロック信号を生成し得るクロッキング回路が提供される。
【0004】
図1には従来のクロッキング回路100が示される。クロッキング回路100は、周波数F_REFを有する基準クロック信号REF_CLKを受け、周波数F_OUTを有する出力クロック信号O_CLKを生成するが、ここで、F_OUTは、乗数Mで逓倍され、除数Dで分周された周波数F_REFと等しく、すなわち、F_OUT=F_REF*M/Dである。クロッキング回路100は、クロック分周器105、周波数比較器110、チャージポンプ120、電圧制御発振器(VCO)140、およびクロック分周器150を含む。クロック分周器105は基準クロック信号REF_CLKを分周して、Dで分周された周波数F_REFと等しい周波数F_D_REFを有する分周基準クロック信号D_REF_CLKを生成する。同様に、クロック分周器150は出力クロック信号O_CLKを分周して、Mで分周された周波数F_OUTに等しい周波数F_FBKを有するフィードバッククロック信号FBK_CLKを生成する。基準クロック信号REF_CLKは主基準クロック信号と称されてもよい。
【0005】
周波数比較器110は、フィードバッククロック信号FBK_CLKの周波数F_FBKを分周基準クロック信号D_REF_CLKの周波数F_D_REFと比較する。フィードバッククロック信号FBK_CLKの周波数F_FBKが分周基準クロック信号D_REF_CLKの周波数F_D_REFより高い場合、周波数比較器110により、チャージポンプ120が、電圧制御発振器140に結合されるVCO制御信号VCO_Cの電圧レベルを下げたり、電圧制御発振器140によって生成される出力クロック信号O_CLKの周波数F_OUTを減じたりする。逆に、フィードバッククロック信号FBK_CLKの周波数F_FBKが分周基準クロック信号D_REF_CLKの周波数F_D_REFより低い場合、周波数比較器110により、チャージポンプ120がVCO制御信号VCO_Cの電圧レベルを増加させて、出力クロック信号O_CLKの周波数F_OUTを増加させる。こうして、最終的には、フィードバッククロック信号FBK_CLKの周波数F_FBKは、分周基準クロック信号D_REF_CLKの周波数F_D_REFと等しくなる。上述のように、分周基準クロック信号D_REF_CLKの周波数F_D_REFはDで分周された基準クロック信号REF_CLKの周波数F_REFと等しく、すなわち、F_D_REF=F_REF/Dである。同様に、上述のように、フィードバッククロック信号FBK_CLKの周波数F_FBKはMで分周された出力クロック信号O_CLKの周波数F_OUTと等しく、すなわち、F_FBK=F_OUT/Mである。こうして、出力クロック信号O_CLKの周波数F_OUTはMで逓倍され、かつDで分周された基準クロック信号REF_CLKの周波数F_REFと等しく、すなわち、F_OUT=F_REF*M/Dである。
【0006】
クロッキング回路100はクロック逓倍器/分周器の所望の機能性を提供するが、クロッキング回路100は、多大な半導体面積を必要とするアナログ素子の使用により実現が妨げられる。具体的には、チャージポンプ120および電圧制御発振器140はアナログ回路であり、半導体が占有する面積の増加のため、クロッキング回路100の費用が増す。さらに、アナログ回路はディジタル回路に比べて、電磁干渉(すなわち、ノイズ)にさらに影響されやすい。このため、乗数Mで逓倍され、除数Dで分周された基準クロック信号のクロック周波数と等しいクロック周波数を有する出力クロック信号を生成する、ディジタル回路だけを用いる可変クロック逓倍器/分周器が求められている。
【0007】
【発明の概要】
したがって、この発明に従った可変クロッキング回路を、可変ディジタル発振器およびディジタル制御回路を用いて作成し、乗数Mで逓倍され、かつ除数Dで分周された基準クロック信号のクロック周波数と等しいクロック周波数を有する出力クロック信号を生成する。
好ましくは、出力クロック信号の周波数が選択された周波数と等しく、出力クロック信号が基準クロック信号と同位相であるとき、出力クロック信号O_CLKのM番目ごとの立上がりエッジが基準クロック信号の立上がりエッジと一致する。この一致は通常、並列発生と称される。2つの連続した並列発生の間の時間は通常、並列発生周期と称される。好ましくは、この発明は、各並列発生で出力クロック信号を基準クロック信号と同期させることにより、ディジタル遅延線の不正確さが原因で生じる累積丸め誤差を避ける。
【0008】
この発明では、可変クロッキング回路は可変発振器、第1のクロック分周器、位相比較器および微調制御装置を含む。可変発振器は出力クロック信号を生成する。第1のクロック分周器は出力クロック信号をMで分周し、フィードバッククロック信号を生成する。基準クロック信号およびフィードバッククロック信号の両方を受ける位相比較器は、フィードバッククロック信号の周波数が基準クロック信号の周波数の周波数にほぼ等しくなるよう出力クロック信号の周波数を調整する。好ましくは、並列発生の間に生じる出力クロック信号のアクティブエッジを、基準クロック信号のアクティブエッジと同期させる。好ましくは、可変発振器は可変遅延線およびエッジトリガ型ラッチを含む。エッジトリガ型ラッチは、並列発生の間を除いては、遅延線の出力によりクロック動作される。並列発生の間、エッジトリガ型ラッチは基準クロック信号によりクロック動作される。
【0009】
微調制御装置は、理想的な出力クロック信号の波形とさらに正確に一致させるよう出力クロック信号の波形を整形するために設けられ、アップ/ダウンカウンタと、当該アップ/ダウンカウンタに結合されたデルタシグマ回路とを含む。当該微調制御装置はアップ/ダウンカウンタに結合される。当該微調制御装置は可変発振器に結合され、出力クロック信号に遅延を選択的に挿入するよう構成される。遅延線微調制御装置は、並列発生周期の間に必要な追加の基本遅延単位の数を決定する。追加の基本遅延単位は次に、並列発生周期にわたって均等に分散される。この分散は新規なモジュロ−Mデルタシグマ回路を用いることにより達成されてもよい。一実施例では、モジュロ−Mデルタシグマ回路は、逓倍器、減算器、加算器、切替回路、ラッチおよび比較器を含む。
【0010】
この発明は、以下の記載および図面を考慮するとさらに十分に理解されるだろう。
【0011】
[詳細な説明]
図2(a)は、この発明の一実施例に従った可変クロッキング回路200のブロック図である。可変クロッキング回路200は、乗数Mで逓倍され、除数Dで分周された基準クロック信号REF_CLKのクロック周波数F_REFと等しいクロック周波数F_OUT(すなわち、F_OUT=M*F_REF/D)を有する出力クロック信号O_CLKを生成する。可変クロッキング回路200は、クロック分周器210および220、オプションのクロックセレクタ230、位相比較器240、停止/再始動回路245、初期化回路250、発振器制御回路260ならびに可変ディジタル発振器270を含む。クロック分周器210は、可変ディジタル発振器270により生成される出力クロック信号O_CLKを受け、乗数Mで分周される出力クロックO_CLKの周波数F_OUTに等しい周波数F_FBKを有するフィードバッククロック信号FBK_CLKを生成する。クロック分周器210は、フィードバッククロック信号FBK_CLKを初期化回路250および位相比較器240に送る。クロック分周器220は基準クロック信号REF_CLKを受け、除数Dで分周された基準クロック信号REF_CLKの周波数F_REFと等しい周波数F_D_REFを有する分周基準クロック信号D_REF_CLKを生成する。クロック分周器220は、分周基準クロック信号D_REF_CLKを初期化回路250および位相比較器240に送る。
【0012】
クロックセレクタ230は、基準クロック信号REF_CLKおよび出力クロック信号O_CLKの両方を受け、基準クロック信号REF_CLKまたは出力クロック信号O_CLKのどちらかを制御クロック信号CTRL_CLKとして、初期化回路250および発振器制御回路260に選択的に送る。一般的には、基準クロック信号REF_CLKは粗周波数サーチ段階の間用いられる。次に、出力クロック信号O_CLKは、微周波数サーチ段階のために用いられ、同様にクロック維持段階、すなわち、選択された周波数で出力クロック信号O_CLKの周波数を維持する間にも用いられる。この発明の一実施例に対する粗周波数サーチ段階、微周波数サーチ段階および維持段階が以下に詳細に記載される。粗周波数サーチ段階および微周波数サーチ段階の間用いられる停止/再始動回路245が以下に記載される。
【0013】
電源投入またはリセットにおいて、初期化回路250は、発振器制御回路260を、可変ディジタル発振器270を調整して、出力クロック信号O_CLKを生成するように制御する。具体的には、初期化回路250は、出力クロック信号O_CLKの周波数F_OUTが、乗数Mで逓倍され、除数Dで分周された基準クロック信号REF_CLKの周波数F_REFと等しい選択された周波数F_SELと等しくなるように可変ディジタル発振器270を調整する。出力クロック信号O_CLKの周波数F_OUTが選択されたクロック周波数F_SELに到達した後、初期化回路250は、発振器制御回路260および可変ディジタル発振器270の制御を位相比較器240に渡す。位相比較器240は、可変ディジタル発振器270を調整して、温度等の環境の変化にもかかわらず、選択された周波数F_SELで周波数F_OUTを維持する。
【0014】
可変クロッキング回路200のいくつかの実施例は、従来のクロック分周器、クロックセレクタ、停止/再始動回路および位相比較器を用いてもよい。しかしながら、初期化回路250、発振器制御回路260および可変ディジタル発振器270の特定の実施例の詳細な記載が以下に説明される。
【0015】
図2(b)は可変クロッキング回路200のためのタイミング図である。明確に示すために、図2(b)およびこの明細書中に含まれる他のタイミング図は観念的に扱われ、伝播遅延およびスキューのような要素を省略している。図2(b)では、乗数Mは7と等しく、除数Dは5と等しい。こうして、図2(b)に示されるように、分周基準クロック信号D_REF_CLKは、基準クロック信号REF_CLKの5番目ごとの立上がりエッジで、すなわち、立上がりエッジ201、203および205で、立上がりエッジ221、223および225等の立上がりエッジを有する。同様に、フィードバッククロック信号FBK_CLKは、出力クロック信号O_CLKの7番目ごとの立上がりエッジで、すなわち、立上がりエッジ271、273および275で、立上がりエッジ211、213および215等の立上がりエッジを有する。出力クロック信号O_CLKの周波数F_OUTが選択された周波数F_SELに等しく、基準クロック信号REF_CLKが出力クロック信号O_CLKと同位相であるとき、フィードバッククロック信号FBK_CLKおよび分周基準クロック信号D_REF_CLKは同じ位相および周波数を有する。したがって、初期化回路250および位相比較器240は、分周基準クロック信号D_REF_CLKおよびフィードバッククロック信号FBK_CLKの位相および周波数を一致させて、選択された周波数F_SELで出力クロック信号O_CLKを駆動するよう可変ディジタル発振器270を調整する。分周基準クロック信号D_REF_CLKおよびフィードバッククロック信号FBCK_CLKの位相および周波数が一致すると、出力クロック信号O_CLKのM番目ごとの立上がりエッジが基準クロック信号REF_CLKの立上がりエッジと一致する。たとえば、出力クロック信号O_CLKの立上がりエッジ271および273は、基準クロック信号REF_CLKの立上がりエッジ201および203と一致する。この一致は通常、並列発生と称される。2つの連続した並列発生の間の時間は通常、並列発生周期と称される。
【0016】
図3(a)は可変ディジタル発振器270の実施例のブロック図である。図3の実施例は、二重入力エッジトリガ型SR回路310、インバータ340、ならびに低精度遅延線325およびトリミング回路327を有する可変遅延線320を含む。二重入力エッジトリガ型SR回路310は、第1のセット入力端子S_IN1、第1のセットイネーブル入力端子S_EN1、第2のセット入力端子S_IN2、第2のセットイネーブル入力端子S_EN2、第1のリセット入力端子R_IN1、第1のリセットイネーブル入力端子R_EN1、第2のリセット入力端子R_IN2、第2のリセットイネーブル入力端子R_EN2、および出力端子OUTを含む。二重入力エッジトリガ型SR回路の動作および構造は当該技術において周知であり、したがってこの明細書中には詳細には記載されない。表1には、アクティブハイ型二重入力エッジトリガ型SR回路310のための真理値表が提供される。基本的に、セットイネーブル端子の対応するセットイネーブル信号がイネーブルされる論理レベル(たとえば、論理ハイ)にある間、セット端子のセット入力信号のアクティブ(たとえば、立上がり)エッジによって、出力端子OUTが出力信号をアクティブ状態(たとえば、論理ハイ)に駆動する。逆に、対応するリセットイネーブル端子上の対応するリセットイネーブル信号がイネーブルされる論理レベル(たとえば、論理ハイ)にある間、リセット端子のリセット入力信号のアクティブ(たとえば、立上がり)エッジによって、出力端子OUTが出力信号をインアクティブ状態(たとえば、論理ロー)に駆動する。明確に示すために、この明細書中の回路は、イネーブルされる論理レベルおよびアクティブ論理レベルとして論理ハイを用いて記載される。同様に、立上がりエッジはアクティブエッジとして用いられる。しかしながら、当業者は、異なったイネーブルされる論理レベル、アクティブ論理レベル、およびアクティブエッジを用いてこの発明の原理を適用してもよい。
【0017】
【表1】
【0018】
ここでは、REは立上がりエッジ、Hは論理ハイ、Lは論理ロー、Xはドントケア条件である。
【0019】
基準クロック信号REF_CLKが第1のセット入力端子S_IN1に結合され、基準クロックイネーブル信号R_CLK_ENが第1のイネーブル入力端子S_EN1に結合される。二重エッジトリガ型SR回路310の出力端子OUTが出力クロック信号O_CLKを駆動し、可変遅延線320に結合される。図3(a)の実施例では、可変遅延線320は、基本遅延BDを有する低精度遅延線325、および基本遅延BDの0、0.25、0.50、または0.75倍の遅延を与えるトリミング回路327を用いて実現される。この発明の他の実施例は従来の可変遅延線を用いてもよい。可変遅延線320は、発振器制御回路260の制御のもと可変量によって二重入力エッジトリガ型SR回路310の出力信号を遅延させて、遅延出力信号D_OUTを生成する。遅延出力信号D_OUTは、第1のリセット入力端子R_IN1とインバータ340の入力端子とに結合される。インバータ340の出力端子は第2のセット入力端子S_IN2に結合される。発振器イネーブル信号OSC_ENは、第2のセットイネーブル端子S_EN2に結合される。通常の動作では、発振器イネーブル信号OSC_ENは論理ハイ状態にあり、可変ディジタル発振器270をイネーブルする。したがって、可変遅延線320によって遅延された出力端子OUTからの立上がりエッジにより、二重入力エッジトリガ型SR回路310を論理ローに遷移させる。逆に、可変遅延線320により遅延され、インバータ340により反転した、出力端子OUTからの立下がりエッジにより、二重入力エッジトリガ型SR回路310を論理ハイに遷移させる。こうして、可変ディジタル発振器270は、出力クロック信号O_CLK等のクロック信号を生成する。出力クロック信号O_CLKの周波数は、可変遅延線320によって与えられる遅延量によって制御される。
【0020】
図3(a)の実施例では、低精度可変遅延線325が低精度基本遅延LBDの0から127倍の範囲の可変遅延を与え、この場合低精度基本遅延LBDは低精度可変遅延325により与えられる最小の非ゼロ遅延である。さらに、トリミング回路327が0、0.25、0.5または0.75基本遅延単位の追加の遅延を与える。こうして、図3(a)の実施例では、可変遅延線320は、0.25低精度基本遅延LBDの倍数で、0から127.75低精度基本遅延LBDの範囲の512個の遅延値を与え得る。こうして、図3(a)の実施例では、可変遅延線320は、低精度基本遅延LBDの0.25倍と等しい基本遅延BDの0から511倍の間の遅延を与える。
【0021】
基準クロック信号REF_CLKの周波数F_REF、乗数Mおよび除数Dによっては、可変遅延線320は、選択された周波数F_SELで出力クロック信号O_CLKを生成するのに必要な正確な量の遅延を与えることができないおそれがある。図3(b)は、クロック生成回路におけるディジタル遅延線を用いる際のこの問題を例示する。具体的には、図3(b)は、基準クロック信号REF_CLK、従来の出力クロック信号C_O_CLK、およびこの発明の一実施例に従って二重入力エッジトリガ型SR回路310を用いて生成された出力クロック信号O_CLKを示す。図3(b)では、基準クロック信号REF_CLK、従来の出力クロック信号C_O_CLKおよび出力クロック信号O_CLKそれぞれの立上がりエッジ351、361および371が同期される。
【0022】
図3(b)では、乗数Mは4に等しく、除数Dは1に等しい。基準クロック信号REF_CLKは50ナノ秒の周期を有する。したがって、25ナノ秒だけ、基準クロック信号REF_CLKの各々連続したクロックエッジが分離される。理想的には、可変遅延線320は、4で除算した25に等しい6.25ナノ秒の遅延を与える。しかしながら、可変遅延線320の基本遅延単位(図3)が1ナノ秒である場合、可変遅延線320は、出力クロック信号O_CLK1の連続したエッジの間で6ナノ秒の遅延を与えるよう設定される。上述のように、並列発生の間、すなわち4周期ごとに、従来の出力クロック信号C_O_CLKの立上がりエッジが基準クロック信号REF_CLKの立上がりエッジと同時に生じるはずである。しかしながら、図3(b)に例示されるように、従来の出力クロックC_O_CLKの立上がりエッジ365が、基準クロック信号REF_CLKの立上がりエッジ355より2ナノ秒だけ先に起こる。2ナノ秒の整列のずれが並列発生周期ごとに繰返し起こる。こうして、長期にわたると、整列のずれはディジタルシステムにおいて同期についての深刻な問題を引起こすおそれがある。
【0023】
整列のずれをなくすために、ちょうど並列発生の前に、すなわち、基準クロック信号REF_CLKの立上がりエッジを出力クロック信号O_CLKの立上がりエッジと一致させるべきとき、発振器イネーブル信号OSC_ENがデアサートされ、基準クロックイネーブル信号がアサートされる。こうして、並列発生の間、二重入力エッジトリガ型SR回路310の入力端子S_IN1上の基準クロック信号REF_CLKの立上がりエッジが、二重入力エッジトリガ型SR回路310の出力端子OUT上に立上がりエッジをもたらし、これにより出力クロック信号O_CLKが駆動される。並列発生の後、発振器イネーブル信号OSC_ENが再びアサートされ、基準クロックイネーブル信号R_CLK_ENがデアサートされる。こうして、出力クロック信号O_CLKのMクロック周期ごとに、出力クロック信号O_CLKは、たとえ可変遅延線320が選択された周波数F_SELで出力クロック信号O_CLKを駆動するのに必要な正確な遅延を与えないとしても、基準クロック信号REF_CLKと再び一致する。
【0024】
したがって、図3(b)に示されるように、出力クロック信号O_CLKの立上がりエッジ375は、基準クロック信号REF_CLKの立上がりエッジ355と一致する。したがって、出力クロック信号O_CLKの立下がりエッジ374と出力クロック信号O_CLKの立上がりエッジ375との間の時間は、6ナノ秒ではなく8ナノ秒である。こうして、出力クロック信号O_CLKの並列発生サイクル中の期間は、出力クロック信号O_CLKのクロックエッジを制御するために可変遅延線320のみを用いることにより規定されるように、48ナノ秒ではなく50ナノ秒に等しい。したがって、並列発生周期にわたる出力クロック信号O_CLKの平均周波数は、選択された周波数F_SELに等しい。
【0025】
図4は、この発明の一実施例に従った発振器制御回路260のブロック図である。図4の実施例は、遅延線レジスタ410、オプションのインクリメンタ430、オプションの遅延線微調制御装置420およびオプションのORゲート440を含む。遅延線レジスタ410は初期化回路250から遅延値DV[8:0]を受ける(図2)。遅延線レジスタ410の内容は、遅延値フィードバック信号DV_FB[8:0]としてインクリメンタ430および初期化回路250に与えられる。初期化回路250は粗周波数サーチ段階の間遅延値DV[8:0]を調整して、以下に記載のとおり、出力クロック信号O_CLKの周波数F_OUTを選択された周波数F_SELと一致させる。遅延線レジスタ410はまた、遅延線微調制御装置420からキャリー信号CARRYおよびボロー信号BORROWを受ける。遅延線微調制御装置420がイネーブルされる場合、遅延線レジスタ410は、キャリー信号CARRYがアクティブ論理レベル(たとえば、論理ハイ)にあると、増分するよう構成され、ボロー信号BORROWがアクティブ論理レベル(たとえば、論理ハイ)にあると、減分するよう構成される。キャリー信号CARRYおよびボロー信号BORROWの生成が以下に記載される。
【0026】
遅延線レジスタ410における遅延値をインクリメンタ430により選択的に増分して、遅延選択信号DELAY_SEL[8:0]を生成し、これが可変遅延線320に結合される(図3)。具体的には、遅延線微調制御装置420は微調増分制御信号FT_INCをインクリメンタ430に送る。微調増分制御信号FT_INCがアクティブ論理レベル(たとえば、論理ハイ)である場合、インクリメンタ430は遅延線レジスタ410からの値を増分する。遅延線微調制御装置420は、制御信号A/!Sを用いる周波数比較器250によって、または位相比較器制御信号PC_CTRLを用いる位相比較器240(図2)によって制御される。図4の実施例のために、遅延線微調制御装置420がイネーブルされ、制御信号A/!Sまたは位相比較器信号PC_CTRLのどちらかがアクティブ状態(すなわち、論理ハイ)にある場合、遅延線微調制御装置420は並列発生周期の間、追加の遅延を付加するよう構成される。こうして、ORゲート440は、制御信号A/!Sおよび位相比較器制御信号PC_CTRLから付加遅延信号ADD_DELAYを生成する。遅延線微調制御装置420の使用は以下に詳細に記載される。
【0027】
図5は、この発明の一実施例に従った初期化回路250のブロック図である。初期化回路250は粗周波数サーチを実行して、その値を可変遅延線320においてセットする。具体的には、粗周波数サーチ段階の間、図5の実施例は高速バイナリサーチを実行して、遅延線レジスタ410に対する遅延値DV[8:0]を決定し、これによりフィードバッククロックFBK_CLKの周波数F_FBKおよび分周基準クロックD_REF_CLKの周波数F_D_REFを等しいものにする。初期化回路250の他の実施例では、他の方法を用いて遅延線レジスタ410に対する遅延値DV[8:0]を選択してもよい。図5の実施例は右シフトレジスタ530、加算器/減算器540、周波数比較器550およびオーバーフローレジスタ550を含む。
【0028】
初めに、加算器/減算器540が遅延値DV[8:0]を与えるよう設定され、これにより、可変遅延線320が、可変遅延線320によって与えられ得る最大遅延の50%を提供する。図3(a)の実施例に対して、遅延値DV[8:0]は、初めに256、すなわち、0から511の間の中間点にセットされる。右シフトレジスタ530は遅延値DV[8:0]の初期値の半分と等しくなるよう、まず設定される。こうして、図3(a)の実施例に対して、右シフタ530は初期値128に設定される。加算器/減算器540を周波数比較器550によって制御して、右シフタ530の値を遅延線レジスタ410の値に加算する(図4)か、または右シフタ530の値を遅延線レジスタ410の値から減算する。具体的には、遅延線レジスタ410の値は遅延値フィードバック信号DV_FB[8:0]により与えられる。各々の加算または減算処理の後、右シフタ530の内容は、「右シフトされ」て、これにより効果的に右シフタ530の値を半分に除算する。しかしながら、右シフタ530は最小値1を維持する。
【0029】
周波数比較器550がフィードバッククロック信号FBK_CLKおよび分周基準信号D_REF_CLKを受け、加算器/減算器540がADD処理またはSUBTRACT処理のどちらを行なうかを指図する制御信号A/!Sを生成する。具体的には、フィードバッククロック信号FBK_CLKの周波数F_FBKが分周基準クロック信号D_REF_CLKの周波数F_D_REFより高い場合、可変遅延線によって与えられる遅延は増加するはずである。したがって、周波数比較器550は、制御信号A/!Sを加算の論理レベル(典型的には論理ハイ)に駆動することにより、加算器/減算器540にADD処理を実行させる。逆に、フィードバッククロック信号FBK_CLKの周波数F_FBKが分周基準クロック信号D_REF_CLKの周波数F_D_REFより低い場合、可変遅延線によって与えられる遅延は減少するはずである。したがって、周波数比較器550は、制御信号A/!Sを減算の論理レベル(典型的には論理ロー)に駆動することにより、加算器/減算器540にSUBTRACT処理を実行させる。各々の加算または減算の後、停止/再始動回路245(図2)が初期化回路250および発振器制御回路260を停止かつ再始動させ、このため、出力クロック信号O_CLKが基準クロック信号REF_CLKと同位相で開始される。停止および再始動により、位相変化を補償しなくても、周波数比較器550は制御信号A/!Sの適切な値を決定することができる。しかしながら、この発明のいくつかの実施例は、位相変化を自動的に補償する周波数比較器を用いてもよい。これらの実施例に対して、停止および再始動は必要とされなくてもよい。
【0030】
この発明のいくつかの実施例では、周波数比較器550はまた、周波数比較器逆信号FC_REVを生成する。周波数比較器逆信号FC_REVは、フィードバッククロック信号FBK_CLKの周波数F_FBKが分周基準クロック信号D_REF_CLKの周波数F_D_REFより高くなると、また分周基準クロック信号D_REF_CLKの周波数F_D_REFがフィードバッククロック信号FBK_CLKの周波数F_FBKより高くなると、アクティブ状態(たとえば、論理ハイ)に駆動される。この発明の一実施例では、粗周波数サーチ段階は、右シフタ530の値が1と等しいとき終了する。
【0031】
表2は、図5の初期化回路250の実施例のための処理の例を提供する。表2の例では、371.5の遅延値DVが、フィードバッククロック信号FBK_CLKの周波数F_FBKを分周基準クロック信号D_REF_CLKの周波数F_D_REFと一致させるための最適遅延を提供する。
【0032】
【表2】
【0033】
上述のとおり、初めに遅延線レジスタ410は256を含むよう設定され、右シフトレジスタ530は128を含むよう設定される。遅延値DVに対する理想値が371.5であるので、制御信号A/!Sは加算状態(すなわち、論理ハイ)である。ステップ1では加算器/減算器540が128を256に加算し、遅延線レジスタ410が384(すなわち、256+128)を格納し、右シフタ530が128を右シフトし、64となる。遅延線レジスタ410が384を含むとき、周波数比較器550は制御線A/!Sを減算の論理レベル(すなわち、論理ロー)に駆動する。次いで、ステップ2では、加算器/減算器540は384から64を減算し、遅延線レジスタ410は320(すなわち、384−64)を格納し、右シフタ530が64を右シフトし、32となる。遅延線レジスタ410が320を含むとき、周波数比較器550は制御線A/!Sを加算の論理レベル(すなわち、論理ハイ)に駆動する。このプロセスは、遅延線レジスタ410の値が最適値に可能な限り近づくまで続く。
【0034】
オーバーフローレジスタ550が加算器/減算器540の出力ビット9を受ける。出力ビット9がアクティブ状態である場合、オーバーフロー条件が発生するので、外部の制御システム(図示せず)により手当てされなければならない。典型的には、オーバーフロー条件は、クロック分周器/逓倍器200が、可変遅延線320によって与えられる起こり得る遅延時間と比べて、早すぎたり遅すぎたりするクロック周波数に対して用いられる場合に発生するにすぎない。
【0035】
上述のように、この発明のいくつかの実施例は、初期化回路250が遅延値DV[8:0]を確立した後、遅延線微調制御装置420を用いて微周波数サーチを行なう。上述のように、可変ディジタル遅延線は、選択された周波数F_SELで出力クロック信号O_CLKを生成するのに必要な、正確な遅延をもたらすことができないかもしれない。この発明は、二重入力エッジトリガ型SR回路310(図3)を用いることにより、出力クロック信号O_CLKの立上がりクロックエッジを、出力クロック信号O_CLKと基準クロック信号REF_CLKとの並列発生の間、基準クロックREF_CLKと同期させて、この問題を解決する。上述のように、並列発生は、出力クロック信号O_CLKの立上がりエッジが立上がりエッジ基準クロック信号REF_CLKと、すなわち、M番目ごとの立上がりエッジと一致すると想定される場合に発生する。しかしながら、並列発生の間で、出力クロック信号O_CLKの周波数および位相が、選択された周波数F_SELでの理想クロック信号とは異なるおそれがある。遅延線微調制御装置420は可変遅延線320により与えられる遅延を選択的に調整し、理想出力クロック信号の周波数および位相にさらによく一致させる。
【0036】
効果的には、遅延線微調制御装置420は、並列発生周期の間、様々な時点で、可変遅延線320によって与えられる遅延を1基本遅延BDずつ選択的に増加させることにより、可変遅延線320の精度をさらに高める。図6は遅延線微調制御装置420により与えられる利点を例示する。具体的には、図6は、基準クロック信号REF_CLK、理想出力クロック信号I_O_CLK、この発明の一実施例に従った二重入力エッジトリガ型SR回路を用いる出力クロック信号O_CLK1、ならびにこの発明の別の実施例に従った二重入力エッジトリガ型SR回路および遅延線微調制御装置420の両方を用いる出力クロック信号O_CLK2を例示する。
【0037】
図6では、乗数Mは4と等しく、除数Dは1と等しい。基準クロック信号REF_CLKは50ナノ秒の周期を有する。したがって、基準クロック信号REF_CLKにおける各々連続したクロックエッジが、25ナノ秒分離される。理想出力クロック信号I_O_CLKは12.5ナノ秒の周期を有する。したがって、理想出力クロック信号I_O_CLKにおける各々連続したクロックエッジが、6.25ナノ秒分離される。可変遅延線320の基本遅延単位(図3)が1ナノ秒である場合、可変遅延線320は、出力クロック信号O_CLK1の連続したエッジ間で6ナノ秒の遅延を与えるよう設定される。しかしながら、並列発生の間、出力クロック信号O_CLK1の立上がりエッジが基準クロック信号REF_CLKの立上がりエッジにより制御される。したがって、出力クロック信号O_CLK1の立上がりエッジ635は基準クロック信号REF_CLKの立上がりエッジ615と一致する。したがって、出力クロック信号O_CLK1の立下がりエッジ634と出力クロック信号O_CLK1の立上がりエッジ735との間の時間は8ナノ秒である。こうして、出力クロック信号O_CLK1の並列発生サイクルの間の平均周期は12.5ナノ秒と等しい。しかしながら、出力クロック信号O_CLK1は理想出力クロック信号I_O_CLKからひずむ。というのも、並列発生周期の間の所要の余分の遅延が並列発生周期の終わりに集中するからである。
【0038】
遅延線微調制御装置420が、遅延線320によって与えられる遅延を選択的に増分して、理想出力クロック信号I_O_CLKとさらに厳密に一致させる。並列発生周期の終わりに出力クロック信号O_CLK2の平均周期を理想出力クロック信号I_O_CLKと一致させるのに必要な余分の遅延を一まとめにするのではなく、遅延線微調制御装置420は、並列発生周期全体にわたって付加的な所要の基本遅延単位を分散させる。こうして、出力クロック信号O_CLK2の立下がりクロックエッジ642および立上がりクロックエッジ643は、6ナノ秒ではなく7ナノ秒分離される。同様に、出力クロック信号O_CLK2の立下がりクロックエッジ746および立上がりクロックエッジ747は、6ナノ秒ではなく7ナノ秒分離される。こうして、出力クロック信号O_CLK2の波形が、出力クロック信号O_CLK1よりもより厳密に理想出力クロック信号I_O_CLKと一致する。
【0039】
図7は、この発明の一実施例に従った遅延線微調制御装置420のブロック図である。図7の実施例は、アップ/ダウンカウンタ720、モジュロ−Mデルタシグマ回路730、ANDゲート740、ANDゲート750およびインバータ760を含む。アップ/ダウンカウンタ720はモジュロMでカウントするよう設定される。たとえば、Mが4と等しい場合、アップ/ダウンカウンタ720は0、1、2、3、0、1等の順番でカウントアップし、3、2、1、0、3、2等の順序でカウントダウンする。
【0040】
概念的には、アップ/ダウンカウンタ720を用いて、遅延線レジスタ410のために高精度のビットを提供する。特に、アップ/ダウンカウンタ720における値が、出力クロック信号O_CLKの周波数F_OUTを選択された周波数F_SELとさらに精密に一致させるために、並列発生周期の間必要とされる追加の基本遅延単位の数を示す。図6の例では、基本遅延値は1ナノ秒であり、遅延線レジスタ410における遅延値は6と等しく(すなわち、出力クロック信号O_CLKの1周期は12ナノ秒である)、並列発生の周期は50ナノ秒であり、Mは4と等しい。こうして、出力クロック信号O_CLKのM周期は48ナノ秒(すなわち、4*12ナノ秒)と等しい。しかしながら、並列発生周期が50ナノ秒であるので、さらに2つの基本遅延単位が、各並列発生周期の間出力クロック信号O_CLKに付加されるはずである。したがって、アップ/ダウンカウンタ720は値2を含むはずである。こうして、概してアップ/ダウンカウンタ720は、並列発生周期から基本遅延値のM*2倍を引いたものと等しくなるはずである。しかしながら、実際の処理の間、アップ/ダウンカウンタ720に対する値を計算するための情報は一般的には入手不可能である。したがって、探索技術を用いて、アップ/ダウンカウンタ720に対する値を計算する。この発明の一実施例に従った探索技術が以下に記載される。
【0041】
アップ/ダウンカウンタ720は、信号M_m1[7:0]により入力端子IN[7:0]に値M−1(すなわち、乗数M引く1)を受ける。アップ/ダウンカウンタ720は出力値OUT[7:0]および次の値NEXT[7:0]の両方を与える。出力値OUT[7:0]は制御クロックCTRL_CLKの立上がりクロックエッジで変化する。対照的に、次の値NEXT[7:0]は、OUT[7:0]の、次の立上がりクロックエッジの後の値と等しい。付加遅延信号ADD_DELAYはまた制御端子UPにも与えられる。付加遅延信号ADD_DELAYがアクティブ論理レベル(すなわち、論理ハイ)に駆動される場合、アップ/ダウンカウンタ720はカウントアップする。さもなければ、アップ/ダウンカウンタ720はカウントダウンする。
【0042】
モジュロMをカウントさせるために、アップ/ダウンカウンタ720はANDゲート740の出力端子に結合される同期リセット端子を含む。ステータス信号OUT=M_m1および付加遅延制御信号ADD_DELAYを受けるANDゲート740は、キャリー信号CARRYを生成する。ステータス信号OUT=M_m1は、出力値OUT[7:0]が乗数M引く1と等しいとき、論理ハイに駆動される。ステータス信号OUT=M_m1は、典型的には比較器(図示せず)によって生成される。こうして、アップ/ダウンカウンタ720がカウントアップし、出力値OUT[7:0]が乗数M引く1と等しい場合、アップ/ダウンカウンタ720はクロック信号CTRL_CLKの次の立上がりエッジで0にリセットされる。キャリー信号CARRYはまた、遅延線レジスタ410にも与えられる。キャリー信号CARRY上のアクティブ論理レベル(たとえば、論理ハイ)により、遅延線レジスタ410の増分が可能となる。
【0043】
アップ/ダウンカウンタ720はまた、ANDゲート750の出力端子に結合されるロード制御端子LOADを含む。ANDゲート750は、ステータス信号OUT=ZERO、およびインバータ760を介する付加遅延制御信号ADD_DELAYを受け、ボロー信号BORROWを生成する。ステータス信号OUT=ZEROは、出力値OUT[7:0]が0と等しいとき論理ハイに駆動される。ステータス信号OUT=ZEROは、典型的には比較器(図示せず)によって生成される。こうして、アップ/ダウンカウンタ720がカウントダウンし、出力値OUT[7:0]が0と等しい場合、アップ/ダウンカウンタ720はM引く1をロードするよう設定される。ボロー信号BORROWはまた、遅延線レジスタ410にも与えられる。ボロー信号BORROWのアクティブ論理レベル(たとえば、論理ハイ)により、遅延線レジスタ410の減分が可能となる。
【0044】
次の信号NEXT[7:0]は、モジュロ−Mデルタシグマ回路730の複数のパルス入力端子P_IN[7:0]に結合される。モジュロ−Mデルタシグマ回路730はまた、値M−1(すなわち、乗数M引く1)を複数のモジュロ入力端子M_IN[7:0]で複数の信号M_m1[7:0]を介して受け、並列発生前信号PRE_CONCおよび制御クロック信号CTRL_CLKを受ける。モジュロ−Mデルタシグマ回路730は微調増分制御信号FT_INCを駆動する。明確に示すために、モジュロ−Mデルタシグマ回路730は、モジュロ値M(図7の実施例ではM−1を実際に受けるが、)およびパルスカウント値Pを受けるとされている。モジュロ−Mデルタシグマ回路730のリセット端子RESETに与えられる並列発生前信号PRE_CONCは、並列発生の前にクロックサイクルでアクティブ論理レベル(たとえば、論理ハイ)に駆動される。M周期の間、微調増分制御信号FT_INCはPアクティブパルスを含むはずである。微調増分制御信号FT_INCのアクティブパルスはM周期にわたって分散されるはずである。表3は微調増分制御信号FT_INCのいくつかのサンプルを提供し、ここでは「1」はアクティブパルスを、「0」はインアクティブパルスを表わす。
【0045】
【表3】
【0046】
図8は、この発明の一実施例に従ったモジュロ−Mデルタシグマ回路730のブロック図である。図8の実施例は、インクリメンタ805、逓倍器810、減算器820、加算器830、切替回路840、ラッチ850および比較器860を含む。モジュロ入力端子M_IN[7:0]は、インクリメンタ805の入力ポートIN、切替回路840の第2の入力ポートIN2および比較器860の第2の入力ポートIN2に結合される。図8の特定の実施例は、モジュロ入力端子M_IN[7:0]に、モジュロ値Mではなくモジュロ値M引く1を受けるよう設計されるので、インクリメンタ805が、モジュロ入力端子M_IN[7:0]に与えられる値を1増分して、モジュロ値Mを生成し、これが逓倍器810の第1の入力ポートに与えられる。この発明の他の実施例は、モジュロ入力端子M_IN[7:0]にモジュロ値Mを受けてもよい。これらの実施例はインクリメンタ805を必要としないだろう。逓倍器810の第2の入力ポートIN2が比較器860の出力端子に結合される。逓倍器810は、モジュロ入力端子M_IN[7:0]に与えられる値に比較器860の出力値を逓倍して、減算器820の第2の入力ポートIN2に与えられる積出力を生成する。この発明の多くの実施例では、逓倍器810は、比較器860の出力値が単一ビットであるので、複数のANDゲートを用いて実現される。
【0047】
複数のパルス入力端子P_IN[7:0]が減算器820の第1の入力端子に結合される。減算器820は、逓倍器810からの出力値を複数のパルス入力端子P_IN[7:0]を介して与えられるパルス値から減算し、減算器820の出力ポートOUTを介してデルタ値DELTAを生成する。減算器820の出力ポートOUTが加算器830の第1の入力ポートIN1に結合される。加算器830の第2の入力ポートIN2がラッチ850の出力ポートOUTに結合される。加算器830が、減算器820によって与えられるデルタ値DELTAをラッチ850によって与えられるラッチ値LATCHに加算し、加算器830の出力ポートOUTを介するシグマ値SIGMAを生成する。加算器830の出力ポートOUTは、切替回路840の第1の入力ポートIN1に結合される。この発明のいくつかの実施例は、3入力加算器等のシグマ計算回路を用いてシグマ値SIGMAを計算するが、これにより減算器820等の別個のデルタ計算回路を用いるよりも早く計算を行なうことができる。これらの実施例では、シグマ計算回路は減算器820および加算器830と置き換えられる。3入力加算器を用いる実施例に対して、逓倍器810の出力値は、3入力加算器前段で2の補数形式に変換され得る。さらに、インクリメンタ805および逓倍器810を回路内で組合せて、2の補数形式を計算することもできる。
【0048】
切替回路840は、シグマ値SIGMAまたは複数のモジュロ入力端子M_IN[7:0]を介して与えられる値のどちらかを、切替回路840の出力ポートOUTを介してラッチ850の入力ポートINに送るように構成される。リセット端子RESETが切替回路840の制御端子に結合される。図7のリセット端子RESETに結合される並列発生前信号PRE_CONCが切替回路840の出力値を決定する。具体的には、並列発生の前のクロックサイクルの間、切替回路840は、複数のモジュロ入力端子M_IN[7:0]を介して与えられる値をラッチ850の入力ポートINに送るように構成される。そうでない場合、切替回路840は、シグマ値SIGMAをラッチ850の入力ポートINに送るようにされる。制御クロック信号CTRL_CLKによってクロック動作されるラッチ850は、ラッチ850の出力ポートOUTを介するLATCH値を、比較器860の第1の入力ポートIN1に与える。ラッチ値LATCHを複数のモジュロ入力端子M_IN[7:0]を介して与えられる値と比較するようにされた比較器860は、比較器860の出力端子OUTを介して微調増分信号FT_INCを生成する。特に、ラッチ値LATCHが複数のモジュロ入力端子M_IN[7:0]に与えられるモジュロ値より大きい場合、微調増分信号FT_INCをアクティブ論理レベル(たとえば、論理ハイ)に駆動する。そうでない場合、微調増分信号FT_INCはインアクティブ論理レベル(たとえば、論理ロー)に駆動される。
【0049】
表4は、モジュロ−Mデルタシグマ回路730の第2の実施例の擬似コード実現例を提供する。ディジタル設計の当業者は、表4の擬似コードを、回路を実現するためのVerilog等のハードウェア記述言語(HDL)に変換してもよい。
【0050】
【表4】
【0051】
上述のように、この発明の一実施例は3つの別個の段階で可変クロッキング回路200を動作させる。具体的には、可変クロッキング回路200を、粗周波数サーチ段階、微周波数サーチ段階およびクロック維持段階において動作させる。粗周波数サーチ段階の間、可変遅延線320(図3)は、上述のように高速バイナリサーチを用いるようにされる。遅延線微調制御装置420(図4)が、粗周波数サーチ段階の間ディスエーブルされる。粗周波数サーチ段階は、右シフタ530(図5)が値1を含むと終了する。
【0052】
微周波数サーチ段階の間、遅延線微調制御装置420を活性化し、クロックセレクタ230(図2)を、制御クロック信号CTRL_CLKとして出力クロック信号O_CLKを選択するよう設定する。微周波数サーチ段階の間、遅延線微調制御装置420は、上述のように、制御信号A/!Sを用いて周波数比較器550(図5)により制御される。具体的には、制御信号A/!Sは、アップ/ダウンカウンタ720が増分または減分するかを決定する。停止/再始動回路245はまた、各並列発生周期の間、微周波数サーチ段階においても用いられる。微周波数サーチ段階においては、アップ/ダウンカウンタ720は並列発生周期ごとに1増分または減分する。上述のように、アップ/ダウンカウンタ720は、キャリー信号CARRYおよびボロー信号BORROWによって遅延線レジスタ410にリンクされる。こうして、遅延線レジスタ410における値が、微周波数サーチ段階の間に変化し得る。微周波数サーチ段階は、周波数比較器550が逆転を検出し、周波数比較器逆信号をアクティブ状態に駆動すると終了する。
【0053】
クロック維持段階の間、位相比較器240(図2)は初期化回路250から発振器制御回路260の制御を獲得する。維持段階の間、遅延線微調制御装置420が選択的にイネーブルされる。特にこの発明の一実施例では、維持段階が3つのサブフェーズを介して循環する。各々のサブフェーズは1つの並列発生周期の間続く。第1のサブフェーズでは、位相比較器240が初期化される。第1のサブフェーズの間、アップ/ダウンカウンタ720の値は変化しない。第2のサブフェーズにおいて、位相比較器240は、フィードバッククロック信号FBK_CLKが分周基準クロック信号D_REF_CLKよりも進むか遅れるかを決定する。第3のサブフェーズでは、遅延線微調制御装置420がイネーブルされる。こうして、アップ/ダウンカウンタ720は、位相比較器制御信号PC_CTRLによって制御されるとおり、1増分または減分し得る。上述のように、位相比較器制御信号PC_CTRLは、フィードバッククロック信号FBK_CLKが分周基準クロック信号D_REF_CLKよりも進むか遅れるかを示す。遅延基準クロック信号D_REF_CLKがフィードバッククロック信号FBK_CLKよりも進む場合、位相比較器240により、第2のサブフェーズの間アップ/ダウンカウンタ720が減分する。そうでない場合、位相比較器240により、第2のサブフェーズの間アップ/ダウンカウンタ720が増分する。他の実施例では、維持段階は、より多いかまたは少ないサブフェーズを含んでいてもよい。たとえば、一実施例では、上述の第1のサブフェーズおよび第2のサブフェーズは、単一のサブフェーズに組合される。この発明のいくつかの実施例は、位相比較器240が(4つの逆転等の)複数の逆転を検出するのを待って、出力クロック信号O_CLKが選択された周波数F_SELであると宣言する。
【0054】
この発明のさまざまな実施例では、新規の構造が可変クロッキング回路のために記載されている。各並列発生の間出力クロック信号を基準クロック信号と再同期させることにより、この発明は、従来のクロック回路の累積する整列のずれに関する問題なしに、純ディジタルクロック逓倍器/分周器の実現を可能とする。さらに、遅延線微調制御装置を用いることにより、この発明は、出力クロック信号を波形整形して、理想出力クロック信号とさらに精密に一致させることができる。上述のこの発明の構造および方法のさまざまな実施例は、この発明の原理の単なる例示的なものであり、この発明の範囲を、記載の特定の実施例に限定することを意図するものではない。たとえば、この開示を考慮すると、当業者は、他のラッチ、レジスタ、クロック分周器、位相比較器、周波数比較器、アップ/ダウンカウンタ、初期化回路、デルタシグマ回路、ラッチ、停止/再始動回路、遅延線、可変ディジタル発振器、エッジトリガ型SR回路、アクティブエッジ、イネーブル論理レベル等を規定することができ、さらにこの発明の原理に従った方法、回路またはシステムを作るためにこれらの代替の特徴を用いることができる。こうして、この発明は前掲の特許請求の範囲によってのみ制限される。
【図面の簡単な説明】
【図1】 従来のクロッキング回路のブロック図である。
【図2(a)】 この発明の一実施例に従った可変クロッキング回路のブロック図である。
【図2(b)】 図2(a)の可変クロッキング回路のためのタイミング図である。
【図3(a)】 この発明の一実施例に従った可変ディジタル発振器の概略図である。
【図3(b)】 図3(a)のディジタル発振器を用いる図2(a)の可変クロッキング回路のためのタイミング図である。
【図4】 この発明の一実施例に従った発振器制御回路のブロック図である。
【図5】 この発明の第2の実施例に従った初期化回路のブロック図である。
【図6】 遅延線微調制御装置を用いる図2(a)の可変クロッキング回路のためのタイミング図である。
【図7】 この発明の一実施例に従った遅延線微調制御装置のブロック図である。
【図8】 この発明の一実施例に従ったモジュロ−Mデルタシグマ回路のブロック図である。
Claims (9)
- 複数のアクティブエッジを有する基準クロック信号から複数のアクティブエッジを有する出力クロック信号を生成するための可変クロッキング回路であって、
出力クロック信号を生成する可変発振器と、
可変発振器に結合され、乗数Mによって出力クロック信号を分周して、フィードバッククロック信号を生成する第1のクロック分周回路と、
第1のクロック分周回路に結合され、基準クロック信号およびフィードバッククロック信号を受ける位相比較器と、
その入力端が位相比較器に結合されるとともにその出力端が可変発振器に結合された発振器制御回路とを含み、発振器制御回路は、出力クロック信号に遅延を選択的に挿入する微調制御装置を含み、微調制御装置は、アップ/ダウンカウンタと、アップ/ダウンカウンタに結合されたデルタシグマ回路とを含む、可変クロッキング回路。 - 出力クロック信号は、並列発生の間、基準クロック信号によってクロック動作される、請求項1に記載の可変クロッキング回路。
- M番目ごとのアクティブエッジが、基準クロック信号によってクロック動作される、請求項2に記載の可変クロッキング回路。
- 除数Dで主基準クロック信号を分周することにより、主基準クロック信号から基準クロック信号を生成する第2のクロック分周回路をさらに含む、請求項1に記載の可変クロッキング回路。
- 可変発振器は、
入力端子および出力端子を有する可変遅延線と、
可変遅延線の入力端子に結合された出力端子を有するエッジトリガ型ラッチとを含み、エッジトリガ型ラッチは選択的にクロック動作される、請求項1に記載の可変クロッキング回路。 - 除数Dで主基準クロック信号を分周することにより、主基準クロック信号から基準クロック信号を生成する第2のクロック分周回路をさらに含む、請求項1に記載の可変クロッキング回路。
- 可変発振器は可変遅延線を含み、
可変クロッキング回路はさらに、
可変遅延線に結合されたインクリメンタと、
インクリメンタに結合された遅延線レジスタとを含み、
微調制御装置は、可変遅延線の遅延を選択的に増分するようにインクリメンタを制御する、請求項1に記載の可変クロッキング回路。 - デルタシグマ回路は、
複数のモジュロ入力端子と、
複数のパルス入力端子と、
複数のパルス入力端子および複数のモジュロ入力端子に結合されたシグマ計算回路と、
シグマ計算回路に結合された第1の入力ポートおよび複数のモジュロ入力端子に結合された第2の入力ポートを有する比較器とを含む、請求項1に記載の可変クロッキング回路。 - 出力クロック信号は、基準クロック信号の基準クロック周波数の乗数M倍にほぼ等しい出力クロック周波数を有する、請求項1に記載の可変クロッキング回路。
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