KR20210125799A - 지연 회로 및 위상 보간기 - Google Patents

지연 회로 및 위상 보간기 Download PDF

Info

Publication number
KR20210125799A
KR20210125799A KR1020200043459A KR20200043459A KR20210125799A KR 20210125799 A KR20210125799 A KR 20210125799A KR 1020200043459 A KR1020200043459 A KR 1020200043459A KR 20200043459 A KR20200043459 A KR 20200043459A KR 20210125799 A KR20210125799 A KR 20210125799A
Authority
KR
South Korea
Prior art keywords
delay
clock
value
control code
delay line
Prior art date
Application number
KR1020200043459A
Other languages
English (en)
Inventor
박지환
문준일
박명재
윤병국
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020200043459A priority Critical patent/KR20210125799A/ko
Priority to US17/009,403 priority patent/US11349466B2/en
Priority to CN202011072720.0A priority patent/CN113517881A/zh
Publication of KR20210125799A publication Critical patent/KR20210125799A/ko
Priority to US17/526,870 priority patent/US11502813B2/en
Priority to US17/877,536 priority patent/US20220368333A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/14—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of delay lines
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/00019—Variable delay
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/00019—Variable delay
    • H03K2005/00026—Variable delay controlled by an analog electrical signal, e.g. obtained after conversion by a D/A converter
    • H03K2005/00052—Variable delay controlled by an analog electrical signal, e.g. obtained after conversion by a D/A converter by mixing the outputs of fixed delayed signals with each other or with the input signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/0015—Layout of the delay element

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Pulse Circuits (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

지연 회로는, 지연 제어 코드에 의해 지연값이 조절되고, 제1클럭을 지연시키는 제1지연 라인; 상기 제1지연 라인에 의해 지연된 제1클럭과 제2클럭의 위상을 비교해 상기 지연 제어 코드를 생성하는 지연 제어 회로; 및 상기 지연 제어 코드에 의해 지연값이 조절되고, 상기 제1지연 라인의 절반의 지연값을 가지는 제2지연 라인을 포함할 수 있다.

Description

지연 회로 및 위상 보간기 {DELAY CIRCUIT AND PHASE INTERPOLATOR}
본 특허 문헌은 지연 회로 및 위상 보간기에 관한 것이다.
일반적으로, 다양한 집적 회로들에서 다양한 위상을 가지는 클럭을 생성하기 위해 위상 보간기(phase interpolator)가 사용된다. 위상 보간기는 서로 다른 위상을 가지는 다수개의 클럭들을 수신하고, 수신된 클럭들을 합성하는 것에 의해 수신된 클럭들 사이의 위상을 가지는 출력 클럭을 생성한다.
도 1은 종래의 위상 보간기 및 이의 동작을 도시한 도면이다.
도 1을 참조하면, 위상 보간기는 입력 클럭A(CLKA_IN)를 전달하기 위한 인버터들(101, 102), 입력 클럭B(CLKB_IN)를 전달하기 위한 인버터들(106, 107), 및 입력 클럭A(CLKA_IN)와 입력 클럭B(CLKB_IN)를 합성하기 위한 인버터들(103, 104, 105)을 포함할 수 있다.
입력 클럭A(CLKA_IN)와 입력 클럭B(CLKB_IN)는 dT 만큼의 위상 차이를 가지는데, 위상 보간기에서 출력된 출력 클럭AB(CLKAB_OUT)은 출력 클럭A(CLKA_OUT)와 출력 클럭B(CLKB_OUT)의 중간 위상을 가지는 것을 확인할 수 있다. 이는 입력 클럭A(CLKA_IN)와 입력 클럭B(CLKB_IN)가 천이(transition)하는 구간의 아날로그 성분이 합쳐져 출력 클럭AB(CLKAB_OUT)가 생성되었기 때문이다.
만약에, 입력 클럭A(CLKA_IN)와 입력 클럭(CLKB_IN)B의 위상 차이 dT가 크다면, 입력 클럭(CLKA_IN)가 천이하는 구간과 입력 클럭B(CLKB_IN)가 천이하는 구간이 서로 겹치지 않으므로, 두 클럭의 아날로그 성분들을 합성하는 것은 불가능하다. 따라서 합성하려는 두 클럭의 위상 차이 dT가 큰 경우, 예를 들어 합성하려는 두 클럭이 저주파인 경우에, 도 1과 같은 방식의 위상 보간기를 이용해서는 위상 보간이 불가능하다.
본 발명의 실시예들은, 위상 차이가 큰 클럭들의 중간 위상 클럭을 생성하는 위상 보간기를 제공할 수 있다.
본 발명의 일실시예에 따른 지연 회로는, 지연 제어 코드에 의해 지연값이 조절되고, 제1클럭을 지연시키는 제1지연 라인; 상기 제1지연 라인에 의해 지연된 제1클럭과 제2클럭의 위상을 비교해 상기 지연 제어 코드를 생성하는 지연 제어 회로; 및 상기 지연 제어 코드에 의해 지연값이 조절되고, 상기 제1지연 라인의 절반의 지연값을 가지는 제2지연 라인을 포함할 수 있다.
본 발명의 일실시예에 따른 위상 보간기는, 지연 제어 코드에 의해 지연값이 조절되고, 제1입력 클럭을 지연시키는 제1지연 라인; 상기 제1지연 라인에 의해 지연된 제1입력 클럭과 제2입력 클럭의 위상을 비교해 상기 지연 제어 코드를 생성하는 지연 제어 회로; 및 상기 지연 제어 코드에 의해 지연값이 조절되고, 상기 제1지연 라인의 절반의 지연값을 가지며, 상기 제1입력 클럭을 지연시켜 위상 보간된 클럭을 생성하는 제2지연 라인을 포함할 수 있다.
본 발명의 다른 실시예에 따른 위상 보간기는, 지연 제어 코드에 의해 지연값이 조절되고, 제1입력 클럭을 지연시키는 제1지연 라인; 상기 제1지연 라인에 의해 지연된 제1입력 클럭과 제2입력 클럭의 위상을 비교해 상기 지연 제어 코드를 생성하는 지연 제어 회로; 상기 제1지연 라인에 의해 지연된 제1입력 클럭을 제1출력 클럭으로 출력하는 위한 제1드라이버; 상기 제1지연 라인에 의해 지연된 제1입력 클럭과 상기 제2입력 클럭을 제1노드로 구동하는 제1합성부; 상기 지연 제어 코드에 의해 지연값이 조절되고, 상기 제1지연 라인의 절반의 지연값을 가지며, 상기 제1노드의 클럭을 지연시켜 제2출력 클럭으로 출력하는 제2지연라인; 상기 제2입력 클럭을 제2노드로 전달하기 위한 제2드라이버; 및 상기 지연 제어 코드에 의해 지연값이 조절되고, 상기 제1지연 라인과 동일한 지연값을 가지며, 상기 제2노드의 클럭을 지연시켜 제3출력 클럭으로 출력하는 제3지연 라인을 포함할 수 있다.
본 발명의 실시예들은, 위상 차이가 큰 클럭들의 중간 위상 클럭을 생성할 수 있다.
도 1은 종래의 위상 보간기 및 이의 동작을 도시한 도면.
도 2는 본 발명의 일실시예에 따른 지연 회로(200)의 구성도.
도 3은 도 2의 제1지연 라인(210)과 제2지연 라인(230)의 제1실시예 구성도.
도 4는 도 2의 제1지연 라인(210)과 제2지연 라인(230)의 제2실시예 구성도.
도 5는 도 2의 제1지연 라인(210)과 제2지연 라인(230)의 제3실시예 구성도.
도 6은 본 발명의 일실시예에 따른 위상 보간기(phase interpolator, 600)의 구성도.
도 7은 본 발명의 다른 실시예에 따른 위상 보간기(700)의 구성도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 2는 본 발명의 일실시예에 따른 지연 회로(200)의 구성도이다.
도 2를 참조하면, 지연 회로(200)는 제1지연 라인(210), 지연 제어 회로(220) 및 제2지연 라인(230)을 포함할 수 있다.
제1지연 라인(210)은 제1클럭(CLK1)을 지연시켜 지연된 제1클럭(CLK1D)을 생성할 수 있다. 제1지연 라인(210)의 지연값은 지연 제어 코드(DLY_CONT<N:1>)에 의해 조절될 수 있다.
지연 제어 회로(220)는 지연된 제1클럭(CLK1D)과 제2클럭(CLK2)의 위상을 비교해 지연 제어 코드(DLY_CONT<N:1>)를 생성할 수 있다. 지연 제어 회로(220)는 지연된 제1클럭(CLK1D)과 제2클럭(CLK2)의 위상 비교 결과에 따라 지연 제어 코드(DLY_CONT<N:1>)의 코드값을 늘리거나 줄일 수 있다. 이에 의해 지연된 제1클럭(CLK1D)과 제2클럭(CLK2)의 위상이 동일해지도록, 즉 제1지연 라인(210)의 지연값이 제1클럭(CLK1)과 제2클럭(CLK2)의 위상 차이와 동일해지도록, 지연 제어 코드(DLY_CONT<N:1>)가 생성될 수 있다.
제2지연 라인(230)은 지연 제어 코드(DLY_CONT<N:1>)에 의해 지연값이 조절되고, 제1지연 라인(210)의 절반의 지연값을 가질 수 있다. 제2지연 라인(230)은 제1지연 라인(210)과 동일한 지연 제어 코드(DLY_CONT<N:1>)를 입력 받으므로, 제2지연 라인(230)이 제1지연 라인(210)의 절반의 지연값을 가지도록 제2지연 라인(230)을 설계하는 것이 가능할 수 있다. 제2지연 라인(230)은 지연을 원하는 임의의 신호(IN)를 지연시키기 위해 사용될 수 있다.
도 2에 따르면 제1지연 라인(210)은 제1클럭(CLK1)과 제2클럭(CLK2)의 위상 차이만큼의 지연값을 가지고, 제2지연 라인(230)은 제1클럭(CLK1)과 제2클럭(CLK2)의 위상 차이의 절반 만큼의 지연값을 가지는데, 이러한 특성을 이용해 후술하는 위상 보간기를 설계할 수 있다.
도 3은 도 2의 제1지연 라인(210)과 제2지연 라인(230)의 제1실시예 구성도이다.
도 3을 참조하면, 제1지연 라인(210)은 2개의 가변 지연부들(311, 312)을 포함하고, 제2지연 라인(230)은 1개의 가변 지연부(321)를 포함할 수 있다.
제1지연 라인(210)은 직렬로 연결된 제1가변 지연부(311)와 제2가변 지연부(312)를 포함할 수 있다. 제1가변 지연부(311)와 제2가변 지연부(312) 각각은 지연 제어 코드(DLY_CONT<N:1>)에 의해 지연값이 조절될 수 있으며, 제1가변 지연부(311)와 제2가변 지연부(312)는 동일하게 설계되어 동일한 지연값을 가질 수 있다.
제2지연라인(230)은 제3가변 지연부(321)를 포함할 수 있다. 제3가변 지연부(321)는 지연 제어 코드(DLY_CONT<N:1>)에 의해 지연값이 조절될 수 있으며, 제1가변 지연부(311)와 동일하게 설계되어 동일한 지연값을 가질 수 있다.
제1 내지 제3가변 지연부(311, 312, 321)는 동일하게 설계되고 동일한 지연 제어 코드(DLY_CODE<N:1>)를 입력받으므로, 제1 내지 제3가변 지연부(311, 312, 321)의 지연값은 모두 동일할 수 있다. 제1지연 라인(210)은 직렬로 연결된 2개의 가변 지연부(311, 312)로 구성되고, 제2지연 라인(230)은 1개의 가변 지연부(321)로 구성되므로, 제1지연 라인(210)의 지연값은 제2지연 라인(230)의 지연값의 2배일 수 있다.
도 4는 도 2의 제1지연 라인(210)과 제2지연 라인(230)의 제2실시예 구성도이다.
도 4를 참조하면, 제1지연 라인(210)은 제1가변 지연부(411)를 포함할 수 있다. 제1가변 지연부(211)는 지연 제어 코드(DLY_CONT<N:1>)에 의해 지연값이 조절될 수 있다.
제2지연 라인(230)은 코드값 변경부(431)와 제2가변 지연부(432)를 포함할 수 있다.
코드값 변경부(431)는 지연 제어 코드(DLY_CONT<N:1>)의 코드값을 1/2로 변경해 하프 지연 제어 코드(DLY_CONT_HALF<N:1>)를 생성할 수 있다. 하프 지연 제어 코드(DLY_CONT_HALF<N:1>)는 지연 제어 코드(DLY_CONT<N:1>) 대비 지연값을 1/2로 제어하기 위한 코드일 수 있다. 지연 제어 코드(DLY_CONT<N:1>)가 바이너리(binary) 코드 형식일 수도 있으며, 서모미터(thermometer) 코드 형식일 수도 있다. 어떤 경우이던지 코드값 변경부(431)는 지연 제어 코드(DLY_CONT<N:1>)에 대응하는 지연값 대비 하프 지연 제어 코드(DLY_CONT_HALF<N:1>)에 대응하는 지연값이 절반이 되도록 하프 지연 제어 코드(DLY_CONT_HALF<N:1>)를 생성할 수 있다.
제2가변 지연부(432)는 제1가변 지연부(411)와 동일하게 설계될 수 있으며, 하프 지연 제어 코드(DLY_CONT_HALF<N:1>)에 의해 지연값이 조절될 수 있다. 따라서 제2가변 지연부(432)는 제1가변 지연부(411)의 절반의 지연값을 가질 수 있다.
도 5는 도 2의 제1지연 라인(210)과 제2지연 라인(230)의 제3실시예 구성도이다. 도 5에서 <1> ~ <N>은 지연 제어 코드(DLY_CONT<N:1>)의 N개의 비트들을 나타낼 수 있다. 또한 <1>B ~ <N>B는 지연 제어 코드(DLY_CONT<N:1>)의 N개의 비트들을 반전한 비트들을 나타낼 수 있다.
도 5를 참조하면, 제1지연 라인(210)은 낸드 게이트들(511~521)과 인버터들(522~527)을 포함할 수 있다. 제1지연 라인(210)은 지연 제어 코드(DLY_CONT<N:1>)에 의해 지연값이 조절될 수 있다. 지연 제어 코드가 (000...11)의 값을 가지는 경우에 제1클럭(CLK1)은 낸드 게이트들(511, 513, 515, 516, 520, 519, 518)을 통해 지연될 수 있다. 또한 지연 제어 코드(DLY_CONT<N:1>)가 (000...01)의 값을 가지는 경우에 제1클럭(CLK1)은 낸드 게이트들(511, 513, 514, 519, 518)을 통해 지연될 수 있다. 인버터들(522~527)은 래치를 형성해 로딩을 형성하기 위해 사용될 수 있다. 제1지연 라인(210)에서는 지연 제어 코드(DLY_CONT<N:1>)의 값에 따라 제1지연 라인(210)에서 제1클럭(CLK1)이 통과하는 경로가 조절될 수 있다. 즉, 지연 제어 코드(DLY_CONT<N:1>)의 값에 따라 N개의 경로 중 1개의 경로가 선택되고 선택된 경로에 의해 제1클럭(CLK1)이 지연될 수 있다.
제2지연 라인(230)은 낸드 게이트들(531~541)과 인버터들(542~527)을 포함할 수 있다. 제2지연 라인(230)은 N/2가지의 경로를 가지며, 지연 제어 코드(DLY_CONT<N:1>)의 짝수번째 코드 값들(DLY_CONT<2>, <4>, ...<N>)에 의해 N/2개의 경로 중 하나가 선택되어 입력 신호(IN)를 지연시키기 위해 사용될 수 있다. 지연 제어 코드(DLY_CONT<N:1>)의 홀수번째 코드 값들(DLY_CONT<1>, <3>...<N-1>)은 인버터들(542~527)로 구성된 래치를 활성화하거나 비활성화해 로딩(loading)을 조절할 수 있다. 지연 제어 코드(DLY_CONT<N:1>)가 (000...11)의 값을 가지는 경우에 입력 신호(IN)는 낸드 게이트들(531, 533, 534, 539, 538)을 통해 지연될 수 있다. 이 경우 인버터(345)는 비활성화되므로 인버터들(544, 545)이 형성하는 래치는 비활성화될 수 있다. 지연 제어 코드(DLY_CONT<N:1>)가 (000...01)의 값을 가지는 경우에 입력 신호(IN)는 낸드 게이트들(531, 532, 538)을 통해 지연될 수 있다. 이 경우 인버터(543)는 활성화되므로 인버터들(542, 543)이 형성하는 래치는 활성화되어 로딩을 증가시킬 수 있다.
제1지연 라인(210)과 제2지연 라인(230)은 동일한 지연 제어 코드(DLY_CODE<N:1>)에 의해 지연값이 조절되며, 제2지연 라인(230)에서는 제1지연 라인(210) 대비 절반의 길이를 가진 경로가 선택되므로, 제2지연 라인(230)은 제1지연 라인(210) 대비 절반의 지연값을 가질 수 있다.
도 6은 본 발명의 일실시예에 따른 위상 보간기(phase interpolator, 600)의 구성도이다.
도 6을 참조하면, 위상 보간기(600)는 제1지연 라인(610), 지연 제어 회로(620) 및 제2지연 라인(630)을 포함할 수 있다.
제1지연 라인(610)은 제1클럭(CLK1)을 지연시켜 지연된 제1클럭(CLK1D)을 생성할 수 있다. 제1지연 라인(610)의 지연값은 지연 제어 코드(DLY_CONT<N:1>)에 의해 조절될 수 있다. 제1지연 라인(610)은 제1지연 라인(210)과 동일하게 설계될 수 있다.
지연 제어 회로(620)는 지연된 제1클럭(CLK1D)과 제2클럭(CLK2)의 위상을 비교해 지연 제어 코드(DLY_CONT<N:1>)를 생성할 수 있다. 지연 제어 회로(620)는 지연된 제1클럭(CLK1D)과 제2클럭(CLK2)의 위상 비교 결과에 따라 지연 제어 코드(DLY_CONT<N:1>)의 코드값을 늘리거나 줄일 수 있다. 이에 의해 지연된 제1클럭(CLK1D)과 제2클럭(CLK2)의 위상이 동일해지도록, 즉 제1지연 라인(610)의 지연값이 제1클럭(CLK1)과 제2클럭(CLK2)의 위상 차이와 동일해지도록, 지연 제어 코드(DLY_CONT<N:1>)가 생성될 수 있다.
제2지연 라인(630)은 지연 제어 코드(DLY_CONT<N:1>)에 의해 지연값이 조절되고, 제1지연 라인(610)의 절반의 지연값을 가질 수 있다. 제2지연 라인(630)은 제1지연 라인(610)과 동일한 지연 제어 코드(DLY_CONT<N:1>)를 입력 받으므로, 제2지연 라인(630)이 제1지연 라인(610)의 절반의 지연값을 가지도록 제2지연 라인(630)을 설계하는 것이 가능할 수 있다. 제2지연 라인(630)은 제2지연 라인(230)과 동일하게 설계될 수 있다.
제2지연 라인(630)은 제1클럭(CLK1)을 지연시켜 위상 보간된 클럭(CLK12)을 생성할 수 있다. 제2지연 라인(630)은 제1클럭(CLK1)과 제2클럭(CLK2)의 위상 차이의 절반 만큼의 지연값을 가지며, 제1클럭(CLK1)이 제2지연 라인(630)에 의해 지연된 클럭이 위상 보간된 클럭(CLK12)이므로, 위상 보간된 클럭(CLK12)은 제1클럭(CLK1)과 제2클럭(CLK2)의 중간의 위상을 가질 수 있다.
도 7은 본 발명의 다른 실시예에 따른 위상 보간기(700)의 구성도이다. 도 7의 위상 보간기(700)는 위상이 90도씩 차이나는 4개의 입력 클럭들(CLK0_IN, CLK90_IN, CLK180_IN, CLK270_IN)을 이용해 위상이 45씩 차이나는 8개의 출력 클럭들(CLK0_OUT, CLK45_OUT, CLK90_OUT, CLK135_OUT, CLK180_OUT, CLK225_OUT, CLK270_OUT, CLK315_OUT)을 생성할 수 있다.
도 7을 참조하면 위상 보간기(700)는 제1 내지 제11지연 라인들(711~721), 지연 제어 회로(730), 제1 내지 제4드라이버들(741~744) 및 제1 내지 제4합성부(751~754)를 포함할 수 있다.
제1지연 라인(711)은 지연 제어 코드(DLY_CONT<N:1>)에 의해 지연값이 조절되고, 제1입력 클럭(CLK0_IN)을 지연시킬 수 있다.
지연 제어 회로(730)는 제1지연 라인(711)의 출력 클럭과 제2입력 클럭(CLK90_IN)의 위상을 비교해 지연 제어 코드(DLY_CONT<N:1>)를 생성할 수 있다. 결국, 지연 제어 회로(730)는 제1지연 라인(711)의 출력 클럭과 제2입력 클럭(CLK90_IN)의 위상이 동일해지도록, 즉 제1지연 라인(711)의 지연값이 제1입력 클럭(CLK0_IN)과 제2입력 클럭(CLK90_IN)의 위상 차이와 동일해지도록, 지연 제어 코드(DLY_CONT<N:1>)를 생성할 수 있다.
제1드라이버(741)는 제1지연 라인(711)의 출력 클럭을 제1출력 클럭(CLK0_OUT)으로 출력할 수 있다. 제1드라이버(741)는 2개의 인버터들을 포함할 수 있다.
제1합성부(751)는 제1지연 라인(711)의 출력 클럭과 제2입력 클럭(CLK90_IN)을 합성해 제2지연 라인(712)으로 전달할 수 있다. 제1지연 라인(711)의 출력 클럭과 제2입력 클럭(CLK90_IN)의 위상은 동일하므로, 제1합성부(751)는 이 2개의 클럭들을 제2지연 라인(712)으로 전달한다고 볼 수 있다. 제1합성부(751)는 3개의 인버터들을 포함할 수 있다.
제2지연 라인(712)은 지연 제어 코드(DLY_CONT<N:1>)에 의해 지연값이 조절되고, 제1지연 라인(711)의 절반의 지연값을 가질 수 있다. 즉, 제2지연 라인(712)은 클럭의 45도의 위상 차이에 해당하는 지연값을 가질 수 있다. 제2지연 라인(712)은 제1합성부(751)의 출력 클럭을 지연시켜 제2출력 클럭(CLK45_OUT)으로 출력할 수 있다.
제2드라이버(742)는 제2입력 클럭(CLK90_IN)을 제3지연 라인(713)으로 전달할 수 있다. 제2드라이버(742)는 2개의 인버터들을 포함할 수 있다.
제3지연 라인(713)은 지연 제어 코드(DLY_CONT<N:1>)에 의해 지연값이 조절되고, 제1지연 라인(711)과 동일한 지연값을 가질 수 있다. 즉, 제3지연 라인(713)은 클럭의 90도 위상 차이에 해당하는 지연값을 가질 수 있다. 제3지연 라인(713)은 제2드라이버의 출력 클럭을 지연시켜 제3출력 클럭(CLK90_OUT)으로 출력할 수 있다.
제4지연 라인(714)은 지연 제어 코드(DLY_CONT<N:1>)에 의해 지연값이 조절되고, 제1지연 라인(711)과 동일한 지연값을 가질 수 있다. 제4지연 라인(714)은 제2입력 클럭(CLK90_IN)을 지연시킬 수 있다.
제2합성부(752)는 제4지연 라인(714)의 출력 클럭과 제3입력 클럭(CLK180_IN)을 제5지연 라인(715)으로 전달할 수 있다. 제2합성부(752)는 3개의 인버터들을 포함할 수 있다.
제5지연 라인(715)은 지연 제어 코드(DLY_CONT<N:1>)에 의해 지연값이 조절되고, 제1지연 라인(711)의 절반의 지연값을 가질 수 있다. 제5지연 라인(715)은 제2합성부(752)의 출력 클럭을 지연시켜 제4출력 클럭(CLK135_OUT)으로 출력할 수 있다.
제3드라이버(743)는 제3입력 클럭(CLK180_IN)을 제6지연 라인(716)으로 전달할 수 있다. 제3드라이버(743)는 2개의 인버터들을 포함할 수 있다.
제6지연 라인(716)은 지연 제어 코드(DLY_CONT<N:1>)에 의해 지연값이 조절되고, 제1지연 라인(711)과 동일한 지연값을 가질 수 있다. 제6지연 라인(716)은 제3드라이버(743)의 출력 클럭을 지연시켜 제5출력 클럭(CLK180_OUT)으로 출력할 수 있다.
제7지연 라인(717)은 지연 제어 코드(DLY_CONT<N:1>)에 의해 지연값이 조절되고, 제1지연 라인(711)과 동일한 지연값을 가질 수 있다. 제7지연 라인(717)은 제3입력 클럭(CLK180_IN)을 지연시킬 수 있다.
제3합성부(753)는 제7지연 라인(717)의 출력 클럭과 제4입력 클럭(CLK270_IN)을 제8지연 라인(718)으로 전달할 수 있다. 제3합성부(753)는 3개의 인버터들을 포함할 수 있다.
제8지연 라인(718)은 지연 제어 코드(DLY_CONT<N:1>)에 의해 지연값이 조절되고, 제1지연 라인(711)의 절반의 지연값을 가질 수 있다. 제8지연 라인(718)은 제3합성부(753)의 출력 클럭을 지연시켜 제6출력 클럭(CLK225_OUT)으로 출력할 수 있다.
제4드라이버(744)는 제4입력 클럭(CLK270_IN)을 제9지연 라인(719)으로 전달할 수 있다. 제4드라이버(744)는 2개의 인버터들을 포함할 수 있다.
제9지연 라인(719)은 지연 제어 코드(DLY_CONT<N:1>)에 의해 지연값이 조절되고, 제1지연 라인(711)과 동일한 지연값을 가질 수 있다. 제9지연 라인(719)은 제4드라이버(744)의 출력 클럭을 지연시켜 제7출력 클럭(CLK270_OUT)으로 출력할 수 있다.
제10지연 라인(710)은 지연 제어 코드(DLY_CONT<N:1>)에 의해 지연값이 조절되고, 제1지연 라인(711)과 동일한 지연값을 가질 수 있다. 제10지연 라인(710)은 제4입력 클럭(CLK270_IN)을 지연시킬 수 있다.
제4합성부(754)는 제10지연 라인(710)의 출력 클럭과 제1입력 클럭(CLK0_IN)을 제11지연 라인(711)으로 전달할 수 있다.
제11지연 라인(711)은 지연 제어 코드(DLY_CONT<N:1>)에 의해 지연값이 조절되고, 제1지연 라인(711)의 절반의 지연값을 가질 수 있다. 제11지연 라인(711)은 제4합성부(754)의 출력 클럭을 지연시켜 제8출력 클럭(CLK315_OUT)으로 출력할 수 있다.
도 7의 실시예에 따르면 클럭의 90도의 위상 차이에 해당하는 지연값을 가지는 지연 라인들(711, 713, 714, 716, 717, 719, 720)과 클럭의 45도의 위상 차이에 해당하는 지연값을 가지는 지연 라인들(712, 715, 718, 721)을 조합하는 것에 위상 보간기가 원하는 위상을 가지는 클럭들(CLK0_OUT, CLK45_OUT, CLK90_OUT, CLK135_OUT, CLK180_OUT, CLK225_OUT, CLK270_OUT, CLK315_OUT)을 생성할 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
200: 지연 회로
210: 제1지연 라인
220: 지연 제어 회로
230: 제2지연 라인

Claims (16)

  1. 지연 제어 코드에 의해 지연값이 조절되고, 제1클럭을 지연시키는 제1지연 라인;
    상기 제1지연 라인에 의해 지연된 제1클럭과 제2클럭의 위상을 비교해 상기 지연 제어 코드를 생성하는 지연 제어 회로; 및
    상기 지연 제어 코드에 의해 지연값이 조절되고, 상기 제1지연 라인의 절반의 지연값을 가지는 제2지연 라인
    을 포함하는 지연 회로.
  2. 제 1항에 있어서,
    상기 지연 제어 회로는
    상기 제1지연 라인에 의해 지연된 제1클럭과 상기 제2클럭의 위상을 비교하는 위상 비교기; 및
    상기 위상 비교기의 위상 비교 결과에 따라 상기 지연 제어 코드의 코드 값을 늘리거나 줄이는 코드 생성기를 포함하는
    지연 회로.
  3. 제 1항에 있어서,
    상기 제1지연 라인은
    상기 지연 제어 코드에 의해 지연값이 조절되는 제1가변 지연부; 및
    상기 제1가변 지연부에 직렬로 연결되고, 상기 제1가변 지연부와 동일하게 설계된 제2가변 지연부를 포함하고,
    상기 제2지연 라인은
    상기 제1가변 지연부와 동일하게 설계된 제3가변 지연부를 포함하는
    지연 회로.
  4. 제 1항에 있어서,
    상기 제1지연 라인은
    상기 지연 제어 코드에 의해 지연값이 조절되는 제1가변 지연부를 포함하고,
    상기 제2지연 라인은
    상기 지연 제어 코드의 코드값을 1/2로 변경해 하프 지연 제어 코드를 생성하는 코드값 변경부; 및
    상기 하프 지연 제어 코드에 의해 지연값이 조절되고 상기 제1가변 지연부와 동일하게 설계된 제2가변 지연부를 포함하는
    지연 회로.
  5. 제 1항에 있어서,
    상기 지연 제어 코드는 N개의 지연 제어 신호들을 포함하고,
    상기 제1가변 지연부는 N가지의 지연 경로를 포함하고, 상기 N개의 지연 제어 신호들에 의해 상기 N가지의 지연 경로 중 하나가 선택되고,
    상기 제2가변 지연부는 N/2가지의 지연 경로를 포함하고, 상기 N개의 지연 제어 신호들 중 절반의 신호에 의해 상기 N/2가지의 지연 경로 중 하나가 선택되는
    지연 회로.
  6. 제 5항에 있어서,
    상기 제2가변 지연부에서 상기 지연 경로를 선택하기 위해 사용되지 않은 나머지 절반의 신호는 상기 가변 지연부의 로딩을 조절하기 위해 사용되는
    지연 회로.
  7. 지연 제어 코드에 의해 지연값이 조절되고, 제1클럭을 지연시키는 제1지연 라인;
    상기 제1지연 라인에 의해 지연된 제1클럭과 제2클럭의 위상을 비교해 상기 지연 제어 코드를 생성하는 지연 제어 회로; 및
    상기 지연 제어 코드에 의해 지연값이 조절되고, 상기 제1지연 라인의 절반의 지연값을 가지며, 상기 제1클럭을 지연시켜 위상 보간된 클럭을 생성하는 제2지연 라인
    을 포함하는 위상 보간기.
  8. 제 7항에 있어서,
    상기 지연 제어 회로는
    상기 제1지연 라인에 의해 지연된 제1클럭과 상기 제2클럭의 위상을 비교하는 위상 비교기; 및
    상기 위상 비교기의 위상 비교 결과에 따라 상기 지연 제어 코드의 코드 값을 늘리거나 줄이는 코드 생성기를 포함하는
    위상 보간기.
  9. 제 7항에 있어서,
    상기 제1지연 라인은
    상기 지연 제어 코드에 의해 지연값이 조절되는 제1가변 지연부; 및
    상기 제1가변 지연부에 직렬로 연결되고, 상기 제1가변 지연부와 동일하게 설계된 제2가변 지연부를 포함하고,
    상기 제2지연 라인은
    상기 제1가변 지연부와 동일하게 설계된 제3가변 지연부를 포함하는
    위상 보간기.
  10. 제 7항에 있어서,
    상기 제1지연 라인은
    상기 지연 제어 코드에 의해 지연값이 조절되는 제1가변 지연부를 포함하고,
    상기 제2지연 라인은
    상기 지연 제어 코드의 코드값을 1/2로 변경해 하프 지연 제어 코드를 생성하는 코드값 변경부; 및
    상기 하프 지연 제어 코드에 의해 지연값이 조절되고 상기 제1가변 지연부와 동일하게 설계된 제2가변 지연부를 포함하는
    위상 보간기.
  11. 제 7항에 있어서,
    상기 지연 제어 코드는 N개의 지연 제어 신호들을 포함하고,
    상기 제1가변 지연부는 N가지의 지연 경로를 포함하고, 상기 N개의 지연 제어 신호들에 의해 상기 N가지의 지연 경로 중 하나가 선택되고,
    상기 제2가변 지연부는 N/2가지의 지연 경로를 포함하고, 상기 N개의 지연 제어 신호들 중 절반의 신호에 의해 상기 N/2가지의 지연 경로 중 하나가 선택되는
    위상 보간기.
  12. 제 11항에 있어서,
    상기 제2가변 지연부에서 상기 지연 경로를 선택하기 위해 사용되지 않은 나머지 절반의 신호는 상기 가변 지연부의 로딩을 조절하기 위해 사용되는
    위상 보간기.
  13. 지연 제어 코드에 의해 지연값이 조절되고, 제1입력 클럭을 지연시키는 제1지연 라인;
    상기 제1지연 라인에 의해 지연된 제1입력 클럭과 제2입력 클럭의 위상을 비교해 상기 지연 제어 코드를 생성하는 지연 제어 회로;
    상기 제1지연 라인에 의해 지연된 제1입력 클럭을 제1출력 클럭으로 출력하는 위한 제1드라이버;
    상기 제1지연 라인에 의해 지연된 제1입력 클럭과 상기 제2입력 클럭을 제1노드로 구동하는 제1합성부;
    상기 지연 제어 코드에 의해 지연값이 조절되고, 상기 제1지연 라인의 절반의 지연값을 가지며, 상기 제1노드의 클럭을 지연시켜 제2출력 클럭으로 출력하는 제2지연라인;
    상기 제2입력 클럭을 제2노드로 전달하기 위한 제2드라이버; 및
    상기 지연 제어 코드에 의해 지연값이 조절되고, 상기 제1지연 라인과 동일한 지연값을 가지며, 상기 제2노드의 클럭을 지연시켜 제3출력 클럭으로 출력하는 제3지연 라인
    을 포함하는 위상 보간기.
  14. 제 13항에 있어서,
    상기 지연 제어 코드에 의해 지연값이 조절되고, 상기 제1지연 라인과 동일한 지연값을 가지며, 상기 제2입력 클럭을 지연시키는 제4지연 라인;
    상기 제4지연 라인에 의해 지연된 제2입력 클럭과 제3입력 클럭을 제3노드로 구동하는 제2합성부;
    상기 지연 제어 코드에 의해 지연값이 조절되고, 상기 제1지연 라인의 절반의 지연값을 가지며, 상기 제3노드의 클럭을 지연시켜 제4출력 클럭으로 출력하는 제5지연 라인;
    제3입력 클럭을 제4노드로 전달하기 위한 제3드라이버; 및
    상기 지연 제어 코드에 의해 지연값이 조절되고, 상기 제1지연 라인과 동일한 지연값을 가지며, 상기 제4노드의 클럭을 지연시켜 제5출력 클럭으로 출력하는 제6지연 라인
    을 더 포함하는 위상 보간기.
  15. 제 14항에 있어서,
    상기 지연 제어 코드에 의해 지연값이 조절되고, 상기 제1지연 라인과 동일한 지연값을 가지며, 상기 제3입력 클럭을 지연시키는 제7지연 라인;
    상기 제7지연 라인에 의해 지연된 제3입력 클럭과 제4입력 클럭을 제5노드로 구동하는 제3합성부;
    상기 지연 제어 코드에 의해 지연값이 조절되고, 상기 제1지연 라인의 절반의 지연값을 가지며, 상기 제5노드의 클럭을 지연시켜 제6출력 클럭으로 출력하는 제8지연 라인;
    제4입력 클럭을 제6노드로 전달하기 위한 제4드라이버; 및
    상기 지연 제어 코드에 의해 지연값이 조절되고, 상기 제1지연 라인과 동일한 지연값을 가지며, 상기 제6노드의 클럭을 지연시켜 제7출력 클럭으로 출력하는 제9지연 라인
    을 더 포함하는 위상 보간기.
  16. 제 15항에 있어서,
    상기 지연 제어 코드에 의해 지연값이 조절되고, 상기 제1지연 라인과 동일한 지연값을 가지며, 상기 제4입력 클럭을 지연시키는 제10지연 라인;
    상기 제10지연 라인에 의해 지연된 제4입력 클럭과 상기 제1입력 클럭을 제7노드로 구동하는 제4합성부; 및
    상기 지연 제어 코드에 의해 지연값이 조절되고, 상기 제1지연 라인의 절반의 지연값을 가지며, 상기 제7노드의 클럭을 지연시켜 제8출력 클럭으로 출력하는 제11지연 라인
    을 더 포함하는 위상 보간기.
KR1020200043459A 2020-04-09 2020-04-09 지연 회로 및 위상 보간기 KR20210125799A (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020200043459A KR20210125799A (ko) 2020-04-09 2020-04-09 지연 회로 및 위상 보간기
US17/009,403 US11349466B2 (en) 2020-04-09 2020-09-01 Delay circuit and phase interpolator
CN202011072720.0A CN113517881A (zh) 2020-04-09 2020-10-09 延迟电路和相位插值器
US17/526,870 US11502813B2 (en) 2020-04-09 2021-11-15 Clock generator circuit and integrated circuit including the same
US17/877,536 US20220368333A1 (en) 2020-04-09 2022-07-29 Integrated circuit and memory system

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200043459A KR20210125799A (ko) 2020-04-09 2020-04-09 지연 회로 및 위상 보간기

Publications (1)

Publication Number Publication Date
KR20210125799A true KR20210125799A (ko) 2021-10-19

Family

ID=78007023

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200043459A KR20210125799A (ko) 2020-04-09 2020-04-09 지연 회로 및 위상 보간기

Country Status (3)

Country Link
US (1) US11349466B2 (ko)
KR (1) KR20210125799A (ko)
CN (1) CN113517881A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220368333A1 (en) * 2020-04-09 2022-11-17 SK Hynix Inc. Integrated circuit and memory system

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002223124A (ja) * 2001-01-24 2002-08-09 Mitsubishi Electric Corp 周波数電圧変換回路
US7227920B2 (en) * 2001-06-26 2007-06-05 Nokia Corporation Circuit and method for correcting clock duty cycle
US7116143B2 (en) * 2004-12-30 2006-10-03 Micron Technology, Inc. Synchronous clock generator including duty cycle correction
US7634039B2 (en) * 2005-02-04 2009-12-15 True Circuits, Inc. Delay-locked loop with dynamically biased charge pump
JP4468298B2 (ja) 2005-12-28 2010-05-26 富士通株式会社 適応的遅延調整を有する位相補間器
TWI373917B (en) * 2008-05-09 2012-10-01 Mediatek Inc Frequency divider, frequency dividing method thereof, and phase locked loop utilizing the frequency divider
TWI519119B (zh) 2014-04-17 2016-01-21 創意電子股份有限公司 時脈資料回復電路與方法
KR102154189B1 (ko) 2014-12-01 2020-09-09 삼성전자 주식회사 추계적 위상 보간 방법을 이용한 시간-디지털 변환기
KR20160074339A (ko) * 2014-12-18 2016-06-28 에스케이하이닉스 주식회사 지연 회로
CN105634451B (zh) 2015-12-29 2018-08-28 龙迅半导体（合肥）股份有限公司 一种数据时钟恢复电路及其相位插值器

Also Published As

Publication number Publication date
CN113517881A (zh) 2021-10-19
US11349466B2 (en) 2022-05-31
US20210320651A1 (en) 2021-10-14

Similar Documents

Publication Publication Date Title
US7772907B2 (en) Linear digital phase interpolator and semi-digital delay locked loop (DLL)
TWI589123B (zh) 相位混合電路、及包括相位混合電路的半導體設備和半導體系統
KR100679258B1 (ko) 지연고정루프회로 및 그에 따른 전송코어클럭신호 발생방법
US8427211B2 (en) Clock generation circuit and delay locked loop using the same
KR100510063B1 (ko) 레지스터 제어 지연고정루프
US11502813B2 (en) Clock generator circuit and integrated circuit including the same
US20200302979A1 (en) Semiconductor device including calibration circuit and training method thereof
JP4025627B2 (ja) 遅延生成方法及びそれに基づく遅延調整方法、並びにそれらを適用した遅延生成回路，遅延調整回路
KR101038470B1 (ko) 동작영역이 넓은 디지털제어발진기
US10171091B2 (en) Phase interpolator for interpolating phase of delay clock signal and device including the same and for performing data sampling by using phase interpolated clock signal
KR20210125799A (ko) 지연 회로 및 위상 보간기
KR100689837B1 (ko) 지연 동기 회로
CN108008763B (zh) 时钟发生电路以及使用其的半导体器件和系统
JP4376611B2 (ja) 周波数変調回路
US7583460B2 (en) Edge controlled fast data pattern generator
JP6394130B2 (ja) 出力回路
JP4613483B2 (ja) 集積回路
US20060087356A1 (en) Variable delay line using two blender delays
JP2006011704A (ja) クロック切り替え回路
JP5609287B2 (ja) 遅延回路
KR100486276B1 (ko) 입력되는 두 클럭의 인터폴레이팅에 의하여 지연량의차이를 조절할 수 있는 지연된 탭신호들을 발생하는 회로
US20230155575A1 (en) Semiconductor device
JP2016127602A (ja) クロック生成装置
KR101347283B1 (ko) 카스 레이턴시 회로 및 이를 구비하는 반도체 메모리 장치
JPH08152935A (ja) タイミング制御回路および遅延回路