KR20160074339A - 지연 회로 - Google Patents

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KR20160074339A KR1020140183579A KR20140183579A KR20160074339A KR 20160074339 A KR20160074339 A KR 20160074339A KR 1020140183579 A KR1020140183579 A KR 1020140183579A KR 20140183579 A KR20140183579 A KR 20140183579A KR 20160074339 A KR20160074339 A KR 20160074339A
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Abstract

지연 회로는, 파인 지연 라인과 코스 지연 라인을 포함하는 지연 경로; 레플리카 파인 지연 라인과 레플리카 코스 지연 라인을 포함하는 레플리카 지연 경로; 및 튜닝 모드시에, 입력 신호가 상기 지연 경로를 통해 지연된 신호와 상기 입력 신호가 상기 레플리카 지연 경로를 통해 지연된 신호의 위상을 비교해 튜닝 코드를 생성하는 튜닝부를 포함할 수 있다.

Description

지연 회로 {DELAY CIRCUIT}
본 특허문헌은 지연 회로에 관한 것으로, 더욱 상세하게는 코스(coarse) 지연 라인과 파인(fine) 지연 라인을 포함하는 지연 회로에 관한 것이다.
지연 회로는 신호의 타이밍을 맞추기 위해 입력 신호를 일정 시간 지연시켜 출력하는 회로를 말한다. 각종 반도체 장치는 각각 고유의 동작 순서 및 동작 타이밍에 동기되어 동작해야 하므로, 지연 회로는 여러 반도체 장치에 널리 응용되고 있다.
도 1은 종래의 지연 회로의 구성도이다.
도 1을 참조하면, 지연 회로는 코스 지연 라인(110)과 파인 지연 라인(120)을 포함한다.
코스 지연 라인(110)은 다수개의 코스 지연부들(110_1~110_10)을 포함한다. 코스 지연부들(110_1~110_10) 각각은 큰 지연값을 가질 수 있다. 예를 들어, 코스 지연부들(110_1~110_10) 각각은 10의 지연값을 가질 수 있다. 코스 지연부(110_1~110_10)들 중 입력 신호(IN)를 지연시키기 위해 사용되는 코스 지연부들의 개수는 코스 지연 설정 코드(C_CODE<0:3)에 의해 결정될 수 있다.
파인 지연 라인(120)은 다수개의 파인 지연부들(120_1~120_10)을 포함한다. 파인 지연부들(120_1~120_10) 각각은 작은 지연값을 가질 수 있다. 예를 들어, 파인 지연부들(120_1~120_10) 각각은 1의 지연값을 가질 수 있다. 파인 지연부들(120_1~120_10) 중 파인 지연 라인(120)의 입력 신호(IN_F)를 지연시키기 위해 사용되는 파인 지연부들의 개수는 파인 지연 설정 코드(F_CODE<0:3>)에 의해 결정될 수 있다.
파인 지연 라인(120)의 최대 지연값(10)은 코스 지연부 하나의 지연값(10)과 동일하다. 그러므로, 파인 지연 라인(120)에서 신호의 지연에 사용되는 파인 지연부들의 개수와 코스 지연 라인(110)에서 신호의 지연에 사용되는 코스 지연부들의 개수를 조절하는 것에 의해, 지연 회로가 0~110까지의 다양한 지연값을 가지도록 설정하는 것이 가능하다.
지연 회로가 0~110까지의 다양한 지연값을 가질 수 있으려면, 파인 지연 라인(120)의 최대 지연값과 코스 지연부(110_1~110_10) 하나의 지연값이 동일하다는 것이 전제되어야 한다. 그런데, PVT 등의 변수 등에 의해 파인 지연 라인(120)의 최대 지연값과 코스 지연부(110_1~110_10) 하나의 지연값이 동일하게 되기는 어렵다는 문제점이 있다.
본 발명의 실시예들은, 파인 지연 라인의 최대 지연값과 코스 지연부 하나의 지연값을 동일하게 조절하는 기술을 제공할 수 있다.
본 발명의 일실시예에 따른 지연 회로는, 파인 지연 라인과 코스 지연 라인을 포함하는 지연 경로; 레플리카 파인 지연 라인과 레플리카 코스 지연 라인을 포함하는 레플리카 지연 경로; 및 튜닝 모드시에, 입력 신호가 상기 지연 경로를 통해 지연된 신호와 상기 입력 신호가 상기 레플리카 지연 경로를 통해 지연된 신호의 위상을 비교해 튜닝 코드를 생성하는 튜닝부를 포함할 수 있다.
상기 튜닝 모드시에 상기 지연 경로와 상기 레플리카 지연 경로는 하기 (1)과 (2) 중 하나로 설정될 수 있다. (1)상기 파인 지연 라인은 최대 지연값으로 설정되고, 상기 코스 지연 라인은 N단위 지연값으로 설정되고(N은 0이상의 정수, 단위 지연값은 코스 지연 라인의 지연값 조절 단위임), 상기 레플리카 파인 지연 라인은 최소 지연값으로 설정되고, 상기 레플리카 코스 지연 라인은 N+1단위 지연값으로 설정됨. (2)상기 파인 지연 라인은 최소 지연값으로 설정되고, 상기 코스 지연 라인은 N+1단위 지연값으로 설정되고, 상기 레플리카 파인 지연 라인은 최대 지연값으로 설정되고, 상기 레플리카 코스 지연 라인은 N단위 지연값으로 설정됨.
상기 코스 지연 라인과 상기 레플리카 코스 지연 라인은 상기 튜닝 코드에 따라 지연값이 튜닝될 수 있다. 상기 코스 지연 라인과 상기 레플리카 코스 지연 라인 각각은, 다수의 코스 지연부를 포함하고, 상기 다수의 코스 지연부 중 지연에 사용되는 코스 지연부의 개수는 대응하는 코스 지연 설정 코드에 의해 결정되고, 상기 다수의 코스 지연부 각각의 지연값은 상기 튜닝 코드에 의해 조절될 수 있다. 상기 다수의 코스 지연부 각각은, 다수의 캐패시터들을 포함하고, 상기 튜닝 코드에 의해 상기 다수의 캐패시터들 중 신호 지연을 위해 사용되는 캐패시터들의 개수가 결정될 수 있다.
본 발명의 다른 실시예에 따른 지연 회로는, 제1입력 신호를 지연해 제1출력 신호를 생성하기 위한 제1파인 지연 라인과 제1코스 지연 라인을 포함하는 제1지연 경로; 제2입력 신호를 지연해 제2출력 신호를 생성하기 위한 제2파인 지연 라인과 제2코스 지연 라인을 포함하는 제2지연 경로; 상기 제1입력 신호를 지연해 레플리카 출력 신호를 생성하기 위한 레플리카 파인 지연 라인과 레플리카 코스 지연 라인을 포함하는 레플리카 지연 경로; 및 튜닝 모드시에, 상기 제1출력 신호와 상기 레플리카 출력 신호의 위상을 비교해 상기 제1코스 지연 라인, 상기 제2코스 지연 라인 및 상기 레플리카 코스 지연 라인의 지연값을 튜닝하기 위한 튜닝 코드를 생성하는 튜닝부를 포함할 수 있다.
상기 튜닝 모드시에 상기 제1지연 경로와 상기 레플리카 지연 경로는 하기 (1)과 (2) 중 하나로 설정될 수 있다. (1)상기 제1파인 지연 라인은 최대 지연값으로 설정되고, 상기 제1코스 지연 라인은 N단위 지연값으로 설정되고(N은 0이상의 정수, 단위 지연값은 코스 지연 라인의 지연값 조절 단위임), 상기 레플리카 파인 지연 라인은 최소 지연값으로 설정되고, 상기 레플리카 코스 지연 라인은 N+1단위 지연값으로 설정됨. (2)상기 제1파인 지연 라인은 최소 지연값으로 설정되고, 제1상기 코스 지연 라인은 N+1단위 지연값으로 설정되고, 상기 레플리카 파인 지연 라인은 최대 지연값으로 설정되고, 상기 레플리카 코스 지연 라인은 N단위 지연값으로 설정됨.
상기 제1코스 지연 라인, 상기 제2코스 지연 라인 및 상기 레플리카 코스 지연 라인 각각은, 다수의 코스 지연부를 포함하고, 상기 다수의 코스 지연부 중 지연에 사용되는 코스 지연부의 개수는 대응하는 코스 지연 설정 코드에 의해 결정되고, 상기 다수의 코스 지연부 각각의 지연값은 상기 튜닝 코드에 의해 조절될 수 있다. 상기 다수의 코스 지연부 각각은, 다수의 캐패시터들을 포함하고, 상기 튜닝 코드에 의해 상기 다수의 캐패시터들 중 신호 지연을 위해 사용되는 캐패시터들의 개수가 결정될 수 있다.
본 발명의 실시예들에 따르면, 파인 지연 라인의 최대 지연값과 하나의 코스 지연부의 지연값을 동일하게 조절하는 것이 가능하다.
도 1은 종래의 지연 회로의 구성도.
도 2는 본 발명의 일실시예에 따른 지연 회로의 구성도.
도 3은 도 2의 지연 회로의 동작을 도시한 도면.
도 4는 도 2의 코스 지연 라인(CDL)의 일실시예 구성도.
도 5는 도 4의 코스 지연부(210_1)의 일실시예 구성도.
도 6은 본 발명의 다른 실시예에 따른 지연 회로의 구성도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 참조 번호를 가지도록 하고 있음에 유의하여야 한다.
도 2는 본 발명의 일실시예에 따른 지연 회로의 구성도이다.
도 2를 참조하면, 지연 회로는 지연 경로(PATH), 레플리카(replica) 지연 경로(PATH_REP) 및 튜닝부(290)를 포함할 수 있다.
지연 경로(PATH)는 입력 신호(IN)를 지연시켜 출력 신호(OUT)를 생성하기 위한 코스 지연 라인(CDL: Coarse Delay Line)과 파인 지연 라인(FDL: Fine Delay Line)을 포함할 수 있다.
코스 지연 라인(CDL)은 다수개의 코스 지연부들(210_1~210_10)을 포함할 수 있다. 코스 지연부들(210_1~210_10) 각각은 큰 지연값을 가질 수 있다. 예를 들어, 코스 지연부들(210_1~210_10) 각각은 10의 지연값을 가질 수 있다. 코스 지연부들(210_1~210_10) 중 입력 신호(IN)를 지연시키기 위해 사용되는 코스 지연부들의 개수는 코스 지연 설정 코드(C_CODE<0:3>)에 의해 결정될 수 있다. 코스 지연부들(210_1~210_10) 각각의 지연값은 튜닝 코드(TUNE<0:3>)에 의해 미세 조절될 수 있다.
파인 지연 라인(FDL)은 다수개의 파인 지연부들(220_1~220_10)을 포함할 수 있다. 파인 지연부들(220_1~220_10) 각각은 작은 지연값을 가질 수 있다. 예를 들어, 파인 지연부들(220_1~220_10) 각각은 1의 지연값을 가질 수 있다. 파인 지연부들(220_1~220_10) 중 파인 지연 라인의 입력 신호(IN_F)를 지연시키기 위해 사용되는 파인 지연부들의 개수는 파인 지연 설정 코드(F_CODE<0:3>)에 의해 결정될 수 있다.
레플리카 지연 경로(PATH_REP)는 입력 신호(IN)를 지연시켜 레플리카 출력 신호(OUT_REP)를 생성하기 위한 레플리카 코스 지연 라인(CDL_REF)과 레플리카 파인 지연 라인(FDL_REP)을 포함할 수 있다.
레플리카 코스 지연 라인(CDL_REF)은 코스 지연 라인(CDL)과 동일하게 설계될 수 있다. 레플리카 코스 지연 라인(CDL_REF)은 코스 지연 라인(CDL)과 마찬가지로 다수개의 레플리카 코스 지연부들(230_1~230_10)을 포함할 수 있다. 레플리카 코스 지연부(230_1~230_10)들 각각은 코스 지연부들(210_1~210_10)과 동일한 지연값, 예를 들어 10, 을 가질 수 있다. 레플리카 코스 지연부들(230_1~230_10) 중 입력 신호(IN)를 지연시키기 위해 사용되는 레플리카 코스 지연부들의 개수는 레플리카 코스 지연 설정 코드(REP_C_CODE<0:3>)에 의해 결정될 수 있다. 레플리카 코스 지연부들(230_1~230_10) 각각의 지연값은 튜닝 코드(TUNE<0:3>)에 의해 미세 조절될 수 있다.
레플리카 파인 지연 라인(FDL_REP)은 파인 지연 라인(FDL)과 동일하게 설계될 수 있다. 레플리카 파인 지연 라인(FDL_REP)은 파인 지연 라인(FDL)과 마찬가지로 다수개의 레플리카 파인 지연부들(240_1~240_10)을 포함할 수 있다. 레플리카 파인 지연부들(240_1~240_10) 각각은 파인 지연부들(220_1~220_10)과 동일한 지연값, 예를 들어 1, 을 가질 수 있다. 레플리카 파인 지연부들(240_1~240_10) 중 레플리카 파인 지연 라인의 입력 신호(IN_F_REP)를 지연시키기 위해 사용되는 레플리카 파인 지연부들의 개수는 레플리카 파인 지연 설정 코드(REP_F_CODE<0:3>)에 의해 결정될 수 있다.
튜닝부(290)는 튜닝 모드 신호(TUNE_MODE)가 활성화되는 튜닝 모드시에 활성화되어, 지연 경로(PATH)의 출력 신호(OUT)와 레플리카 지연 경로(PATH_REP)의 출력 신호(OUT_REP)의 위상을 비교해 튜닝 코드(TUNE<0:3>)를 생성할 수 있다. 튜닝부(290)는 신호들(OUT, OUT_REP)의 위상을 비교하는 위상 비교기(291)와 위상 비교기(291)의 위상 비교 결과(UP, DN)에 따라 튜닝 코드(TUNE<0:3>)의 값을 늘리거나/줄이는 업/다운 카운터(292)를 포함할 수 있다. 위상 비교기(291)와 업/다운 카운터(292)는 튜닝 모드 신호(TUNE_MODE)가 활성화된 동안에만 활성화되어 동작하고, 튜닝 모드 신호(TUNE_MODE)가 비활성화된 동안에는 비활성화될 수 있다. 튜닝 모드 신호(TUNE_MODE)의 비활성화시에 튜닝 코드(TUNE<0:3>)의 값은 튜닝 신호(TUNE_MODE)가 활성화된 동안의 마지막 값으로 고정될 수 있다.
도 2의 실시예에서는 튜닝 코드(TUNE<0:3>)에 의해 코스 지연부들(210_1~210_10) 및 레플리카 코스 지연부들(230_1~230_10)의 지연값이 미세 조절되는 것을 예시하였지만, 튜닝 코드(TUNE<0:3>)에 의해 파인 지연부들(220_1~220_10) 및 레플리카 파인 지연부들(240_1~240_10)의 지연값을 미세 조절하는 것에 의해서도, 파인 지연 라인(FDL)의 최대 지연값과 하나의 코스 지연부의 지연값을 동일하게 조절하는 것이 가능할 수 있다.
도 3은 도 2의 지연 회로의 동작을 도시한 도면이다. 도 2와 도 3을 참조해, 지연 회로의 동작에 대해 알아보기로 한다.
도 3을 참조하면, 먼저 튜닝 모드 신호(TUNE_MODE)가 활성화되어 튜닝 모드가 시작될 수 있다(S310). 튜닝 모드 신호(TUNE_MODE)의 활성화에 의해 튜닝부(290)가 활성화될 수 있다. 튜닝 모드 동안에는 입력 신호(IN)가 클럭(clock)과 같은 주기파로 입력될 수 있다. 이는, 출력 신호(OUT)와 레플리카 출력 신호(OUT_REP)에 천이 지점이 많도록 하는 것에 의해, 튜닝부(290)가 두 신호(OUT, OUT_REP)의 위상을 여러 번 비교할 수 있도록 하기 위함이다.
튜닝 모드에서 지연 경로(PATH)와 레플리카 지연 경로(PATH_REP)는 하기의 (1) 또는 (2)와 같이 지연값이 설정될 수 있다(S320). 지연값의 설정은 코스 지연 설정 코드(C_CODE<0:3>), 파인 지연 설정 코드(F_CODE<0:3>), 레플리카 코스 지연 설정 코드(REP_C_CODE<0:3>) 및 레플리카 파인 지연 설정 코드(REP_F_CODE<0:3>)의 값을 조절하는 것에 의해 이루어질 수 있다.
(1) 파인 지연 라인(FDL)은 최대 지연값으로 설정됨. 예를 들어, 10개의 파인 지연부들(220_1~220_10)이 모두 지연에 사용되도록 설정됨. 코스 지연 라인(CDL)은 N단위 지연값(N은 0이상의 정수, 단위 지연값은 코스 지연부들(210_1~210_11) 하나의 지연값)으로 설정됨. 예를 들어, 코스 지연부들(210_1~210_10) 중 3개가 지연에 사용되도록 설정됨. 레플리카 파인 지연 라인(FDL_REP)은 최소 지연값으로 설정됨. 예를 들어, 10개의 레플리카 파인 지연부들(240_1~240_10)이 모두 지연에 사용되지 않도록, 즉 지연값 0으로, 설정됨. 레플리카 코스 지연 라인은 N+1단위 지연값으로 설정됨. 예를 들어, 레플리카 코스 지연부들(230_1~230_10) 중 4개가 지연에 사용되도록 설정됨.
(2) 파인 지연 라인(FDL)은 최소 지연값으로 설정됨. 예를 들어, 10개의 파인 지연부들(220_1~220_10)이 모두 지연에 사용되지 않도록, 즉 지연값 0으로, 설정됨. 코스 지연 라인(CDL)은 N+1단위 지연값으로 설정됨. 예를 들어, 코스 지연부들(210_1~210_10) 중 4개가 지연에 사용되도록 설정됨. 레플리카 파인 지연 라인(FDL_REP)은 최대 지연값으로 설정됨. 예를 들어, 10개의 레플리카 파인 지연부들(240_1~240_10)이 모두 지연에 사용되도록 설정됨. 레플리카 코스 지연 라인은 N단위 지연값으로 설정됨. 예를 들어, 레플리카 코스 지연부들(230_1~230_10) 중 3개가 지연에 사용되도록 설정됨.
지연 경로(PATH)와 레플리카 지연 경로(PATH_REP)의 지연값 설정이 완료된 이후에, 튜닝부(290)가 출력 신호들(OUT, OUT_REP)의 위상을 비교해 튜닝 코드(TUNE<0:3>)를 생성할 수 있다(S330). 설명의 편의를 위해, 지연 경로(PATH)와 레플리카 지연 경로(PATH_REP)의 지연값이 상기 (1)과 같이 설정되었다고 가정하기로 한다. 위상 비교기(291)에 의해 출력 신호(OUT)의 위상이 레플리카 출력 신호(OUT_REP)보다 앞서는 것으로 검출된 경우에, 파인 지연 라인(FDL)의 최대 지연값이 레플리카 코스 지연부(230_1~230_10) 중 하나의 지연값보다 작다는 것을 의미한다. 따라서, 업/다운 카운터(292)는 코스 지연부들(210_1~210_10)과 레플리카 코스 지연부들(230_1~230_10)의 지연값을 줄이는 방향으로 튜닝 코드(TUNE<0:3>)를 조절할 수 있다. 반대로, 위상 비교기(291)에 의해 출력 신호(OUT)의 위상이 레플리카 출력 신호(OUT_REP)보다 뒤지는 것으로 검출된 경우에, 파인 지연 라인(FDL)의 최대 지연값이 레플리카 코스 지연부(230_1~230_10)들 하나의 지연값보다 크다는 것을 의미한다. 따라서, 업/다운 카운터(292)는 코스 지연부들(210_1~210_10)과 레플리카 코스 지연부들(230_1~230_10)의 지연값을 늘리는 방향으로 튜닝 코드(TUNE<0:3>)를 조절할 수 있다. 튜닝부(290)에 의해 튜닝 코드(TUNE<0:3>)의 값이 늘어나거나/줄어드는 동작이 수회 반복된 이후에, 파인 지연 라인(FDL)과 레플리카 파인 지연 라인(FDL_REP)의 최대 지연값은 코스 지연부들(210_1~210_10)과 레플리카 코스 지연부들(230_1~230_10)들 하나의 지연값과 동일하게 조절될 수 있다.
튜닝부(290)의 튜닝 코드(TUNE<0:3>) 조절이 수회 반복된 이후에, 튜닝 모드 신호(TUNE_MODE)가 비활성화되고 튜닝 모드가 종료될 수 있다(S340). 튜닝 모드가 종료되면, 튜닝부(290)가 비활성화되고 튜닝 코드(TUNE<0:3>)는 더 이상 변하지 않고 고정될 수 있다.
이제, 지연 경로(PATH)의 지연값이 원하는 지연값으로 설정되고(S350), 지연이 필요한 입력 신호(IN)가 지연 경로(PATH)에 의해 지연되는 노멀 모드의 동작이 수행될 수 있다(S360). 노멀 모드에서는 입력 신호(IN)는 지연이 필요한 신호이면 되는 것이지, 튜닝 모드에서와 같이 입력 신호(IN)가 클럭과 같은 주기파일 필요는 없다. 레플리카 지연 경로(PATH_REP)는 지연 경로(PATH)의 튜닝을 위해 사용되는 것이므로, 노멀 모드에서 레플리카 지연 경로(PATH_REP)는 사용되지 않을 수 있다.
도 4는 도 2의 코스 지연 라인(CDL)의 일실시예 구성도이다. 도 2의 레플리카 코스 지연 라인(CDL_REP)도 도 4와 동일하게 구성될 수 있다.
도 4를 참조하면, 코스 지연 라인(CDL)은 코스 지연부들(210_1~210_10), 디코더(410) 및 멀티 플렉서들(420_0~420_10)을 포함할 수 있다.
디코더(410)는 코스 지연 설정 코드(F_CODE<0:3>)를 디코딩해 11비트의 신호들(<0>~<10>)을 생성할 수 있다. 디코더(410)는 코스 지연 설정 코드(F_CODE<0:3>)의 값에 따라 11비트의 신호들(<0>~<10>) 중 하나의 신호를 '1'로 생성하고, 나머지 신호들을 '0'으로 생성할 수 있다.
멀티 플렉서들(420_0~420_10)은 11비트의 신호들(<0>~<10>) 중 자신에게 대응하는 신호에 응답해 1단자 또는 0단자의 신호 중 하나의 신호를 선택해 출력할 수 있다. 멀티 플렉서들(420_0~420_10)의 동작에 의해 코스 지연 라인(CDL)의 입력 신호(IN)가 코스 지연 라인(CDL)의 출력 신호(IN_F)로 출력되기까지 거치는 코스 지연부들(210_1~210_10)의 개수가 0~10개 중 하나로 결정될 수 있다. 예를 들어, 신호(<3>)가 '1'의 값을 가지고, 신호들(<0>~<2>, <4>~<10)이 '0'의 값을 가지는 경우 3개의 코스 지연부들(210_1~210_3)에 의해 신호(IN)가 지연되어 신호(IN_F)로 출력되고, 신호(<10>)가 '1'의 값을 가지고, 신호들(<0>~<9>)이 '0'의 값을 가지는 경우 10개의 코스 지연 라인들(210_1~210_10)에 의해 신호(IN)가 지연되어 신호(IN_F)로 출력될 수 있다.
코스 지연부들(210_1~210_10) 각각의 지연값은 튜닝 코드(TUNE<0:3>)에 의해 조절될 수 있는데, 이에 대해서는 도 5와 함께 더욱 자세히 알아보기로 한다.
도 5는 도 4의 코스 지연부(210_1)의 일실시예 구성도이다. 나머지 코스 지연부들(210_2~210_10) 및 레플리카 코스 지연부들(230_1~230_10)도 도 5와 동일하게 구성될 수 있다.
도 5를 참조하면, 코스 지연부(210_1)는 인버터들(511), 제1캐패시터들(520) 및 제2캐패시터들(530)을 포함할 수 있다.
제1캐패시터들(520)과 제2캐패시터들(530)은 코스 지연부(210_1)를 통과하는 신호를 지연시키기 위해 사용될 수 있다. 제1캐패시터들(520)은 모두 지연에 사용될 수 있다. 그러나, 제2캐패시터들(530) 중 신호 지연을 위해 사용되는 캐패시터들의 개수는 튜닝 코드(TUNE<0:3>)에 의해 조절될 수 있다. 예를 들어, 튜닝 코드(TUNE<0:3>)가 (1, 1, 0, 0)인 경우에 제2캐패시터들(520) 중 4개의 캐패시터가 신호의 지연에 사용될 수 있으며, 튜닝 코드(TUNE<0:3>)가 (1, 0, 0, 0)인 경우에 제2캐패시터들(520) 중 2개의 캐패시터가 신호의 지연에 사용될 수 있다.
튜닝 코드(TUNE<0:3>)에 의해 신호의 지연에 사용되는 제2캐패시터들(520)의 개수가 조절되므로, 결국 코스 지연부(210_1)의 지연값이 튜닝 코드(TUNE<0:3>)에 의해 조절될 수 있다.
도 6은 본 발명의 다른 실시예에 따른 지연 회로의 구성도이다.
도 6을 참조하면, 지연 회로는, 제1지연 경로(PATH1), 제2지연 경로(PATH2), 레플리카 지연 경로(PATH_REP) 및 튜닝부(290)를 포함할 수 있다.
제1지연 경로(PATH1)는 제1입력 신호(IN1)를 지연해 제1출력 신호(OUT1)를 생성할 수 있다. 제1지연 경로(PATH1)는 제1코스 지연 라인(CDL1)과 제1파인 지연 라인(FDL)을 포함할 수 있다.
제1코스 지연 라인(CDL1)은 다수개의 제1코스 지연부들(610_1~610_10)을 포함할 수 있다. 제1코스 지연부들(610_1~610_10) 각각은 큰 지연값을 가질 수 있다. 예를 들어, 제1코스 지연부들(610_1~610_10) 각각은 10의 지연값을 가질 수 있다. 제1코스 지연부들(610_1~610_10) 중 제1입력 신호(IN1)를 지연시키기 위해 사용되는 제1코스 지연부들의 개수는 제1코스 지연 설정 코드(C_CODE1<0:3>)에 의해 결정될 수 있다. 제1코스 지연부들(610_1~610_10) 각각의 지연값은 튜닝 코드(TUNE<0:3>)에 의해 미세 조절될 수 있다.
제1파인 지연 라인(FDL1)은 다수개의 제1파인 지연부들(620_1~620_10)을 포함할 수 있다. 제1파인 지연부들(620_1~620_10) 각각은 작은 지연값을 가질 수 있다. 예를 들어, 제1파인 지연부들(620_1~620_10) 각각은 1의 지연값을 가질 수 있다. 제1파인 지연부들(620_1~620_10) 중 제1파인 지연 라인의 입력 신호(IN_F1)를 지연시키기 위해 사용되는 파인 지연부들의 개수는 제1파인 지연 설정 코드(F_CODE1<0:3>)에 의해 결정될 수 있다.
레플리카 지연 경로(PATH_REP)는 제1입력 신호(IN1)를 지연시켜 레플리카 출력 신호(OUT_REP)를 생성하기 위한 레플리카 코스 지연 라인(CDL_REF)과 레플리카 파인 지연 라인(FDL_REP)을 포함할 수 있다.
레플리카 코스 지연 라인(CDL_REF)은 코스 지연 라인(CDL)과 동일하게 설계될 수 있다. 레플리카 코스 지연 라인(CDL_REF)은 코스 지연 라인(CDL)과 마찬가지로 다수개의 레플리카 코스 지연부들(630_1~630_10)을 포함할 수 있다. 레플리카 코스 지연부(630_1~630_10)들 각각은 제1코스 지연부들(610_1~610_10)과 동일한 지연값, 예를 들어 10, 을 가질 수 있다. 레플리카 코스 지연부들(630_1~630_10) 중 제1입력 신호(IN1)를 지연시키기 위해 사용되는 레플리카 코스 지연부들의 개수는 레플리카 코스 지연 설정 코드(REP_C_CODE<0:3>)에 의해 결정될 수 있다. 레플리카 코스 지연부들(630_1~630_10) 각각의 지연값은 튜닝 코드(TUNE<0:3>)에 의해 미세 조절될 수 있다.
레플리카 파인 지연 라인(FDL_REP)은 파인 지연 라인(FDL)과 동일하게 설계될 수 있다. 레플리카 파인 지연 라인(FDL_REP)은 파인 지연 라인(FDL)과 마찬가지로 다수개의 레플리카 파인 지연부들(640_1~640_10)을 포함할 수 있다. 레플리카 파인 지연부들(640_1~640_10) 각각은 파인 지연부들(620_1~620_10)과 동일한 지연값, 예를 들어 1, 을 가질 수 있다. 레플리카 파인 지연부들(640_1~640_10) 중 레플리카 파인 지연 라인의 입력 신호(IN_F_REP)를 지연시키기 위해 사용되는 레플리카 파인 지연부들의 개수는 레플리카 파인 지연 설정 코드(REP_F_CODE<0:3>)에 의해 결정될 수 있다.
튜닝부(290)는 튜닝 모드 신호(TUNE_MODE)가 활성화되는 튜닝 모드시에 활성화되어, 제1지연 경로(PATH1)의 출력 신호(OUT1)와 레플리카 지연 경로(PATH_REP)의 출력 신호(OUT_REP)의 위상을 비교해 튜닝 코드(TUNE<0:3>)를 생성할 수 있다. 튜닝부(290)는 신호들(OUT1, OUT_REP)의 위상을 비교하는 위상 비교기(291)와 위상 비교기(291)의 위상 비교 결과(UP, DN)에 따라 튜닝 코드(TUNE<0:3>)의 값을 늘리거나/줄이는 업/다운 카운터(292)를 포함할 수 있다. 위상 비교기(291)와 업/다운 카운터(292)는 튜닝 모드 신호(TUNE_MODE)가 활성화된 동안에만 활성화되어 동작하고, 튜닝 모드 신호(TUNE_MODE)가 비활성화된 동안에는 비활성화될 수 있다. 튜닝 모드 신호(TUNE_MODE)의 비활성화시에 튜닝 코드(TUNE<0:3>)의 값은 튜닝 신호(TUNE_MODE)가 활성화된 동안의 마지막 값으로 고정될 수 있다.
제2지연 경로(PATH2)는 제2입력 신호(IN2)를 지연해 제2출력 신호(OUT2)를 생성할 수 있다. 제2지연 경로(PATH2)는 제2코스 지연 라인(CDL2)과 제2파인 지연 라인(FDL2)을 포함할 수 있다.
제2코스 지연 라인(CDL2)은 다수개의 제2코스 지연부들(650_1~650_10)을 포함할 수 있다. 제2코스 지연부들(650_1~650_10) 각각은 큰 지연값을 가질 수 있다. 예를 들어, 제2코스 지연부들(650_1~650_10) 각각은 10의 지연값을 가질 수 있다. 제2코스 지연부들(650_1~650_10) 중 제2입력 신호(IN2)를 지연시키기 위해 사용되는 제2코스 지연부들의 개수는 제2코스 지연 설정 코드(C_CODE2<0:3>)에 의해 결정될 수 있다. 제2코스 지연부들(650_1~650_10) 각각의 지연값은 튜닝 코드(TUNE<0:3>)에 의해 미세 조절될 수 있다.
제2파인 지연 라인(FDL2)은 다수개의 제2파인 지연부들(660_1~660_10)을 포함할 수 있다. 제2파인 지연부들(660_1~660_10) 각각은 작은 지연값을 가질 수 있다. 예를 들어, 제2파인 지연부들(660_1~660_10) 각각은 1의 지연값을 가질 수 있다. 제2파인 지연부들(660_1~660_10) 중 제2파인 지연 라인의 입력 신호(IN_F2)를 지연시키기 위해 사용되는 파인 지연부들의 개수는 제2파인 지연 설정 코드(F_CODE2<0:3>)에 의해 결정될 수 있다.
도 6의 제1지연 경로(PATH1), 레플리카 지연 경로(PATH_REP) 및 튜닝부(290)는 도 2의 지연 경로(PATH), 레플리카 지연 경로(PATH_REP) 및 튜닝부(290)에 대응하며, 동일한 방식으로 동작할 수 있다. 즉, 튜닝 모드에서 제1지연 경로(PATH1), 레플리카 지연 경로(PATH_REP) 및 튜닝부(290)의 동작에 의해 튜닝 코드(TUNE<0:3>)가 생성될 수 있으며, 튜닝 모드 종료 후 튜닝 코드(TUNE<0:3>)에 의해 튜닝된 제1지연 경로(PATH1)가 제1입력 신호(IN1)를 지연시키는 동작을 할 수 있다. 제2지연 경로(PATH2)는 튜닝 모드에서는 동작하지 않지만, 튜닝 모드 종료 후 튜닝 코드(TUNE<0:3>)에 의해 튜닝된 제2지연 경로(PATH2)가 제2입력 신호(IN2)를 지연시키는 동작을 할 수 있다.
도 6에서는 지연 회로가 지연시켜야 할 신호들(IN1, IN2)의 개수가 2개인 경우를 예시하였지만, 지연 회로가 지연시켜야 할 신호들의 개수가 더 늘어나는 경우 제2지연 경로(PATH2)와 같은 지연 경로들을 더 추가할 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
PATH: 지연 경로 PATH_REP: 레플리카 지연 경로
290: 튜닝부
210_1~210_10: 코스 지연부들
220_1~220_10: 파인 지연부들
230_1~230_10: 레플리카 코스 지연부들
240_1~240_10: 레플리카 파인 지연부들

Claims (16)

  1. 파인 지연 라인과 코스 지연 라인을 포함하는 지연 경로;
    레플리카 파인 지연 라인과 레플리카 코스 지연 라인을 포함하는 레플리카 지연 경로; 및
    튜닝 모드시에, 입력 신호가 상기 지연 경로를 통해 지연된 신호와 상기 입력 신호가 상기 레플리카 지연 경로를 통해 지연된 신호의 위상을 비교해 튜닝 코드를 생성하는 튜닝부
    를 포함하는 지연 회로.
  2. 제 1항에 있어서,
    상기 튜닝 모드시에 상기 지연 경로와 상기 레플리카 지연 경로는 하기 (1)과 (2) 중 하나로 설정되는 지연 회로.
    (1)상기 파인 지연 라인은 최대 지연값으로 설정되고, 상기 코스 지연 라인은 N단위 지연값으로 설정되고(N은 0이상의 정수, 단위 지연값은 코스 지연 라인의 지연값 조절 단위임), 상기 레플리카 파인 지연 라인은 최소 지연값으로 설정되고, 상기 레플리카 코스 지연 라인은 N+1단위 지연값으로 설정됨.
    (2)상기 파인 지연 라인은 최소 지연값으로 설정되고, 상기 코스 지연 라인은 N+1단위 지연값으로 설정되고, 상기 레플리카 파인 지연 라인은 최대 지연값으로 설정되고, 상기 레플리카 코스 지연 라인은 N단위 지연값으로 설정됨.
  3. 제 2항에 있어서,
    상기 코스 지연 라인과 상기 레플리카 코스 지연 라인은 상기 튜닝 코드에 따라 지연값이 튜닝되는
    지연 회로.
  4. 제 3항에 있어서,
    상기 코스 지연 라인과 상기 레플리카 코스 지연 라인 각각은
    다수의 코스 지연부를 포함하고,
    상기 다수의 코스 지연부 중 지연에 사용되는 코스 지연부의 개수는 대응하는 코스 지연 설정 코드에 의해 결정되고,
    상기 다수의 코스 지연부 각각의 지연값은 상기 튜닝 코드에 의해 조절되는
    지연 회로.
  5. 제 4항에 있어서,
    상기 다수의 코스 지연부 각각은
    다수의 캐패시터들을 포함하고, 상기 튜닝 코드에 의해 상기 다수의 캐패시터들 중 신호 지연을 위해 사용되는 캐패시터들의 개수가 결정되는
    지연 회로.
  6. 제 2항에 있어서,
    상기 파인 지연 라인과 상기 레플리카 파인 지연 라인은 상기 튜닝 코드에 따라 지연값이 튜닝되는
    지연 회로.
  7. 제 1항에 있어서,
    상기 튜닝부는
    상기 입력 신호가 상기 지연 경로를 통해 지연된 신호와 상기 입력 신호가 상기 레플리카 지연 경로를 통해 지연된 신호의 위상을 비교하는 위상 비교기; 및
    상기 위상 비교기의 비교 결과에 응답해 상기 튜닝 코드를 생성하는 업/다운 카운터를 포함하는
    지연 회로.
  8. 제 1항에 있어서,
    상기 튜닝 모드가 종료되면 상기 튜닝부는 비활성화되고 상기 튜닝 코드의 값은 고정되는
    지연 회로.
  9. 제 1항에 있어서,
    상기 튜닝 모드시에 상기 지연 경로와 상기 레플리카 지연 경로로 입력되는 상기 입력 신호는 주기파인
    지연 회로.
  10. 제1입력 신호를 지연해 제1출력 신호를 생성하기 위한 제1파인 지연 라인과 제1코스 지연 라인을 포함하는 제1지연 경로;
    제2입력 신호를 지연해 제2출력 신호를 생성하기 위한 제2파인 지연 라인과 제2코스 지연 라인을 포함하는 제2지연 경로;
    상기 제1입력 신호를 지연해 레플리카 출력 신호를 생성하기 위한 레플리카 파인 지연 라인과 레플리카 코스 지연 라인을 포함하는 레플리카 지연 경로; 및
    튜닝 모드시에, 상기 제1출력 신호와 상기 레플리카 출력 신호의 위상을 비교해 상기 제1코스 지연 라인, 상기 제2코스 지연 라인 및 상기 레플리카 코스 지연 라인의 지연값을 튜닝하기 위한 튜닝 코드를 생성하는 튜닝부
    를 포함하는 지연 회로.
  11. 제 10항에 있어서,
    상기 튜닝 모드시에 상기 제1지연 경로와 상기 레플리카 지연 경로는 하기 (1)과 (2) 중 하나로 설정되는 지연 회로.
    (1)상기 제1파인 지연 라인은 최대 지연값으로 설정되고, 상기 제1코스 지연 라인은 N단위 지연값으로 설정되고(N은 0이상의 정수, 단위 지연값은 코스 지연 라인의 지연값 조절 단위임), 상기 레플리카 파인 지연 라인은 최소 지연값으로 설정되고, 상기 레플리카 코스 지연 라인은 N+1단위 지연값으로 설정됨.
    (2)상기 제1파인 지연 라인은 최소 지연값으로 설정되고, 제1상기 코스 지연 라인은 N+1단위 지연값으로 설정되고, 상기 레플리카 파인 지연 라인은 최대 지연값으로 설정되고, 상기 레플리카 코스 지연 라인은 N단위 지연값으로 설정됨.
  12. 제 11항에 있어서,
    상기 제1코스 지연 라인, 상기 제2코스 지연 라인 및 상기 레플리카 코스 지연 라인 각각은
    다수의 코스 지연부를 포함하고,
    상기 다수의 코스 지연부 중 지연에 사용되는 코스 지연부의 개수는 대응하는 코스 지연 설정 코드에 의해 결정되고,
    상기 다수의 코스 지연부 각각의 지연값은 상기 튜닝 코드에 의해 조절되는
    지연 회로.
  13. 제 12항에 있어서,
    상기 다수의 코스 지연부 각각은
    다수의 캐패시터들을 포함하고, 상기 튜닝 코드에 의해 상기 다수의 캐패시터들 중 신호 지연을 위해 사용되는 캐패시터들의 개수가 결정되는
    지연 회로.
  14. 제 10항에 있어서,
    상기 튜닝부는
    상기 제1출력 신호와 상기 레플리카 출력 신호의 위상을 비교하는 위상 비교기; 및
    상기 위상 비교기의 비교 결과에 응답해 상기 튜닝 코드를 생성하는 업/다운 카운터를 포함하는
    지연 회로.
  15. 제 10항에 있어서,
    상기 튜닝 모드가 종료되면 상기 튜닝부는 비활성화되고 상기 튜닝 코드의 값은 고정되는
    지연 회로.
  16. 제 10항에 있어서,
    상기 튜닝 모드시에 상기 제1입력 신호는 주기파인
    지연 회로.
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