KR101068590B1 - 지연고정루프회로 - Google Patents

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Abstract

본 발명은 클럭 주파수 및 퓨즈 커팅여부에 따라 지연량을 조절할 수 있는 지연고정루프회로에 관한 것으로서 본 발명에 따른 지연고정루프회로는 반도체 메모리 장치의 위상스큐를 보상하기 위해 외부클럭을 코어스 지연량 및 상기 코어스 지연량보다 적은 파인 지연량만큼씩 지연시켜 내부클럭을 출력하는 지연고정부; 및상기 외부클럭의 주파수 또는 테스트 모드에 따라 상기 파인 지연량을 조절하는 지연량 제어부를 포함한다.
메탈 리비젼, FIB 실험, 지연량

Description

지연고정루프회로{DELAY LOCKED LOOP CIRCUIT}
본 발명은 지연고정루프회로에 관한 것으로, 보다 상세하게는 클럭 주파수 및 퓨즈 커팅여부에 따라 지연량을 조절할 수 있는 지연고정루프회로에 관한 것이다.
도 1은 싱글루프(single loop) 구조인 종래의 지연고정루프회로의 구성도이다.
도 1을 참조하면, 싱글루프 구조인 종래의 지연고정루프회로는 위상비교부(101), 지연부(103) 및 레플리카 모델부(113)로 구성된다.
위상비교부(101)는 외부클럭(EXT_CLK)과 반도체 메모리 장치 내부의 클럭 지연성분을 모델링한 레플리카 모델부(113)로부터 출력되는 피드백클럭(FB_CLK)의 위상을 비교해 외부클럭(EXT_CLK)과 피드백클럭(FB_CLK)의 위상차에 대한 정보를 포함하는 위상비교신호(CMP)를 지연부(103)로 출력한다.
지연부(103)는 코어스 지연제어수단(105), 파인 지연제어수단(107), 코어스 지연수단(109) 및 파인 지연수단(111)으로 구성된다.
코어스 지연제어수단(105) 및 파인 지연제어수단(107)은 위상비교신호(CMP)에 응답해 외부클럭(EXT_CLK)의 지연량을 결정하는 코어스 지연제어신호(COARSE_CTRL) 및 파인 지연제어신호(FINE_CTRL)를 생성한다.
코어스 지연수단(109)은 단위 지연량(UNIT_DD)을 갖는 다수의 지연소자(도면에 미도시)로 구성된다. 코어스 지연수단(109)은 코어스 지연제어신호(COARSE_CTRL)에 응답해 외부클럭(EXT_CLK)을 단위 지연량(UNIT_DD)의 두배인 코어스 지연량(COARSE_DD)만큼씩 지연시켜 단위 지연량(UNIT_DD)만큼 차이나는 제1 및 제2코어스 지연클럭(CLKDC_1, CLKDC_2)을 생성한다.
파인 지연수단(111)은 파인 지연제어신호(FINE_CTRL)에 응답해 제1 및 제2코어스 지연클럭(CLKDC_1, CLKDC_2)의 위상을 혼합하여 외부클럭(EXT_CLK)을 코어스 지연량(COARSE_DD)보다 적은 파인 지연량(FINE_DD)만큼씩 지연시켜 내부클럭(CLK_OUT)을 출력한다. 파인 지연수단(111)은 코어스 지연수단(109)의 코어스 지연동작이 완료된 이후 파인 지연동작을 수행하며 코어스 지연동작 중에는 제1 및 제2코어스 지연클럭(CLKDC_1, CLKDC_2)의 위상을 혼합하지 않고 제1 및 제2코어스 지연클럭(CLKDC_1, CLKDC_2) 중 하나만 구동한다. 예를 들어 피드백클럭(FB_CLK)의 위상이 외부클럭(EXT_CLK)의 위상보다 앞서는 경우 코어스 지연동작이 수행되며, 이후 피드백클럭(FB_CLK)이 지연되어 피드백클럭(FB_CLK)의 위상이 단위 지연량(UNIT_DD)만큼 외부클럭(EXT_CLK)의 위상에 근접한 경우 파인 지연동작이 수행될 수 있다.
파인 지연수단(111) 및 파인 지연제어수단(107)의 자세한 동작과정은 도 3 및 도 4에서 후술된다.
내부클럭(CLK_OUT)은 레플리카 모델부(113)로 입력되고 상기의 과정을 거쳐 외부클럭(EXT_CLK)과 피드백클럭(FB_CLK)의 위상이 일치하면 지연고정, 즉 락킹(LOCKING)된다.
도 2는 듀얼루프(dual loop) 구조인 종래의 지연고정루프회로의 구성도이다.
도 2를 참조하면, 듀얼루프 구조인 종래의 지연고정루프회로는 제1지연고정부(201), 제2지연고정부(203) 및 듀티비 보정부(205)로 구성된다.
제1 및 제2지연고정부(201, 203) 각각의 구성은 도 1의 지연고정루프회로의 구성과 유사하다. 다만 제2지연고정부(203)는 듀티비 보정부(205)에서 수행되는 듀티비 보정동작과 관련하여 외부클럭(EXT_CLK)을 반전시켜 출력하기 때문에 제1내부클럭(CLK_OUT1)과 제2내부클럭(CLK_OUT2)의 라이징 에지는 서로 위상일치되며 제1내부클럭(CLK_OUT1)과 제2내부클럭(CLK_OUT2)의 듀티비는 서로 반대이다. 제2지연고정부(203)의 출력단에 도시된 버블은 반전을 의미한다.
듀티비 보정부(205)는 제1 및 제2내부클럭(CLK_OUT1, CLK_OUT2)의 위상을 혼합하여 제1 및 제2내부클럭(CLK_OUT1, CLK_OUT2)의 듀티비를 보정하고 제1 및 제2보정클럭(CLK_CC1, CLK_CC2)을 출력한다. 상기된 바와 같이 제1 및 제2내부클럭(CLK_OUT1, CLK_OUT2) 각각의 라이징 에지는 서로 위상일치하므로 듀티비 보정 부(205)는 제1 및 제2내부클럭(CLK_OUT1, CLK_OUT2)의 폴링 에지를 위상혼합한다. 설계에 따라, 듀티비 보정부(205)는 제1 및 제2내부클럭(CLK_OUT1, CLK_OUT2)의 듀티비를 감지하여 제1 및 제2내부클럭(CLK_OUT1, CLK_OUT2)중 어느 한쪽의 폴링 에지에 더 가깝도록 위상혼합할 수 있다.
도 3은 도 1의 파인 지연수단(111)의 구성도이다.
도 3을 참조하면, 파인 지연수단(111)은 제1 및 제2코어스 지연클럭(CLKDC_1, CLKDC_2) 각각을 서로 다른 구동력으로 구동하는 제1 및 제2구동수단(301, 303)으로 구성된다. 제1 및 제2구동수단(301, 303) 각각은 다수의 비트신호로 구성되는 정/부 파인 지연제어신호(FINE_CTRL<1:N>, FINE_CTRLB<1:N>)에 응답해 온/오프되며 병렬로 연결된 다수의 인버터로 구성된다.
정 파인 지연제어신호(FINE_CTRL<1:N>)는 최하위 비트신호부터 순차적으로 인에이블되며 정 파인 지연제어신호(FINE_CTRL<1:N>)와 반전관계인 부 파인 지연제어신호(FINE_CTRLB<1:N>)는 최하위 비트신호부터 순차적으로 디스에이블된다. 따라서 제1 및 제2구동수단(301, 303) 각각을 구성하는 인버터 중 턴온된 인버터의 개수가 달라지므로 제1 및 제2구동수단(301, 303)의 구동력은 달라진다. 파인 지연수단(111)의 출력신호인 내부클럭(CLK_OUT)의 에지(edge)는 제1 및 제2코어스 지연클럭(CLKDC_1, CLKDC_2) 중 보다 강하게 구동되는 코어스 지연클럭의 에지 쪽으로 파인 지연량(FINE_DD)만큼씩 이동한다.
한편, 외부클럭(EXT_CLK)의 주파수가 낮은 경우 보다 높은 경우 지 터(jitter) 성분은 반도체 장치의 동작 성능에 보다 나쁜 영향을 미치므로 외부클럭(EXT_CLK)의 주파수가 높은 경우 파인 지연량(FINE_DD)을 감소시킬 필요가 있다. 이 경우 레이아웃(lay-out)을 변경하고 노드 A, B, E, F와 노드 C, D, G, H를 각각 메탈 리비젼(metal revision)을 통해 연결하면, 노드 A, B, E, F와 노드 C, D, G, H 각각이 연결되지 않은 경우 보다 제1 및 제2코어스 지연클럭(CLKDC_1, CLKDC_2)을 구동할 수 있는 인버터의 개수가 증가하므로 파인 지연량(FINE_DD)이 감소된다.
도 4는 도 1의 파인 지연제어수단(107)의 구성도이다.
도 4를 참조하면, 파인 지연제어수단(107)은 위상비교신호(CMP)에 응답해 정/부 파인 지연제어신호(FINE_CTRL<1:N>, FINE_CTRLB<1:N>)를 출력하는 다수의 카운팅 수단(401 내지 405)으로 구성된다.
동작 초기에 다수의 카운팅 수단(401 내지 405)은 모두 초기화되어 정 파인 지연제어신호(FINE_CTRL<1:N>)는 디스에이블 상태이고 부 파인 지연제어신호(FINE_CTRLB<1:N>)는 인에이블 상태이다. 이 경우 파인 지연수단(111)은 제2코어스 지연클럭(CLKDC_2)을 내부클럭(CLK_OUT)으로 출력한다. 이후 코어스 지연수단(109)에 의해 도 5a와 같이 외부클럭(EXT_CLK)의 위상이 제2코어스 지연클럭(CLKDC_2)의 위상보다 앞서면 다수의 카운팅 수단(401 내지 405)은 위상비교신호(CMP)에 응답해 정 파인 지연제어신호(FINE_CTRL<1:N>)를 순차적으로 인에이블하고 부 파인 지연제어신호(FINE_CTRLB<1:N>)를 순차적으로 디스에이블한다. 한편, 카운팅 수단(401 내지 405) 각각은 앞서 인에이블되는 정 파인 지연제어신호를 입 력받아 정 파인 지연제어신호(FINE_CTRL<1:N>)를 순차적으로 인에이블한다.
한편, 도 5b와 같은 경우에는 정 파인 지연제어신호(FINE_CTRL<1:N>)가 모두 인에이블되더라도 피드백클럭(FB_CLK)과 외부클럭(EXT_CLK)의 위상이 일치될 수 없다. 이 경우 파인 지연수단(111)의 노드 A, B, E, F와 노드 C, D, G, H 각각이 연결되지 않았다면, 코어스 지연수단(109)은 파인 지연수단(111)의 인버터와 대응되는 마지막 카운팅 수단(403)의 정 파인 지연제어신호(FINE_CTRL<N-2>)에 응답해 도 5c와 같이 제2코어스 지연클럭(CLKDC_2)의 지연량을 코어스 지연량(COARSE_DD)만큼 감소시킨다. 그리고 파인 지연제어수단(107)은 정 파인 지연제어신호(FINE_CTRL<1:N>)를 순차적으로 디스에이블하고 부 파인 지연제어신호(FINE_CTRLB<1:N>)를 순차적으로 인에이블한다. 한편, 카운팅 수단(401 내지 405) 각각은 앞서 디스에이블되는 정 파인 지연제어신호를 입력받아 정 파인 지연제어신호를 디스에이블한다.
파인 지연수단(111)에서 메탈 리비젼을 통해 노드 A, B, E, F와 노드 C, D, G, H 각각이 연결되어 사용하는 인버터의 개수가 증가된 경우 이에 대응해 파인 지연제어수단(107)에서도 메탈 리비젼을 통해 파인 지연수단(111)의 인버터와 대응되는 마지막 카운팅 수단(405)의 정 파인 지연제어신호(FINE_CTRL<N>)가 코어스 지연제어수단(105)으로 입력되도록 한다.
결국, 종래의 지연고정루프회로에서 메탈 리비젼을 통해 파인 지연제어수단(107) 및 파인 지연수단(111)의 구성이 변경되는 경우 새로운 레이아웃 작업이 필요한 점, 지연고정루프회로의 지연량을 변경하는 테스트를 할 경우 반도체 장치의 패키지를 제거하고 FIB(Focus Ion Beam)실험 등을 통해 테스트가 수행되어야 하는 점 등으로 인해 종래의 지연고정루프회로의 경우 반도체 장치 생산에 불필요한 시간과 비용이 소모되는 문제점이 있다.
본 발명은 상기 문제점을 해결하기 위하여 제안된 것으로서, 불필요한 시간과 비용 소모없이 지연량을 변경할 수 있는 지연고정루프회로를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은, 반도체 메모리 장치의 위상스큐를 보상하기 위해 외부클럭을 코어스 지연량 및 상기 코어스 지연량보다 적은 파인 지연량만큼씩 지연시켜 내부클럭을 출력하는 지연고정부; 및 상기 외부클럭의 주파수 또는 테스트 모드에 따라 상기 파인 지연량을 조절하는 지연량 제어부를 포함하는 지연고정루프회로를 제공한다.
또한 상기 목적을 달성하기 위한 본 발명은, 반도체 메모리 장치의 위상스큐를 보상하기 위해 외부클럭을 코어스 지연량 및 상기 코어스 지연량보다 적은 파인 지연량만큼씩 지연시켜 내부클럭을 출력하는 지연고정부; 퓨즈 커팅 여부에 따라 퓨즈 옵션신호를 인에이블하는 퓨즈회로부; 및 상기 퓨즈 옵션신호 또는 테스트 모드에 따라 상기 파인 지연량을 조절하는 지연량 제어부를 포함하는 지연고정루프회로를 제공한다.
본 발명에 따르면 메탈 리비젼을 이용하지 않고 카스 레이턴시 및 퓨즈 옵션신호에 따라 지연고정루프회로의 지연량을 변경할 수 있다. 또한 FIB실험을 이용하지 않고 테스트 모드에 따라 지연고정루프회로의 지연량을 변경할 수 있다. 따라서 본 발명은 반도체 장치 생산에 불필요하게 소모되는 시간과 비용을 줄일 수 있는 효과가 있다.
이하 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 6은 본 발명의 일실시예에 따른 지연고정루프회로의 구성도이다.
도면에 도시된 바와 같이 본 발명에 따른 지연고정루프회로는 지연고정부(601) 및 지연량 제어부(615)을 포함한다. 지연고정부(601)는 위상비교부(602), 지연부(603) 및 레플리카 모델부(613)를 포함한다.
위상비교부(601)는 외부클럭(EXT_CLK)과 반도체 메모리 장치 내부의 클럭 지연성분을 모델링한 레플리카부(613)로부터 출력되는 피드백클럭(FB_CLK)의 위상을 비교해 위상비교신호(CMP)를 지연부(603)로 출력한다.
지연부(603)는 코어스 지연제어수단(605), 파인 지연제어수단(607), 코어스 지연수단(609) 및 파인 지연수단(611)을 포함한다.
코어스 지연제어수단(605) 및 파인 지연제어수단(607)은 위상비교신호(CMP)에 응답해 외부클럭(EXT_CLK)의 지연량을 결정하는 코어스 지연제어신호(COARSE_CTRL) 및 파인 지연제어신호(FINE_CTRL)를 생성한다.
코어스 지연수단(609)은 단위 지연량(UNIT_DD)을 갖는 다수의 지연소자(도면에 미도시)로 구성된다. 코어스 지연수단(609)은 코어스 지연제어신호(COARSE_CTRL)에 응답해 외부클럭(EXT_CLK)을 코어스 지연량(COARSE_DD)만큼씩 지연시켜 단위 지연량(UNIT_DD)만큼 차이나는 제1 및 제2코어스 지연클럭(CLKDC_1, CLKDC_2)을 생성한다.
파인 지연수단(611)은 파인 지연제어신호(FINE_CTRL)에 응답해 제1 및 제2코어스 지연클럭(CLKDC_1, CLKDC_2)의 위상을 혼합하여 외부클럭(EXT_CLK)을 파인 지연량(FINE_DD)만큼씩 지연시켜 지연고정된 내부클럭(CLK_OUT)을 출력한다. 파인 지연수단(611)은 코어스 지연수단(609)의 코어스 지연동작이 완료된 이후 파인 지연동작을 수행하며 코어스 지연동작 중에는 제1 및 제2코어스 지연클럭(CLKDC_1, CLKDC_2)의 위상을 혼합하지 않고 제1 및 제2코어스 지연클럭(CLKDC_1, CLKDC_2) 중 하나만 구동한다.
한편, 종래기술과 달리 본 발명에 따른 지연고정루프회로의 파인 지연제어수단(607) 및 파인 지연수단(611)은 후술되는 지연량 제어부(615)가 생성하는 선택신호(SEL)에 응답해 파인 지연량(FINE_DD)을 조절할 수 있다.
지연량 제어부(615)는 외부클럭(EXT_CLK)의 주파수에 따라 파인 지연량(FINE_DD)을 결정하는 선택신호(SEL)를 파인 지연제어수단(607) 및 파인 지연수 단(611)으로 출력한다. 상기된 바와 같이 외부클럭(EXT_CLK)의 주파수가 낮은 경우 보다 높은 경우 지터 성분은 반도체 장치의 동작 성능에 보다 나쁜 영향을 미치므로 외부클럭(EXT_CLK)의 주파수가 높은 경우 파인 지연량(FINE_DD)을 감소시킬 필요가 있다. 지연량 제어부(615)는 일실시예로서 카스 레이턴시(CAS Latency, CL)에 따라 선택신호(SEL)를 생성한다.
카스 레이턴시(CL)는 반도체 메모리 장치에서 읽기(read) 명령 입력후 데이터가 반도체 메모리 장치 외부로 출력될 때까지 외부클럭(EXT_CLK)의 사이클(cycle) 수로서 일반적으로 외부클럭(EXT_CLK)의 주파수가 증가할수록 카스 레이턴시(CL) 역시 증가한다. 따라서 지연량 제어부(615)는 카스 레이턴시(CL)에 대한 정보를 포함하는 카스 레이턴시신호(CL_CTRL)에 응답해 선택신호(SEL)를 생성한다. 카스 레이턴시신호(CL_CTRL)는 모드 레지스터 셋(Mode Register Set, MRS)에서 생성될 수 있다.
한편, 지연량 제어부(615)는 카스 레이턴시(CL)와 무관하게 테스트 모드에 따른 테스트 신호(TM)에 응답해서도 선택신호(SEL)를 생성한다.
파인 지연수단(611), 파인 지연제어수단(607) 및 지연량 제어부(615)의 자세한 동작과정은 도 7 내지 도 9에서 후술된다.
결국, 본 발명에 따른 지연고정루프회로는 메탈 리비젼 및 FIB 실험 등을 이용하지 않고 외부클럭(EXT_CLK)의 주파수 및 테스트 모드에 따라 파인 지연량(FINE_DD)을 조절할 수 있으므로 반도체 장치 생산에 불필요하게 소모되는 시간과 비용이 감소될 수 있다.
한편, 본 발명에 따른 지연고정루프회로는 도 2의 제1 및 제2지연고정부(201, 203)에 채용될 수 있다.
도 7은 도 6의 파인 지연수단(611)의 구성도이다.
도면에 도시된 바와 같이 파인 지연수단(611)은 제1 및 제2구동수단(701, 703) 및 제2선택수단(705, 707, 709, 711)을 포함한다.
제1 및 제2구동수단(701, 703)은 다수의 비트신호로 구성되는 정/부 파인 지연제어신호(FINE_CTRL<1:N>, FINE_CTRLB<1:N>)에 응답해 온/오프되며 제1 및 제2코어스 지연클럭(CLKDC_1, CLKDC_2) 각각의 구동력을 조절하는 다수의 인버터를 포함한다.
정 파인 지연제어신호(FINE_CTRL<1:N>)는 최하위 비트신호부터 순차적으로 인에이블되며 정 파인 지연제어신호(FINE_CTRL<1:N>)와 반전관계인 부 파인 지연제어신호(FINE_CTRLB<1:N>)는 최하위 비트신호부터 순차적으로 디스에이블된다. 따라서 제1 및 제2구동수단(701, 703) 각각을 구성하는 인버터 중 턴온된 인버터의 개수가 달라지므로 제1 및 제2구동수단(701, 703)의 구동력은 달라진다. 파인 지연수단(611)의 출력신호인 내부클럭(CLK_OUT)의 에지는 제1 및 제2코어스 지연클럭(CLKDC_1, CLKDC_2) 중 보다 강하게 구동되는 코어스 지연클럭의 에지 쪽으로 파인 지연량(FINE_DD)만큼씩 이동한다.
제2선택수단(705, 707, 709, 711)은 선택신호(SEL<1:2>)에 응답해 제1 및 제2코어스 지연클럭(CLKDC_1, CLKDC_2)을 입력받는 인버터의 개수를 선택한다.
지연량 제어부(615)가 높은 카스 레이턴시(CL)에 응답해 선택신호(SEL<2>)를 '하이'로 인에이블하면 제2선택수단(705, 707, 709, 711)이 포함하는 패스게이트(713 내지 716)가 턴온되어 제1 및 제2코어스 지연클럭(CLKDC_1, CLKDC_2)을 입력받아 구동하는 인버터의 개수가 증가한다. 즉, 선택신호(SEL<2>)가 인에이블되면 제1 및 제2구동수단(701, 703)의 모든 인버터가 제1 및 제2코어스 지연클럭(CLKDC_1, CLKDC_2)을 입력받아 구동하며, 선택신호(SEL<2>)가 디스에이블되면 정/부 파인 지연제어신호(FINE_CTRL<1:N-2>, FINE_CTRLB<1:N-2>)에 응답해 온/오프되는 인버터만 제1 및 제2코어스 지연클럭(CLKDC_1, CLKDC_2)을 입력받아 구동한다. 따라서 외부클럭(EXT_CLK)의 주파수가 높아지면 파인 지연수단(611)에서 사용되는 인버터의 개수가 증가하므로 파인 지연수단(611)은 선택신호(SEL<1:2>)에 응답해 파인 지연량(FINE_DD)을 감소할 수 있다.
한편, 제2선택수단(705, 709)은 도시된 바와 같이 선택신호(SEL<1>)에 응답해 접지전압(VSS) 레벨의 신호를 제2선택수단(705, 707, 709, 711)에 의해 선택되지 않은 인버터로 전달하는 패스게이트를 포함할 수 있으며 이 경우 제2선택수단(705, 707, 709, 711)에 의해 선택되지 않은 인버터의 전류소모가 감소된다.
도 7은 두 가지 경우로 인버터의 개수가 결정되는 경우를 일실시예로서 도시하고 있으나 선택신호 및 패스게이트에 따라 여러가지 경우로 인버터의 개수가 결정될 수 있다. 이하 도 8 및 도 9는 도 7의 일실시예와 대응되는 경우가 일실시예로서 설명된다.
도 8은 도 6의 파인 지연제어수단(607)의 구성도이다.
도면에 도시된 바와 같이 파인 지연제어수단(607)은 다수의 카운팅 수단(801 내지 805) 및 제1선택수단(807)을 포함한다.
동작 초기에 다수의 카운팅 수단(801 내지 805)은 모두 초기화되어 정 파인 지연제어신호(FINE_CTRL<1:N>)는 디스에이블 상태이고 부 파인 지연제어신호(FINE_CTRLB<1:N>)는 인에이블 상태이다. 이후 위상비교신호(CMP)에 응답해 다수의 카운팅 수단(801 내지 805)은 정/부 파인 지연제어신호(FINE_CTRL<1:N>, FINE_CTRLB<1:N>)를 순차적으로 인에이블 또는 디스에이블한다. 이때 카운팅 수단(801 내지 805) 각각은 앞서 인에이블 또는 디스에이블되는 정 파인 지연제어신호(FINE_CTRL<1:N>)를 입력받아 순차적으로 정/부 파인 지연제어신호(FINE_CTRL<1:N>, FINE_CTRLB<1:N>)를 인에이블 또는 디스에이블한다. 예를 들어 카운팅수단(802)은 카운팅수단(801)에 의한 정 파인 지연제어신호(FINE_CTRL<1>)가 인에이블되어야 정 파인 지연제어신호(FINE_CTRL<2>)를 인에이블한다.
한편, 정/부 파인 지연제어신호(FINE_CTRL<1:N>, FINE_CTRLB<1:N>)가 모두 인에이블 또는 디스에이블된 경우에도 외부클럭(EXT_CLK)과 피드백클럭(FB_CLK)의 위상차가 존재하는 경우 최상위 또는 최하위 비트신호의 정 파인 지연제어신호(FINE_CTRL<1>, FINE_CTRL<N>)에 응답해 코어스 지연수단(609)은 제1코어스 지연클럭(CLKDC_1) 또는 제2코어스 지연클럭(CLKDC_2)의 지연량을 코어스 지연량(COARSE_DD)만큼 증가 또는 감소시킨다.
제1선택수단(807)은 선택신호(SEL<1:2>)에 응답해 온/오프되는 패스게이트 를 포함하며 정 파인 지연제어신호(FINE_CTRL<1:N>)의 유효한 최상위 비트신호를 결정한다. 여기서 유효한 최상위 비트신호란 파인 지연수단(611)의 인버터와 대응되는 마지막 카운팅 수단의 정 파인 지연제어신호를 의미한다.
상기된 바와 같이 정 파인 지연제어신호(FINE_CTRL<1:N>)가 모두 인에이블된 경우 제1코어스 지연클럭(CLKDC_1) 또는 제2코어스 지연클럭(CLKDC_2)이 코어스 지연량만큼 증가 또는 감소되어야 한다. 따라서 선택신호(SEL<2>)가 인에이블되면 파인 지연수단(611)에서 모든 인버터가 제1 및 제2코어스 지연클럭(CLKDC_1, CLKDC_2)을 구동하므로 카운팅 수단(805)의 파인 지연제어신호(FINE_CTRL<N>)가 유효한 최상위 비트신호이다. 이 경우 제1선택수단(807)은 선택신호(SEL<2>)에 응답해 카운팅 수단(805)의 파인 지연제어신호(FINE_CTRL<N>)를 코어스 지연제어수단(605)으로 전달한다.
그리고 선택신호(SEL<2>)가 디스에이블되고 선택신호(SEL<1>)가 '하이'로 인에이블되면 파인 지연수단(611)에서 정/부 파인 지연제어신호(FINE_CTRL<1:N-2>, FINE_CTRLB<1:N-2>))에 응답해 온/오프되는 인버터만 제1 및 제2코어스 지연클럭(CLKDC_1, CLKDC_2)을 구동하므로 카운팅 수단(803)의 파인 지연제어신호(FINE_CTRL<N-2>)가 유효한 최상위 비트신호이다. 이 경우 제1선택수단(807)은 선택신호(SEL<1>)에 응답해 카운팅 수단(803)의 파인 지연제어신호(FINE_CTRL<N-2>)를 코어스 지연제어수단(605)으로 전달한다.
도 9는 도 6의 지연량 제어부(615)의 구성도이다.
도 9에 도시된 바와 같이 지연량 제어부(615)는 입력수단(901) 및 인에이블 수단(907)을 포함한다. 입력수단(901)은 카스레이턴시 신호(CL_CTRL<1:6>) 및 테스트 신호(TM<1:2>)를 입력받고 인에이블수단(907)은 입력수단(901)의 출력신호에 응답해 선택신호(SEL<1:2>)를 인에이블한다.
도 9는 지연량 제어부(615)가 2에서 7까지의 카스 레이턴시(CL) 및 2가지의 테스트 모드에 따라 선택신호(SEL<1:2>)를 생성하는 경우를 일실시예로서 도시한다. 카스 레이턴시신호(CL_CTRL<1:6>)는 각각 카스 레이턴시(CL)가 2 내지 7인 것을 나타낸다. 테스트 모드가 아닌 경우 테스트 신호(TM<1:2>)는 '로우'로 디스에이블된 상태이고 노드 X는 제1오어게이트(904)에 의해 '로우' 상태이다.
외부클럭(EXT_CLK)의 주파수가 낮은 경우, 즉 카스 레이턴시신호(CL_CTRL<1:3>) 중 하나가 '하이'로 인에이블되면 제1노어게이트(901)는 '로우'신호를 출력하므로 제2오어게이트(910)는 '하이'로 인에이블되는 선택신호(SEL<1>)를 출력한다. 따라서 상술한 파인 지연수단(611)은 선택신호(SEL<1>)에 응답해 상대적으로 파인 지연량(FINE_DD)을 증가시킨다.
외부클럭(EXT_CLK)의 주파수가 높은 경우, 즉 카스 레이턴시신호(CL_CTRL<4:6>) 중 하나가 '하이'로 인에이블되면 제2노어게이트(905)는 '로우'신호를 출력하므로 제3오어게이트(911)는 '하이'로 인에이블되는 선택신호(SEL<2>)를 출력한다. 따라서 상술한 파인 지연수단(611)은 선택신호(SEL<2>)에 응답해 상대적으로 파인 지연량(FINE_DD)을 감소시킨다.
테스트 모드의 경우 테스트 신호(TM<1:2>)가 '하이'로 인에이블되면 노드 X 는 '하이' 상태가 되고 카스 레이턴시신호(CL_CTRL<1:6>)와 무관하게 제3 및 제4노어게이트(908, 909)은 '로우'신호를 출력한다. 따라서 테스트 신호(TM<1>)가 '하이'로 인에이블되면 제2오어게이트(910)에 의해 선택신호(SEL<1>)가 인에이블되고 테스트 신호(TM<2>)가 '하이'로 인에이블되면 제3오어게이트(911)에 의해 선택신호(SEL<2>)가 '하이'로 인에이블되므로 테스트 모드에 따라 지연고정루프회로의 동작을 테스트할 수 있다.
도 10은 본 발명의 다른 실시예에 따른 지연고정루프회로의 구성도이다.
도면에 도시된 바와 같이 본 발명에 따른 지연고정루프회로는 지연고정부(1001), 지연량 제어부(1015) 및 퓨즈회로부(1017)를 포함한다. 지연고정부(1001)는 위상비교부(1002), 지연부(1003) 및 레플리카 모델부(1013)를 포함한다. 도 10의 지연고정루프회로는 도 6의 지연고정루프회로와 달리 퓨즈회로부(1017)를 더 포함한다.
퓨즈회로부(1017)는 반도체 장치 패키징 이전의 퓨즈(fuse) 커팅여부에 따라 퓨즈 옵션신호(FUSE_OP)를 인에이블한다. 예를 들어 퓨즈 옵션신호(FUSE_OP)는 퓨즈가 커팅(cutting)되지 않은 경우 '하이'로 인에이블되며 퓨즈가 레이저 등에 의해 커팅된 경우 '로우'로 디스에이블될 수 있다. 지연량 제어부(1015)는 카스 레이턴시신호(CL_CTRL) 대신 퓨즈회로부(1017)에 의해 생성되는 퓨즈 옵션신호(FUSE_OP)를 입력받아 선택신호(SEL)를 생성한다. 따라서 퓨즈 커팅여부에 따라 파인 지연수단(1011)은 파인 지연량(FINE_DD)을 증가 또는 감소한다.
결국, 본 발명에 따른 지연고정루프회로는 종래의 지연고정루프회로와 달리 메탈 리비젼 및 FIB 실험 등을 이용하지 않고 반도체 장치를 패키징하기 전에 퓨즈의 커팅만으로 파인 지연량을 조절할 수 있으므로 반도체 장치 생산에 소모되는 불필요한 시간과 비용이 감소될 수 있다.
한편, 본 발명에 따른 지연고정루프회로는 도 2의 제1 및 제2지연고정부(201, 203)에 채용될 수 있다.
도 11은 도 10의 지연량 제어부(1015)의 구성도이다.
도 11에 도시된 바와 같이 지연량 제어부(1015)는 입력수단(1101) 및 인에이블 수단(1105)을 포함한다. 입력수단(1101)은 카스레이턴시 퓨즈 옵션신호(FUSE_OP) 및 테스트 신호(TM<1:2>)를 입력받고 인에이블수단(1105)은 입력수단(1101)의 출력신호에 응답해 선택신호(SEL<1:2>)를 인에이블한다.
도 11은 1개의 퓨즈 옵션신호(FUSE_OP) 및 2가지의 테스트 모드에 따라 선택신호(SEL<1:2>)를 생성하는 경우를 일실시예로서 도시한다. 테스트 모드가 아닌 경우 테스트 신호(TM<1:2>)는 '로우'로 디스에이블된 상태이고 노드 Y는 제1오어게이트(1104)에 의해 '로우' 상태이다.
퓨즈회로부(1017)의 퓨즈가 커팅되지 않은 경우 즉, 퓨즈 옵션신호(FUSE_OP)가 '하이'로 인에이블된 경우 인버터(1103)에 의해 제1노어게이트(1106)로 '로우'신호가 입력된다. 따라서 제2오어게이트(1108)는 '하이'로 인에이블되는 선택신호(SEL<1>)를 출력한다. 따라서 상술한 파인 지연수단(1011)은 선 택신호(SEL<1>)에 응답해 상대적으로 파인 지연량(FINE_DD)을 증가시킨다.
퓨즈회로부(1017)의 퓨즈가 커팅된 경우 즉, 퓨즈 옵션신호(FUSE_OP)가 '로우'로 디스에이블된 경우 제2노어게이트(1107)로 '로우'신호가 입력된다. 따라서 제3오어게이트(1109)는 '하이'로 인에이블되는 선택신호(SEL<2>)를 출력한다. 따라서 상술한 파인 지연수단(1011)은 선택신호(SEL<2>)에 응답해 상대적으로 파인 지연량(FINE_DD)을 감소시킨다.
테스트 모드의 경우 테스트 신호(TM<1:2>)가 '하이'로 인에이블되면 노드 Y는 '하이' 상태가 되고 퓨즈 옵션신호(FUSE_OP)와 무관하게 제1 및 제2노어게이트(1106, 1107)는 '로우' 신호를 출력한다. 따라서 테스트 신호(TM<1>)가 '하이'로 인에이블되면 제2오어게이트(1108)에 의해 선택신호(SEL<1>)가 인에이블되고 테스트 신호(TM<2>)가 '하이'로 인에이블되면 제3오어게이트(1109)에 의해 선택신호(SEL<2>)가 '하이'로 인에이블되므로 테스트 모드에 따라 지연고정루프회로의 동작을 테스트할 수 있다.
본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.
도 1은 싱글루프(single loop) 구조인 종래의 지연고정루프회로의 구성도,
도 2는 듀얼루프(dual loop) 구조인 종래의 지연고정루프회로의 구성도,
도 3은 도 1의 파인 지연수단의 구성도,
도 4는 도 1의 파인 지연제어수단의 구성도,
도 5a, 도 5b 및 도 5c는 도 4의 설명을 돕기위한 신호의 파형도,
도 6은 본 발명의 일실시예에 따른 지연고정루프회로의 구성도,
도 7은 도 6의 파인 지연수단의 구성도,
도 8은 도 6의 파인 지연제어수단의 구성도,
도 9는 도 6의 지연량 제어수단의 구성도,
도 10은 본 발명의 다른 일실시예에 따른 지연고정루프회로의 구성도,
도 11은 도 10의 지연량 제어수단의 구성도이다.

Claims (20)

  1. 반도체 메모리 장치의 위상스큐를 보상하기 위해 외부클럭을 코어스 지연량 및 상기 코어스 지연량보다 적은 파인 지연량만큼씩 지연시켜 내부클럭을 출력하는 지연고정부; 및
    상기 외부클럭의 주파수에 따라 상기 파인 지연량을 조절하는 지연량 제어부
    를 포함하는 지연고정루프회로.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1항에 있어서,
    상기 지연고정부는
    상기 외부클럭과 피드백클럭의 위상을 비교해 위상비교신호를 출력하는 위상비교부;
    상기 위상비교신호에 응답해 상기 외부클럭을 상기 코어스 지연량 및 상기 파인 지연량만큼씩 지연시켜 상기 내부클럭을 출력하는 지연부; 및
    상기 내부클럭을 입력받아 상기 피드백클럭을 출력하는 레플리카 모델부
    를 포함하는 지연고정루프회로.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 2항에 있어서,
    상기 지연부는
    상기 위상비교신호에 응답해 코어스 지연제어신호를 출력하는 코어스 지연제어수단;
    상기 코어스 지연제어신호에 응답해 상기 외부클럭을 상기 코어스 지연량만큼씩 지연시켜 제1 및 제2코어스 지연클럭을 생성하는 코어스 지연수단;
    상기 위상비교신호 및 선택신호에 응답해 파인 지연제어신호를 출력하는 파인 지연제어수단; 및
    상기 파인 지연제어신호 및 상기 선택신호에 응답해 상기 제1 및 제2코어스 지연클럭의 위상을 상기 파인 지연량만큼씩 혼합하여 상기 내부클럭을 생성하는 파인 지연수단
    을 포함하며,
    상기 지연량 제어부는
    카스 레이턴시 또는 테스트 모드에 따라 상기 파인 지연량을 결정하는 상기 선택신호를 생성하는
    지연고정루프회로.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 3항에 있어서,
    상기 파인 지연제어수단은
    상기 선택신호에 응답해 상기 파인 지연제어신호의 유효한 최상위 비트신호를 결정하는 제1선택수단
    을 포함하되,
    상기 파인 지연제어신호의 유효한 최상위 비트신호가 인에이블되면 상기 코어스 지연수단에서 상기 외부클럭이 상기 코어스 지연량만큼 지연되는
    지연고정루프회로.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 4항에 있어서,
    상기 파인 제어신호가 디스에이블되면 상기 코어스 지연수단에서 상기 외부클럭의 지연량이 상기 코어스 지연량만큼 감소되는
    지연고정루프회로.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 4항에 있어서,
    상기 제1선택수단은
    상기 파인 지연제어신호 중 하나의 비트신호를 전달하는 다수의 패스게이트
    를 포함하는 지연고정루프회로.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제 3항에 있어서,
    상기 파인 지연수단은
    상기 파인 지연제어신호에 응답해 온/오프되며 상기 제1 및 제2코어스 지연클럭 각각의 구동력을 조절하는 다수의 인버터를 포함하는 구동수단; 및
    상기 선택신호에 응답해 상기 제1 및 제2코어스 지연클럭을 입력받는 상기 인버터의 개수를 선택하는 제2선택수단
    을 포함하는 지연고정루프회로.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제 7항에 있어서,
    상기 제2선택수단은
    상기 제1 및 제2코어스 지연클럭 또는 상기 인버터의 출력신호를 전달하는 다수의 패스게이트
    를 포함하는 지연고정루프회로.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제 8항에 있어서
    상기 제2선택수단은
    를 더 포함하는 지연고정루프회로.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제 3항에 있어서,
    상기 지연량 제어부는
    카스레이턴시 신호 및 테스트 신호를 입력받는 입력수단; 및
    상기 입력수단의 출력신호에 응답해 상기 선택신호를 인에이블하는 인에이블 수단
    을 포함하는 지연고정루프회로.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
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