KR102268767B1 - 지연 회로 및 이를 포함하는 듀티 사이클 제어 장치 - Google Patents

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KR102268767B1 KR1020170072398A KR20170072398A KR102268767B1 KR 102268767 B1 KR102268767 B1 KR 102268767B1 KR 1020170072398 A KR1020170072398 A KR 1020170072398A KR 20170072398 A KR20170072398 A KR 20170072398A KR 102268767 B1 KR102268767 B1 KR 102268767B1
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Abstract

본 기술에 의한 듀티 사이클 제어 장치는 입력 클록 신호와 피드백 클록 신호의 에지를 결합하여 출력 클록 신호를 생성하는 에지 결합 회로; 및 출력 클록 신호를 일정 시간만큼 지연하여 피드백 클록 신호를 출력하는 지연 회로를 포함하되, 지연 회로는 출력 클록 신호를 일정 시간보다 짧은 단위 시간 동안 지연하는 단위 지연 회로를 포함하고, 출력 클록 신호가 단위 지연 회로를 루프 횟수만큼 통과하도록 하여 상기 일정 시간동안 지연시킨다.

Description

지연 회로 및 이를 포함하는 듀티 사이클 제어 장치{DELAY CIRCUIT AND DUTY CYCLE CONTROLLER INCLUDING THE SAME}
본 발명은 지연 회로 및 이를 포함하는 듀티 사이클 제어 장치에 관한 것으로 보다 구체적으로는 회로의 면적을 줄일 수 있는 지연 회로 및 이를 포함하는 듀티 사이클 제어 장치에 관한 것이다.
도 1은 종래의 듀티 사이클 제어 장치를 나타낸 블록도이다.
종래의 듀티 사이클 제어 장치는 에지 결합 회로(10), 지연 회로(20), 지연 제어 회로(30), 듀티 탐지부(40)를 포함한다.
에지 결합 회로(10)는 입력 클록 신호(CLKIN)와 피드백 클록 신호(CLKFB)의 에지를 결합하여 출력 클록 신호(CLKOUT)를 생성한다.
지연 회로(20)는 출력 클록 신호(CLKOUT)를 지연하여 피드백 클록 신호(CLKFB)를 출력한다.
이에 따라 피드백 클록 신호(CLKFB)는 입력 클록 신호(CLKIN)의 상승 펄스 이후 반주기가 경과된 후 상승하는 펄스를 가진다.
에지 결합 회로(10)는 이러한 두 클록 신호의 에지를 결합하여 입력 클록 신호(CLKIN)의 상승 에지에서 상승하고 피드백 클록 신호(CLKFB)의 상승 에지에서 하락하는 펄스를 갖는 출력 클록 신호(CLKOUT)를 생성한다.
출력 클록 신호(CLKOUT)는 바람직하게는 1/2의 듀티비를 가지게 된다.
듀티 탐지부(40)는 출력 클록 신호(CLKOUT)의 듀티비를 감지하여 듀티비가 1/2 이상인 경우 UP 신호를 듀티비가 1/2 이하인 경우 DN 신호를 활성화한다..
지연 제어 회로(30)는 UP/DN 신호에 따라 지연 제어 신호(DCON)를 출력한다.
예를 들어 UP 신호가 활성화되는 경우 지연 제어 신호(DCON)는 지연 회로(20)의 지연 시간을 증가시키고 DN 신호가 활성화되는 경우 지연 제어 신호(DCON)는 지연 회로(20)의 지연 시간을 감소시키는 방향으로 조정된다.
이러한 피드백 제어를 통해 출력 클록 신호(CLKOUT)의 듀티비는 1/2로 일정하게 제어될 수 있다.
에지 결합 방식의 듀티 사이클 제어 장치는 듀티비를 정확히 조절할 수 있을 뿐만 아니라 넓은 듀티 에러에서도 듀티 사이클 제어가 가능한 장점이 있다.
그러나 에지 결합 방식의 듀티 사이클 제어 장치에서는 클록 신호의 1/2 주기만큼 지연하기 위한 지연 회로가 있어야 한다.
지연 회로(20)는 직렬 연결되는 인버터의 개수를 조절하는 방식으로 설계되는데 입력 클록 신호(CLKIN)의 1/2 주기를 지연하기 위해서는 매우 큰 면적을 필요로 한다.
이에 따라 듀티 사이클 제어 장치의 면적 또한 증가하는 문제가 있다.
칩의 소형화로 인하여 지연 회로의 면적이 넓은 경우 이를 칩 내에 배치하는 것이 물리적으로 어려워지고 있다.
또한 반도체 장치의 동작 주파수가 높아지는 경우 큰 면적의 지연 회로를 설계하는 경우 다양한 공정 변이를 고려하여 지연 시간을 정확히 제어하기 어려운 문제가 있다.
이에 따라 면적을 줄인 지연 회로와 이를 포함하는 듀티 사이클 제어 장치가 요구되고 있다.
KR 10-0422585 B1 US 6437618 B2
본 기술은 회로의 면적이 감소한 지연 회로와 이를 포함하는 듀티 사이클 제어 장치를 제공한다.
본 기술은 단위 지연 회로를 다수 번 통과시켜 더 긴 시간 동안 지연시키는 지연 회로와 이를 포함하는 듀티 사이클 제어 장치를 제공한다.
본 기술은 단위 지연 회로를 통과시키는 횟수와 단위 지연 회로의 지연 시간을 트레이닝할 수 있는 지연 회로와 이를 포함하는 듀티 사이클 제어 장치를 제공한다.
본 발명의 일 실시예에 의한 지연 회로는 단위 지연 회로; 시작 신호와 단위 지연 회로에서 출력된 지연 피드백 클록을 연산하여 단위 지연 회로에 출력하는 지연 루프 제어부; 및 지연 피드백 클록과 미리 설정된 루프 횟수에 따라 시작 신호가 인가된 후 미리 설정된 지연 시간이 경과하였는지 판단하여 이를 외부에 표시하는 루프 카운터를 포함한다.
본 발명의 일 실시예에 의한 듀티 사이클 제어 장치는 입력 클록 신호와 피드백 클록 신호의 에지를 결합하여 출력 클록 신호를 생성하는 에지 결합 회로; 및 출력 클록 신호를 일정 시간만큼 지연하여 피드백 클록 신호를 출력하는 지연 회로를 포함하되, 지연 회로는 출력 클록 신호를 일정 시간보다 짧은 단위 시간 동안 지연하는 단위 지연 회로를 포함하고, 출력 클록 신호가 단위 지연 회로를 루프 횟수만큼 통과하도록 하여 상기 일정 시간동안 지연시킨다.
본 기술에 의한 지연 회로는 단위 지연 회로를 다수 번 통과시켜 원하는 지연 시간을 얻음으로써 지연 회로의 면적을 감소시킬 수 있다.
본 기술에 의한 지연 회로에서 단위 지연 회로를 통과시키는 횟수와 단위 지연 회로의 지연 시간을 트레이닝 동작을 통해 조절할 수 있다.
본 기술에 의한 듀티 사이클 제어 장치는 에지 결합 방식의 듀티 사이클 제어 방식을 채택함으로써 정확한 듀티 사이클 제어에 유리하고 듀티 에러가 큰 경우에도 듀티비 조절이 용이하다.
본 기술에 의한 듀티 사이클 제어 장치는 지연 회로의 면적을 감소시켜 전체 회로 면적을 감소시킬 수 있다.
도 1은 종래 기술에 의한 듀티 사이클 제어 장치의 블록도.
도 2는 트레이닝 동작 시 본 발명의 일 실시예에 의한 듀티 사이클 제어 장치의 블록도.
도 3은 도 2의 루프 카운터의 상세 블록도.
도 4는 본 발명의 일 실시예에 의한 듀티 사이클 제어 장치의 트레이닝 동작을 나타낸 파형도.
도 5는 정상 동작 시 본 발명의 일 실시예에 의한 듀티 사이클 제어 장치의 블록도.
도 6 및 도 7은 본 발명의 일 실시예에 의한 듀티 사이클 장치의 정상 동작을 나타낸 파형도.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 개시한다.
도 2는 본 발명의 일 실시예에 의한 듀티 사이클 제어 장치를 나타낸 블록도이다.
본 발명의 일 실시예에 의한 듀티 사이클 제어 장치는 에지 결합 회로(100), 지연 회로(200) 및 제어 회로(300)를 포함한다.
본 발명의 일 실시예에 의한 듀티 사이클 제어 장치는 위상 비교기(400), 분주기(500), 모드 선택부(600)를 더 포함할 수 있다.
에지 결합 회로(100)는 입력 클록 신호(CLKIN)의 상승 에지에서 로우 레벨의 펄스를 생성하는 제 1 펄스 생성부와 피드백 클록 신호(CLKFB)의 하강 에지에서 하이 레벨의 펄스를 생성하는 제 2 펄스 생성부를 포함한다.
본 실시예에서 피드백 클록 신호(CLKFB)는 일반적으로 하이 레벨을 유지하다가 특정 시점에 하락하는 펄스 형태를 가진다.
제 1 펄스 생성부는 반전 지연부(110)와 낸드 게이트(130)를 포함한다.
PMOS 트랜지스터(150)는 제 1 펄스 생성부에서 출력된 신호의 로우 레벨 구간에서 턴온되어 출력 클록 신호(CLKOUT)를 하이 레벨로 만든다.
제 2 펄스 생성부는 반전 지연부(120)와 노어 게이트(140)를 포함한다.
NMOS 트랜지스터(160)는 제 2 펄스 생성부에서 출력된 신호의 하이 레벨 구간에서 턴온되어 출력 클록 신호(CLKOUT)를 로우 레벨로 만든다.
이에 따라 출력 클록 신호(CLKOUT)의 듀티는 입력 클록 신호(CLKIN)의 상승 에지와 피드백 클록 신호(CLKFB)의 하강 에지 사이의 시간에 따라 결정된다.
지연 회로(200)는 출력 클록 신호(CLKOUT)를 지연하여 피드백 클록 신호(CLKFB)의 하강 에지가 입력 클록 신호(CLKFB)의 상승 에지에서 반주기(T/2) 경과된 시점에서 발생하도록 제어한다.
이에 따라 출력 클록 신호(CLKOUT)의 듀티비가 1:1로 제어될 수 있다.
지연 회로(200)의 지연 시간을 제어함으로써 듀티비를 임의의 비로 제어할 수도 있다.
모드 선택부(600)는 제어 회로(300)의 모드 제어 신호(MODE)에 따라 스위치의 위치를 A 또는 B로 변경한다.
트레이닝 동작 시 스위치의 위치는 A, 정상 동작 시 스위치의 위치는 B가 된다.
지연 회로(200)의 지연 시간은 트레이닝 동작 시 제어 회로(300)의 제어에 따라 조절될 수 있다.
트레이닝 동작에서 제어 회로(300)는 피드백 클록 신호(CLKFB)의 하강 에지가 입력 클록 신호(CLKFB)의 상승 에지에서 반주기(T/2) 경과된 시점에서 발생하도록 지연 회로(200)의 지연 시간을 제어한다.
종래 기술에서 지연 회로(20)는 그 자체로서 입력 클록 신호(CLKIN)의 반주기를 가지도록 설계되어 넓은 면적을 차지한다.
그러나 본 발명의 일 실시예에 의한 지연 회로(200)는 입력 클록 신호(CLKIN)의 반주기보다 더 짧은 지연 시간을 갖는 단위 지연 회로(210)를 여러 번 통과하도록 제어함으로써 요구되는 지연 시간을 달성한다.
본 실시예에 의한 지연 회로(200)는 단위 지연 회로(210), 지연 루프 제어부(220) 및 루프 카운터(230)를 포함한다.
단위 지연 회로(210)는 입력 클록 신호(T/2)의 반주기보다 더 짧은 지연 시간을 가지도록 할 수 있다. 지연 시간은 제어 회로(300)에 의해 조절될 수 있다.
보다 구체적으로 단위 지연 회로(210)는 제어 회로(300)에서 인가되는 지연 제어 신호(DCON)에 따라 지연 시간이 제어될 수 있다.
지연 제어 신호(DCON)는 큰 폭으로 지연 시간을 제어하는 조립 지연 제어 신호와 작은 폭으로 지연 시간을 제어하는 미립 지연 제어 신호를 포함할 수 있다.
지연 루프 제어부(220)는 시작 신호(START)가 하이 레벨인 구간에서 단위 지연 회로(210)의 지연 피드백 클록(FBMDL)을 입력단에 인가하여 지연 루프를 형성한다.
루프 카운터(230)는 지연 피드백 클록(FBMDL)의 상승 에지 개수와 제어 회로(300)에서 설정된 루프 횟수(N)를 비교한다.
이를 통해 단위 지연 회로(210)를 반복하여 통과한 신호의 지연 시간이 바람직한 지연 시간과 동일한 지 결정할 수 있다.
도 3은 루프 카운터(230)의 상세 블록도이다.
루프 카운터(230)는 플립플롭(231), 비교기(232) 및 상승 에지 카운터(233)를 포함한다.
상승 에지 카운터(233)는 지연 피드백 클록(FBMDL)의 상승 에지의 개수를 센다.
비교기(232)는 상승 에지 카운터(233)에서 출력된 상승 에지 개수(NMDL)와 제어 회로(300)에서 제공된 루프 횟수(N)를 비교한다.
본 실시예에서 비교기(232)는 루프 횟수(N)가 더 큰 경우 하이 레벨의 신호를 출력하고 그렇지 않은 경우 로우 레벨의 신호를 출력한다.
플립플롭(231)은 지연 피드백 클록(FBMDL)의 상승 에지에서 비교기의 출력을 래치한다.
본 실시예에서 k 번째 지연 피드백 클록(FBMDL)의 상승 에지에 대응하는 비교기의 출력은 k+1번째 지연 피드백 클록(FBMDL)의 상승 에지에서 플립플롭(231)에 래치된다.
제어 회로(300)는 트레이닝 모드에서 루프 횟수(N), 단위 지연 회로(210)의 지연 시간을 제어할 수 있다.
본 실시예에서는 루프 횟수(N)와 단위 지연 회로(210)의 지연 시간 모두를 조절할 수 있도록 하였다.
예를 들어 100ps를 지연하기 위하여 단위 지연 회로의 지연 시간을 20ps로 설정하고 루프 횟수를 5로 설정할 수도 있고, 단위 지연 회로의 지연 시간을 50ps로 설정하고 루프 횟수를 2로 설정할 수도 있다.
루프 횟수(N)가 고정된 경우 단위 지연 회로(210)의 지연 시간에 따라 입력 신호로 사용할 수 있는 입력 클록 신호(CLKIN)의 주파수 범위가 제한될 수 있다.
루프 횟수(N)를 조절할 수 있는 경우 전자에 비하여 입력 클록 신호(CLKIN)의 주파수 범위가 더욱 확장될 수 있다.
이와 같이 본 발명에서는 지연 회로(200)의 전체 회로 면적을 줄일 수 있는 동시에 넓은 주파수 범위에서 원하는 지연 시간을 안정적으로 달성할 수 있다.
도 4는 본 발명의 일 실시예에 의한 듀티 사이클 제어 장치의 트레이닝 동작을 나타낸 파형도이다.
본 실시예에서 트레이닝 동작은 제어 회로(300)에 의해 제어된다.
본 실시예에서 트레이닝 동작은 루프 횟수(N)를 결정하는 루프 트레이닝 동작과 단위 지연 회로(210)의 지연 시간을 조절하는 지연 트레이닝 동작을 포함하며 루프 트레이닝 동작이 먼저 수행된다.
이하에서 입력 클록 신호(CLKIN)의 주기는 T로 표시된다.
t0에서 리셋 상태가 해제되면 입력 클록 신호(CLKIN)가 입력되기 시작한다.
분주기(500)는 입력 클록 신호(CLKIN)의 주기를 2배로 분주하여 분주 클록 신호(CLK2)를 출력한다. 분주비는 실시예에 따라 달라질 수 있다.
본 실시예에서 분주 클록 신호(CLK2)는 트레이닝 동작의 기준이 되며, 제어 회로(300)는 분주 클록 신호(CLK2)의 상승 에지부터 하강 에지까지의 시간을 기준으로 트레이닝 동작을 수행한다.
분주 클록 신호(CLK2)가 하이 레벨인 구간은 입력 클록 신호(CLKIN)의 한 주기에 대응한다.
트레이닝 동작 시 제어 회로(300)에서 출력되는 시작 신호(START)는 분주 클록 신호(CLK2)와 실질적으로 동일한 파형을 가진다.
하이 레벨의 시작 신호(START)는 모드 선택부(600)를 통해 지연 루프 제어부(220)에 인가되며 이에 따라 단위 지연 회로(210)에서 지연 피드백 클록(FBMDL)이 출력된다.
단위 지연 회로(210)의 지연 시간은 최대값으로 초기화된다.
본 실시예에서 단위 지연 회로(210)의 지연 시간은 지연 제어 신호(DCON)의 값과 양의 상관관계를 가지는 것으로 가정한다.
이에 따라 지연 제어 신호(DCON)의 값은 최대값(63)으로 초기화된다.
루프 트레이닝 동작 시 루프 횟수(N)는 임의의 값으로 초기화될 수 있다.
도 4의 그래프에는 루프 횟수(N)의 2배의 값이 표시된다.
루프 횟수(N)의 2배 값이 표시되는 이유는 N의 값은 입력 클록 신호(CLKIN)의 반주기에 연관되는 값이지만, 트레이닝 동작의 기준이 되는 분주 클록 신호(CLK2)의 하이 레벨 구간은 입력 클록 신호(CLKIN)의 한 주기에 대응하기 때문이다.
본 실시예에서 루프 횟수(N)의 최대값은 8로 가정하며 제어 회로(300)에서 출력되는 루프 횟수(N)도 8로 초기화되는 것으로 가정한다.
t0 이후 지연 피드백 클록(FBMDL)이 토글링하면서 상승 에지 카운터(233)는 1부터 지연 피드백 클록(FBMDL)의 상승 에지에 따라 카운팅 값(NMDL)을 누적한다.
t1, 즉 분주 클록 신호(CLK2)의 하강 에지에서 루프 트레이닝 동작이 완료되어 루프 횟수(N)가 결정된다.
본 실시예에서 제어 회로(300)는 t1에서 상승 에지 카운터(233)의 출력이 짝수이면 그 값의 1/2을 루프 횟수(N)로 정하고 홀수이면 상승 에지 카운터(233)의 출력에 1을 더한 값의 1/2을 루프 횟수(N)로 정한다.
이에 따라 t1에서 루프 횟수(N)의 값이 2로 결정된다.
t2에서 분주 클록 신호(CLK2)가 상승하면 루프 트레이닝 동작이 종료되고 지연 트레이닝 동작이 시작된다.
지연 트레이닝 동작에서는 지연 제어 신호(DCON)의 값을 결정한다.
지연 트레이닝 동작에서 제어 회로(300)는 루프 횟수(N)를 루프 트레이닝 동작에서 결정된 2로 고정한다.
본 실시예에서 지연 제어 신호(DCON)는 멀티 비트 디지털 신호이다.
먼저 단위 지연 회로(210)가 최대 지연 시간의 1/2에 대응하는 지연 시간을 가지도록 지연 제어 신호(DCON)의 값을 최대값의 1/2인 32로 설정한다.
이는 멀티 비트 디지털 신호인 지연 제어 신호(DCON)를 이진 검색 기법을 사용하여 상위 비트부터 하위 비트로 순차적으로 결정하기 위한 동작에 대응한다.
t2 이후 지연 피드백 클록(FBMDL)이 토글링하면서 상승 에지 카운터(233)는 1부터 지연 피드백 클록(FBMDL)의 상승 에지에 따라 카운팅 값(NMDL)을 누적한다.
t3 에서 지연 피드백 클록(FBMDL)이 하이 레벨로 천이하면서 플립플롭(231)은 상승 에지 카운터(233)의 출력(NMDL)을 래치하여 출력한다.
이에 따라 루프 카운터(230)의 출력(CLKFB)은 t3에서 하이 레벨에서 로우 레벨로 천이한다.
위상 비교기(500)는 피드백 클록 신호(CLKFB)와 시작 신호(START)의 반전된 위상을 비교하여 비교 결과를 UP 또는 DN으로 출력한다.
t3에서 피드백 클록 신호가 먼저 로우 레벨이 되며 이에 따라 위상 비교 결과 UP 신호가 생성된다.
UP 신호는 클록 신호의 한 주기보다 단위 지연 회로(210)의 지연 시간을 2N번 반복한 지연 시간이 더 길다는 것을 나타낸다.
제어 회로(300)는 UP 신호가 생성되는 경우 지연 제어 신호(DCON)를 증가시키고 DN 신호가 생성되는 경우 지연 제어 신호(DCON)를 감소시킨다.
이진 검색 기법을 적용하는 경우를 예로 들면, 지연 제어 신호를 증가시키는 것은 지연 제어 신호의 현재 비트 값을 유지하면서 다음 하위 비트의 값을 1로 결정하는 것에 대응하고 지연 제어 신호를 감소시키는 것은 지연 제어 신호의 현재 비트 값을 0으로 하고 다음 하위 비트의 값을 1로 결정하는 것에 대응한다.
t5에서 다음 하위 비트에 대한 지연 트레이닝 동작이 종료된다.
이후 t5 이후에는 전술한 t2 ~ t5의 동작이 반복되어 지연 제어 신호(DCON)의 전체 비트 값이 순차적으로 결정된다.
도 5는 정상 동작 시 본 발명의 일 실시예에 의한 듀티 사이클 제어 장치의 블록도이다.
도 5에서 제어 회로(300)는 정상 동작에 대응하는 모드 신호(MODE)를 출력하고 이에 따라 모드 선택부(600)의 스위치는 B로 이동한다.
제어 회로(300)는 트레이닝 동작에서 결정된 루프 횟수(N), 지연 제어 신호(DCON)를 고정한다.
분주기(500), 위상 비교기(400)는 정상 동작 시 영향을 미치지 않으며 전원이 차단되어도 무방하다.
기타의 구성은 도 2에 개시된 것과 동일하므로 구체적인 설명을 생략한다.
이하에서는 파형도를 참조하여 지연 회로(200)의 동작과 출력 클록 신호(CLKOUT)의 듀티 사이클이 제어되는 동작을 개시한다.
도 6은 본 발명의 일 실시예에 의한 듀티 사이클 장치의 정상 동작을 나타낸 파형도이다.
도 6에서 트레이닝 동작을 통해 결정된 루프 횟수(N)는 2인 것으로 가정한다.
t10에서 입력 클록 신호(CLKIN)는 하이 레벨이 된다.
이때 에지 결합 회로(100)의 동작에 따라 출력 클록 신호(CLKOUT)도 하이 레벨이 된다.
하이 레벨의 출력 클록 신호(CLKOUT)가 지연 루프 제어부(220)에 입력되면서 단위 지연 회로(210)에서 출력되는 지연 피드백 클록(FBMDL)이 토글링하기 시작한다.
루프 카운터(230) 내의 상승 에지 카운터(231)는 지연 피드백 클록(FBMDL)의 상승 에지 개수(NMDL)를 초기값 1에서부터 누적하여 출력한다.
동작 초기 상승 에지 카운터(231)의 출력(NMDL)이 루프 횟수(N) 2보다 작은 경우 비교기(232), 플립플롭(231)의 출력, 피드백 클록 신호(CLKFB)는 하이 레벨을 유지한다.
t11에서 비교기(232)의 로우 레벨의 출력이 플립플롭(231)에 래치되어 플립플롭(231)의 출력은 로우 레벨로 천이하고 이에 따라 피드백 클록 신호(CLKFB)의 출력도 로우 레벨로 천이한다.
피드백 클록 신호(CLKFB)가 로우 레벨로 천이함에 따라 에지 결합 회로(100)는 출력 클록 신호(CLKOUT)의 레벨을 로우로 천이한다.
출력 클록 신호(CLKOUT)가 로우 레벨로 천이하면 지연 루프 제어부(220)의 출력은 하이 레벨로 고정되어 단위 지연 회로(210)의 출력 즉 지연 피드백 클록(FBMDL)의 레벨은 단위 지연 회로(210)의 지연 시간 만큼 지연된 후 하이 레벨로 고정된다.
정상 동작에서는 출력 클록 신호(CLKOUT)가 로우 레벨로 천이하면 상승 에지 카운터(233)의 출력이 1로 초기화되고, 플립플롭(231)의 출력이 하이 레벨로 초기화된다.
이에 따라 피드백 클록 신호(CLKFB)는 t12에서 하이 레벨로 천이한다.
이후 t13, t14, t15의 동작은 각각 t10, t11, t12의 동작과 동일하며 이와 같은 동작이 반복된다.
트레이닝 동작을 통해 단위 지연 루프(210)를 2번 통과한 후 생성된 피드백 클록 신호(CLKFB)의 하락 펄스는 입력 클록 신호(CLKIN)의 상승 에지에서 T/2를 지난 시점에 발생하게 된다.
이에 따라 출력 클록 신호(CLKOUT)의 듀티 사이클은 50%로 제어될 수 있다.
도 7은 본 발명의 일 실시예에 의한 듀티 사이클 장치의 정상 동작을 나타낸 또 다른 파형도이다.
도 7에서 트레이닝 동작을 통해 결정된 루프 횟수(N)는 4인 것으로 가정한다.
도 6에서와는 달리 단위 지연 루프(210)를 4번 통과한 후 생성된 피드백 클록 신호(CLKFB)의 하락 펄스는 입력 클록 신호(CLKIN)의 상승 에지에서 T/2를 지난 시점에 발생하게 된다.
이상에서 도면을 참조하여 본 발명의 실시예를 개시하였으나 이상의 개시가 본 발명의 권리범위를 한정하는 것은 아니다. 본 발명의 권리범위는 아래의 특허청구범위에 문언적으로 기재된 범위와 그 균등 범위로 정해질 수 있다.
10, 100: 에지 결합 회로
20: 지연 회로
30: 지연 제어 회로
40: 듀티 탐지부
200: 지연 회로
210: 단위 지연 회로
220: 지연 루프 제어부
230: 루프 카운터
300: 제어 회로
400: 위상 비교기
500: 분주기
600: 모드 스위치

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  7. 입력 클록 신호와 피드백 클록 신호의 에지를 결합하여 출력 클록 신호를 생성하는 에지 결합 회로; 및
    상기 출력 클록 신호를 일정 시간만큼 지연하여 상기 피드백 클록 신호를 출력하는 지연 회로
    를 포함하되,
    상기 지연 회로는 상기 출력 클록 신호를 상기 일정 시간보다 짧은 단위 시간 동안 지연하는 단위 지연 회로를 포함하고, 상기 출력 클록 신호가 상기 단위 지연 회로를 루프 횟수만큼 통과하도록 하여 상기 일정 시간동안 지연시키는 듀티 사이클 제어 장치.
  8. 청구항 7에 있어서, 상기 단위 지연 회로의 최대 지연 시간은 상기 일정 시간의 1/2 이하인 듀티 사이클 제어 장치.
  9. 청구항 7에 있어서, 상기 입력 클록 신호의 에지와 상기 피드백 클록 신호의 에지 사이의 시간은 상기 입력 클록 신호의 반주기에 대응하는 듀티 사이클 제어 장치.
  10. 청구항 7에 있어서, 상기 지연 회로는
    상기 출력 클록 신호와 상기 단위 지연 회로에서 출력된 지연 피드백 클록을 연산하여 상기 단위 지연 회로에 출력하는 지연 루프 제어부; 및
    상기 지연 피드백 클록과 미리 설정된 루프 횟수에 따라 상기 출력 클록 신호가 인가된 후 상기 일정 시간이 경과한 경우 상기 피드백 클록 신호의 레벨을 천이시키는 루프 카운터
    를 더 포함하는 듀티 사이클 제어 장치.
  11. 청구항 10에 있어서, 상기 루프 카운터는 상기 지연 피드백 클록의 에지 개수와 상기 루프 횟수를 비교하여 상기 일정 시간이 경과하였는지 판단하는 듀티 사이클 제어 장치.
  12. 청구항 11에 있어서, 상기 루프 카운터는
    상기 지연 피드백 클록의 상승 에지 개수를 계산하는 상승 에지 카운터;
    상기 상승 에지 카운터와 상기 루프 횟수를 비교하는 비교기; 및
    상기 지연 피드백 클록에 따라 상기 비교기의 출력을 래치하는 플립플롭
    을 포함하는 듀티 사이클 제어 장치.
  13. 청구항 10에 있어서, 상기 일정 시간은 상기 루프 횟수 또는 상기 단위 지연 회로의 지연 시간 중 적어도 하나를 제어하여 조절될 수 있는 듀티 사이클 제어 장치.
  14. 청구항 13에 있어서,
    상기 루프 횟수 및 상기 단위 지연 회로의 지연 시간을 제어하는 제어 회로; 및
    상기 제어 회로의 모드 신호에 따라 상기 출력 클록 신호 또는 트레이닝 시작 신호를 선택하여 상기 지연 회로에 인가하는 모드 선택부;
    를 더 포함하는 듀티 사이클 제어 장치.
  15. 청구항 14에 있어서, 상기 제어 회로는 트레이닝 동작 시 루프 트레이닝 동작 후 지연 트레이닝 동작을 수행하고, 상기 루프 트레이닝 동작 시 상기 루프 횟수를 조절하고, 상기 지연 트레이닝 동작 시 상기 단위 지연 회로의 지연 시간을 조절하는 듀티 사이클 제어 장치.
  16. 청구항 15에 있어서, 상기 입력 클록 신호를 분주하여 분주 클록 신호를 생성하는 분주기를 더 포함하고,
    상기 트레이닝 동작 시 상기 트레이닝 시작 신호는 상기 분주 클록 신호와 동일한 파형을 가지며,
    상기 루프 트레이닝 동작 시 상기 제어 회로는 상기 단위 지연 회로의 지연 시간을 고정한 상태에서 상기 입력 클록 신호의 한 주기 동안 발생하는 상기 지연 피드백 클록의 에지 개수에 따라 상기 루프 횟수를 결정하는 듀티 사이클 제어 장치.
  17. 청구항 16에 있어서, 상기 단위 지연 회로의 지연 시간은 최대로 고정되는 듀티 사이클 제어 장치.
  18. 청구항 16에 있어서, 상기 트레이닝 시작 신호와 상기 루프 카운터의 위상을 비교하는 위상 비교기를 더 포함하고,
    상기 지연 트레이닝 동작 시 상기 제어 회로는 상기 단위 지연 회로의 지연 시간을 조절하는 지연 제어 신호를 고정한 상태에서 상기 위상 비교기의 출력에 따라 상기 지연 제어 신호를 조절하는 듀티 사이클 제어 장치.
  19. 청구항 18에 있어서, 상기 지연 제어 신호는 멀티 비트 디지털 신호이고 상기 제어 회로는 상기 지연 트레이닝 동작을 다수 번 반복하여 상기 지연 제어 신호를 상위 비트부터 하위 비트까지 순차적으로 결정하는 듀티 사이클 제어 장치.
  20. 청구항 7에 있어서, 상기 에지 결합 회로는 상기 입력 클록 신호의 에지에 동기되어 상기 출력 클록 신호를 하이 레벨로 설정하는 PMOS 트랜지스터와 상기 피드백 클록 신호의 에지에 동기되어 상기 출력 클록 신호를 로우 레벨로 설정하는 NMOS 트랜지스터를 포함하는 듀티 사이클 제어 장치.
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