KR100873624B1 - 파워 다운 모드 제어 장치 및 이를 포함하는 ｄｌｌ 회로 - Google Patents
파워 다운 모드 제어 장치 및 이를 포함하는 ｄｌｌ 회로 Download PDFInfo
- Publication number
- KR100873624B1 KR100873624B1 KR1020070114147A KR20070114147A KR100873624B1 KR 100873624 B1 KR100873624 B1 KR 100873624B1 KR 1020070114147 A KR1020070114147 A KR 1020070114147A KR 20070114147 A KR20070114147 A KR 20070114147A KR 100873624 B1 KR100873624 B1 KR 100873624B1
- Authority
- KR
- South Korea
- Prior art keywords
- power down
- signal
- clock
- response
- delay
- Prior art date
Links
- 230000004044 response Effects 0.000 claims abstract description 55
- 238000001514 detection method Methods 0.000 claims description 64
- 238000000034 method Methods 0.000 claims description 22
- 230000003213 activating effect Effects 0.000 claims 1
- 238000012544 monitoring process Methods 0.000 abstract 1
- 101100182247 Caenorhabditis elegans lat-1 gene Proteins 0.000 description 16
- 238000010586 diagram Methods 0.000 description 12
- 101100182248 Caenorhabditis elegans lat-2 gene Proteins 0.000 description 7
- 239000000872 buffer Substances 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 6
- 230000000630 rising effect Effects 0.000 description 5
- 230000000875 corresponding effect Effects 0.000 description 3
- 230000001934 delay Effects 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 101100464782 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) CMP2 gene Proteins 0.000 description 1
- 101100464779 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) CNA1 gene Proteins 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000001276 controlling effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
- G11C5/144—Detection of predetermined disconnection or reduction of power supply, e.g. power down or power standby
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/02—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding parasitic signals
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
- G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Dram (AREA)
Abstract
본 발명의 파워 다운 모드 제어 장치는, 고정 완료 신호를 입력 받아 소정 시간 동안 토글하는 내부 파워 다운 신호를 생성하는 내부 파워 다운 제어 수단; 위상 감지 신호로부터 노이즈 발생 여부를 체크하고 상기 고정 완료 신호 및 상기 내부 파워 다운 신호에 응답하여 복수 개의 파워 다운 선택 신호를 생성하는 노이즈 체크 수단; 및 기준 클럭, 상기 복수 개의 파워 다운 선택 신호 및 파워 다운 모드 신호 및 상기 내부 파워 다운 신호에 응답하여, 각각 전송되는 회로의 파워 다운 모드 진입을 지시하는 복수 개의 파워 다운 진입 신호를 생성하는 파워 다운 진입 제어 수단;을 포함하는 것을 특징으로 한다.
DLL 회로, 파워 다운 모드, 노이즈
Description
본 발명은 파워 다운 모드 제어 장치 및 이를 포함하는 DLL(Delay Locked Loop) 회로에 관한 것으로, 보다 상세하게는 안정적인 파워 다운 모드를 구현하는 파워 다운 모드 제어 장치 및 이를 포함하는 DLL 회로에 관한 것이다.
일반적으로 DLL 회로는 외부 클럭을 변환하여 얻은 기준 클럭에 대하여 일정 시간 위상이 앞서는 내부 클럭을 제공하는 데 사용된다. DLL 회로는 반도체 집적 회로 내에서 활용되는 내부 클럭이 클럭 버퍼 및 전송 라인을 통해 지연됨으로써 외부 클럭과의 위상차가 발생하게 되고, 그에 따라 출력 데이터 액세스 시간이 길어지는 문제점을 해결하기 위하여 사용된다. DLL 회로는 이와 같이 유효 데이터 출력 구간을 증가시키기 위해 내부 클럭의 위상을 외부 클럭에 대해 소정 시간 앞서도록 제어하는 기능을 수행한다.
최근의 반도체 집적 회로는 저전력화 구현을 위해 파워 다운 모드(Power Down Mode) 기능을 탑재하고 있다. 즉, 반도체 집적 회로가 동작할 필요가 없는 구간 동안에는 파워 다운 모드에 진입하여, 내부의 각 회로 영역으로의 전원 공급을 차단함으로써 전력 소모를 감소시킨다. 이러한 반도체 집적 회로에 구비되는 DLL 회로 또한 파워 다운 모드 기능을 가지고 있으며, 외부로부터 입력되는 파워 다운 모드 신호가 인에이블 되면 기 설정된 각 구성 요소들의 동작을 중지시킨다.
그러나 이처럼 파워 다운 모드 신호에 의해 각 구성 요소들의 동작을 동시에 중지시키면, 각 구성 요소들의 급격한 상태 변화로 인하여 노이즈가 발생하게 된다. 이와 같은 원인으로 인해 발생하는 노이즈는 고정 완료된 DLL 회로의 출력 클럭에 지터(Jitter) 성분을 생성하게 되고, 이에 따라 불안정한 클럭이 생성되는 부작용이 발생하게 된다. 또한 파워 다운 모드 탈출시, 파워 다운 모드 진입 이전에 설정되어 있던 지연값을 변화시켜 클럭의 위상이 왜곡되는 결과를 발생시킨다. 이처럼, DLL 회로가 오동작하게 되면, DLL 회로로부터 클럭을 공급 받는 데이터 입출력 버퍼 등의 회로 또한 정상적으로 동작하기 어려워진다.
그러나 종래의 기술에 따른 DLL 회로는 파워 다운 모드시 각 구성 요소들의 동작을 동시에 중지시키는 기능만을 구비하고 있어 상술한 오동작을 해결할 수 없었다. 이에 따라, DLL 회로는 파워 다운 모드시 노이즈의 발생에 무방비로 노출되었고, 파워 다운 모드를 통해 저전력화를 구현하고자 하는 반도체 집적 회로를 기술적으로 충분히 지원하지 못하였다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 파워 다운 모드시 노이즈의 발생을 감소시켜 안정적인 파워 다운 모드를 구현하는 파워 다운 모드 제어 장치 및 이를 포함하는 DLL 회로를 제공하는 데에 그 기술적 과제가 있다.
또한, 본 발명은 안정적인 파워 다운 모드를 통해 반도체 집적 회로의 저전력화 구현에 기술적 토대를 제공하는 파워 다운 모드 제어 장치 및 이를 포함하는 DLL 회로를 제공하는 데에 다른 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 파워 다운 모드 제어 장치는, 고정 완료 신호를 입력 받아 소정 시간 동안 토글하는 내부 파워 다운 신호를 생성하는 내부 파워 다운 제어 수단; 위상 감지 신호로부터 노이즈 발생 여부를 체크하고 상기 고정 완료 신호 및 상기 내부 파워 다운 신호에 응답하여 복수 개의 파워 다운 선택 신호를 생성하는 노이즈 체크 수단; 및 기준 클럭, 상기 복수 개의 파워 다운 선택 신호 및 파워 다운 모드 신호 및 상기 내부 파워 다운 신호에 응답하여, 각각 전송되는 회로의 파워 다운 모드 진입을 지시하는 복수 개의 파워 다운 진입 신호를 생성하는 파워 다운 진입 제어 수단;을 포함하는 것을 특징으로 한다.
또한 본 발명의 다른 실시예에 따른 DLL 회로는, 기준 클럭을 지연시켜 지연 클럭, 피드백 클럭 및 고정 완료 신호를 생성하고, 제 1 및 제 2 파워 다운 진입 신호에 응답하여 각 구성 요소들의 파워 다운 모드 진입 여부를 결정하는 피드백 루프; 상기 기준 클럭과 상기 피드백 클럭의 위상차가 소정 범위를 초과하는지 판별하여 제 1 위상 감지 신호를 생성하는 제 1 위상 감지 장치; 및 상기 기준 클럭, 상기 제 1 위상 감지 신호, 상기 고정 완료 신호 및 파워 다운 모드 신호에 응답하여 상기 제 1 및 제 2 파워 다운 진입 신호의 인에이블 여부를 결정하는 파워 다운 모드 제어 장치;를 포함하는 것을 특징으로 한다.
아울러, 본 발명의 또 다른 실시예에 따른 DLL 회로는, 복수 개의 샘플 클럭에 응답하여 기준 클럭을 지연시켜 지연 클럭, 피드백 클럭 및 고정 완료 신호를 생성하는 피드백 루프; 상기 기준 클럭과 상기 피드백 클럭의 위상차가 소정 범위를 초과하는지 판별하여 제 1 위상 감지 신호를 생성하는 제 1 위상 감지 장치; 상기 기준 클럭, 상기 제 1 위상 감지 신호, 상기 고정 완료 신호 및 파워 다운 모드 신호에 응답하여 제 1 및 제 2 파워 다운 진입 신호의 인에이블 여부를 결정하는 파워 다운 모드 제어 장치; 상기 제 1 파워 다운 진입 신호의 디스에이블시 상기 기준 클럭을 구동하여 구동 클럭을 생성하는 클럭 드라이버; 및 상기 제 2 파워 다운 진입 신호의 디스에이블시 상기 구동에 응답하여 상기 복수 개의 샘플 클럭을 생성하는 클럭 제너레이터;를 포함하는 것을 특징으로 한다.
본 발명의 파워 다운 모드 제어 장치 및 이를 포함하는 DLL 회로는, 파워 다운 모드에 진입하기 이전에, 내부 파워 다운 신호를 자체적으로 생성한 후 토글하도록 함으로써, 파워 다운 모드 진입시 발생 가능한 노이즈를 측정하고 그에 대응 하는 효과가 있다.
아울러, 본 발명의 파워 다운 모드 제어 장치 및 이를 포함하는 DLL 회로는, 기준 클럭과 피드백 클럭의 위상차를 감지하여 노이즈의 발생 여부를 판별하고, 그에 따라 각 구성 요소들이 순차적으로 파워 다운 모드에 진입 가능하도록 함으로써, 파워 다운 모드 진입시 노이즈의 발생을 억제하여 동작의 안정성을 향상시키는 효과가 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 DLL 회로의 구성을 나타낸 블록도이다.
도시한 바와 같이, 본 발명의 일 실시예에 따른 DLL 회로는, 클럭 입력 버퍼(10), 지연 라인(20), 클럭 출력 드라이버(30), 지연 보상 장치(40), 제 1 위상 감지 장치(50), 동작 모드 설정 장치(60), 지연 제어 장치(70), 제 2 위상 감지 장치(80), 파워 다운 모드 제어 장치(90), 클럭 드라이버(100) 및 클럭 제너레이터(110)를 포함한다.
상기 클럭 입력 버퍼(10)는 외부 클럭(clk_ext)을 버퍼링하여 기준 클럭(clk_ref)을 생성한다. 상기 지연 라인(20)은 지연 제어 신호(dlcnt)에 응답하여 상기 기준 클럭(clk_ref)을 지연시켜 지연 클럭(clk_dly)을 생성한다. 상기 클럭 출력 드라이버(30)는 상기 지연 클럭(clk_dly)을 구동하여 출력 클럭(clk_out)을 생성한다.
상기 지연 보상 장치(40)는 제 1 파워 다운 진입 신호(pdnent1)의 디스에이블시 상기 지연 클럭(clk_dly)을 기 설정된 시간만큼 지연시켜 피드백 클럭(clk_fb)을 생성한다. 상기 지연 보상 장치(40)는 상기 제 1 파워 다운 진입 신호(pdnent1)가 인에이블 되면 공급 전원이 차단되는 구성을 구비하고 있으며, 이와 같은 구성은 당업자라면 용이하게 실시할 수 있는 구성에 해당한다. 한편, 상기 지연 보상 장치(40)가 상기 지연 클럭(clk_dly)을 지연시키는 지연 시간은, 상기 지연 클럭(clk_dly)이 데이터 입출력 버퍼까지 전송되는 경로에 존재하는 지연 소자들에 의한 지연값을 모델링한 것이다.
상기 제 1 위상 감지 장치(50)는 제 2 파워 다운 진입 신호(pdnent2)의 디스에이블시 상기 기준 클럭(clk_ref)과 상기 피드백 클럭(clk_fb)의 위상을 비교하여 제 1 위상 감지 신호(phdet1)를 생성한다. 상기 제 2 파워 다운 진입 신호(pdnent2)의 디스에이블시, 상기 제 1 위상 감지 신호(phdet1)는 상기 기준 클럭(clk_ref)과 상기 피드백 클럭(clk_fb) 중 어떤 클럭의 라이징 에지(Rising Edge)가 앞서는지에 대한 정보를 담게 된다. 상기 제 1 위상 감지 장치(50) 또한 상기 제 2 파워 다운 진입 신호(pdnent2)가 인에이블 되면 공급 전원이 차단되는 구성을 구비한다.
상기 동작 모드 설정 장치(60)는 제 1 샘플 클럭(clk_smp1) 및 상기 제 1 위상 감지 신호(phdet1)에 응답하여 고정 완료 신호(lock)를 생성한다. 상기 고정 완료 신호(lock)는 상기 지연 제어 장치(70) 및 상기 클럭 드라이버(100)에 상기 DLL 회로의 코스(Coarse) 지연 모드가 완료되어 파인(Fine) 지연 모드가 실시됨을 알리 는 기능을 수행한다. 상기 지연 제어 장치(70)는 제 2 샘플 클럭(clk_smp2), 상기 제 1 위상 감지 신호(phdet1) 및 상기 고정 완료 신호(lock)에 응답하여 상기 지연 제어 신호(dlcnt)를 생성한다. 상기 지연 제어 신호(dlcnt)는 상기 지연 라인(20)이 상기 기준 클럭(clk_ref)에 부여하는 코스 지연 시간 및 파인 지연 시간을 제어하는 기능을 수행한다.
여기에서 상기 지연 라인(20), 상기 지연 보상 장치(40), 상기 제 1 위상 감지 장치(50), 상기 동작 모드 설정 장치(60) 및 상기 지연 제어 장치(70)는 피드백 루프(1)라 이를 수 있다.
상기 제 2 위상 감지 장치(80)는 상기 기준 클럭(clk_ref)과 상기 피드백 클럭(clk_fb)의 위상차가 소정 범위를 초과하는지 판별하여 제 2 위상 감지 신호(phdet2)를 생성한다. 상기 제 2 위상 감지 신호(phdet2)는 상기 기준 클럭(clk_ref)과 상기 피드백 클럭(clk_fb)의 위상차가 상기 소정 범위를 초과하면 인에이블 된다. 즉, 상기 제 2 위상 감지 신호(phdet2)는 상기 DLL 회로 내부에서 노이즈가 발생했음을 지시하는 기능을 수행한다.
상기 파워 다운 모드 제어 장치(90)는, 상기 기준 클럭(clk_ref), 상기 제 2 위상 감지 신호(phdet2), 상기 고정 완료 신호(lock) 및 파워 다운 모드 신호(pwrdn)에 응답하여 상기 제 1 파워 다운 진입 신호(pdnent1), 상기 제 2 파워 다운 진입 신호(pdnent2), 제 3 파워 다운 진입 신호(pdnent3) 및 제 4 파워 다운 진입 신호(pdnent4)의 인에이블 여부를 결정한다. 상기 파워 다운 모드 제어 장치(90)는 상기 고정 완료 신호(lock)가 인에이블 되고 상기 파워 다운 모드 신 호(pwrdn)가 디스에이블 된 상태에서, 상기 제 1 내지 제 4 파워 다운 진입 신호(pdnent1 ~ pdnent4)를 인에이블 시킨 후, 상기 제 1 내지 제 4 파워 다운 진입 신호(pdnent1 ~ pdnent4)를 각각 입력 받는 상기 지연 보상 장치(40), 상기 제 1 위상 감지 장치(50), 상기 클럭 드라이버(100) 및 상기 클럭 제너레이터(110)의 동작이 중지됨에 따라 상기 기준 클럭(clk_ref)과 상기 피드백 클럭(clk_fb)에 노이즈가 발생하는지 여부를 체크한다. 이후, 발생하는 노이즈의 양이 임계치를 넘는 것이 감지되면, 상기 제 1 내지 제 4 파워 다운 진입 신호(pdnent1 ~ pdnent4)의 인에이블 타이밍을 제어하여, 상기 4개의 구성 요소, 즉 상기 지연 보상 장치(40), 상기 제 1 위상 감지 장치(50), 상기 클럭 드라이버(100) 및 상기 클럭 제너레이터(110)의 동작을 3개씩 또는 2개씩 또는 1개씩 중지시키면서 노이즈의 발생을 최소화시키는 파워 다운 방법을 찾는다. 이후, 이와 같은 동작에 의해 설정된 파워 다운 방법대로, 외부로부터 입력되어 파워 다운 모드를 지시하는 상기 파워 다운 모드 신호(pwrdn)가 인에이블 되면 노이즈의 발생 양에 대응하여 상기 제 1 내지 제 4 파워 다운 진입 신호(pdnent1 ~ pdnent4)를 동시에 또는 순차적으로 인에이블 시킨다.
상기 클럭 드라이버(100)는 상기 제 3 파워 다운 진입 신호(pdnent3)의 디스에이블시 상기 기준 클럭(clk_ref)을 구동하여 구동 클럭(clk_drv)을 생성한다. 상기 클럭 제너레이터(110)는 상기 제 4 파워 다운 진입 신호(pdnent4)의 디스에이블시 상기 구동 클럭(clk_drv)에 응답하여 n개의 샘플 클럭(clk_smp<1:n>)을 생성한다(n은 2 이상의 자연수). 상기 n개의 샘플 클럭(clk_smp<1:n>)은 각각 상기 기준 클럭(clk_ref)의 한 주기에 해당하는 인에이블 구간을 갖고, 상기 기준 클럭(clk_ref)의 소정 주기(예를 들어, 20주기)마다 한 번씩 인에이블 되는 펄스 형태로 구현된다. 상기 제 1 샘플 클럭(clk_smp1)과 상기 제 2 샘플 클럭(clk_smp2)은 상기 n개의 샘플 클럭(clk_smp<1:n>) 중 각각 어느 하나를 이르는 것이다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 DLL 회로는 상기 파워 다운 모드 제어 장치(90)를 구비하여, 파워 다운 모드시 노이즈의 발생을 최소화할 수 있다. 즉, 상기 파워 다운 모드 제어 장치(90)가 노이즈의 발생량을 체크하여 한 번에 동작이 중지되는 구성 요소의 개수를 조절함으로써, 파워 다운 모드 진입시 상기 DLL 회로의 안정성을 증가시킬 수 있게 된다.
여기에서는 파워 다운 모드시 전원 공급이 차단되는 구성 요소가 상기 지연 보상 장치(40), 상기 제 1 위상 감지 장치(50), 상기 클럭 드라이버(100) 및 상기 클럭 제너레이터(110)인 것만을 예로 들어 나타내었으나, 이외에 다른 구성 요소들에 대한 공급 전원 차단을 제어하는 것도 본 발명의 범주에 포함되는 것으로 보아야 한다.
도 2는 도 1에 도시한 제 2 위상 감지 장치의 상세 구성도이다.
도시한 바와 같이, 상기 제 2 위상 감지 장치(80)는 상기 피드백 클럭(clk_fb)의 위상이 상기 기준 클럭(clk_ref)의 위상에 비해 제 1 시간만큼 앞서는지 여부를 감지하여 제 1 감지 신호(det1)를 생성하는 제 1 감지 수단(802); 상기 기준 클럭(clk_ref)의 위상이 상기 피드백 클럭(clk_fb)의 위상에 비해 제 2 시간만큼 앞서는지 여부를 감지하여 제 2 감지 신호(det2)를 생성하는 제 2 감지 수 단(804); 및 상기 제 1 감지 신호(det1) 및 상기 제 2 감지 신호(det2)를 조합하여 상기 제 2 위상 감지 신호(phdet2)를 생성하는 신호 조합 수단(806);을 포함한다.
상기 제 1 감지 수단(802)은 상기 피드백 클럭(clk_fb)을 상기 제 1 시간만큼 지연시키는 제 1 지연기(DLY1); 및 상기 기준 클럭(clk_ref)과 상기 제 1 지연기(DLY1)의 출력 클럭의 위상을 비교하여 상기 제 1 감지 신호(det1)를 생성하는 제 1 위상 비교기(CMP1);를 포함한다.
또한 상기 제 2 감지 수단(804)은 상기 기준 클럭(clk_ref)을 상기 제 2 시간만큼 지연시키는 제 2 지연기(DLY2); 및 상기 피드백 클럭(clk_fb)과 상기 제 2 지연기(DLY2)의 출력 클럭의 위상을 비교하여 상기 제 2 감지 신호(det2)를 생성하는 제 2 위상 비교기(CMP2);를 포함한다.
그리고 상기 신호 조합 수단(806)은 상기 제 1 감지 신호(det1)와 상기 제 2 감지 신호(det2)를 입력 받는 제 1 낸드게이트(ND1); 상기 제 1 낸드게이트(ND1)의 출력 신호를 입력 받는 제 1 인버터(IV1); 상기 제 1 감지 신호(det1)와 상기 제 2 감지 신호(det2)를 입력 받는 제 1 노어게이트(NR1); 상기 제 1 인버터(IV1)의 출력 신호와 상기 제 1 노어게이트(NR1)의 출력 신호를 입력 받는 제 2 노어게이트(NR2); 및 상기 제 2 노어게이트(NR2)의 출력 신호를 입력 받아 상기 제 2 위상 감지 신호(phdet2)를 출력하는 제 2 인버터(IV2);를 포함한다.
상기 제 1 시간과 상기 제 2 시간은 설계자가 규정하는 노이즈 발생의 임계치를 나타내는 시간이다. 즉, 상기 제 2 위상 감지 신호(phdet2)는 상기 제 1 감지 신호(det1)와 상기 제 2 감지 신호(det2)의 전위가 모두 하이 레벨(High Level)이 거나 모두 로우 레벨(Low Level)일 때 인에이블 된다. 상기 DLL 회로가 지연 고정 동작을 완료하여 상기 고정 완료 신호(lock)가 인에이블 된 상황에서는, 상기 기준 클럭(clk_ref)과 상기 피드백 클럭(clk_fb)의 라이징 에지는 거의 일치된 형태가 된다. 따라서 상기 제 1 감지 신호(det1)는 하이 레벨이 되고 상기 제 2 감지 신호(det2)는 로우 레벨이 되며, 이에 따라 상기 제 2 위상 감지 신호(phdet2)는 디스에이블 되어야 한다. 그러나 노이즈의 발생으로 인해 상기 기준 클럭(clk_ref) 또는 상기 피드백 클럭(clk_fb)의 위상이 왜곡되면, 상기 제 1 감지 신호(det1)와 상기 제 2 감지 신호(det2)는 모두 하이 레벨이거나 모두 로우 레벨인 형태가 될 수 있다. 상기 제 2 위상 감지 장치(80)는 이러한 상황을 노이즈 발생 상황으로 간주하여 상기 제 2 위상 감지 신호(phdet2)를 인에이블 시킨다.
도 3은 도 1에 도시한 파워 다운 모드 제어 장치의 구성을 나타낸 블록도이다.
도시한 바와 같이, 상기 파워 다운 모드 제어 장치(90)는, 상기 고정 완료 신호(lock)를 입력 받아 소정 시간 동안 토글(Toggle)하는 내부 파워 다운 신호(intpdn)를 생성하는 내부 파워 다운 제어 수단(902); 상기 제 2 위상 감지 신호(phdet2)로부터 노이즈 발생 여부를 체크하고 상기 고정 완료 신호(lock) 및 상기 내부 파워 다운 신호(intpdn)에 응답하여 제 1 내지 제 4 파워 다운 선택 신호(pdnsel1 ~ pdnsel4)를 생성하는 노이즈 체크 수단(904); 및 상기 기준 클럭(clk_ref), 상기 제 1 내지 제 4 파워 다운 선택 신호(pdnsel1 ~ pdnsel4), 상기 파워 다운 모드 신호(pwrdn) 및 상기 내부 파워 다운 신호(intpdn)에 응답하여 동 시에 또는 순차적으로 인에이블 되는 상기 제 1 내지 제 4 파워 다운 진입 신호(pdnent1 ~ pdnent4)를 생성하는 파워 다운 진입 제어 수단(906);을 포함한다.
이와 같이 구성된 상기 파워 다운 모드 제어 장치(90)에서, 상기 고정 완료 신호(lock)가 인에이블 되면, 상기 내부 파워 다운 제어 수단(902)은 상기 내부 파워 다운 신호(intpdn)를 소정 시간 동안 토글시킨다. 이후, 상기 노이즈 체크 수단(904)은 상기 제 2 위상 감지 신호(phdet2)가 인에이블 되면, 상기 내부 파워 다운 신호(intpdn)로부터 상기 제 1 내지 제 4 파워 다운 선택 신호(pdnsel1 ~ pdnsel4)를 생성한다. 상기 제 1 내지 제 4 파워 다운 선택 신호(pdnsel1 ~ pdnsel4)는 초기에 (1, 0, 0, 0) 값을 갖는다. 이후, 상기 제 1 내지 제 4 파워 다운 선택 신호(pdnsel1 ~ pdnsel4)에 포함된 '1' 값은 상기 제 2 위상 감지 신호(phdet2)가 인에이블 되는 것이 감지될 때마다 한 비트씩 증가하는 형태로 구현된다. 즉, 상기 노이즈 체크 수단(904)은 상기 DLL 회로의 파워 다운 모드 진입시에 발생하는 노이즈의 양이 임계치 이하로 감소할 때까지 상기 제 1 내지 제 4 파워 다운 선택 신호(pdnsel1 ~ pdnsel4)에 포함된 '1' 값을 증가시킨다.
상기 파워 다운 진입 제어 수단(906)은 상기 내부 파워 다운 신호(intpdn)이 하이 레벨이 되거나 상기 파워 다운 모드 신호(pwrdn)가 인에이블 되면, 상기 기준 클럭(clk_ref) 및 상기 제 1 내지 제 4 파워 다운 선택 신호(pdnsel1 ~ pdnsel4)의 제어에 따라 상기 제 1 내지 제 4 파워 다운 진입 신호(pdnent1 ~ pdnent4)를 생성한다. 상기 파워 다운 진입 제어 수단(906)의 동작 초기에, 상기 제 1 내지 제 4 파워 다운 선택 신호(pdnsel1 ~ pdnsel4)가 갖는 논리값이 (1, 0, 0, 0)이면, 상기 제 1 내지 제 4 파워 다운 진입 신호(pdnent1 ~ pdnent4)는 동시에 인에이블 또는 디스에이블 된다. 반면에, 상기 제 1 내지 제 4 파워 다운 선택 신호(pdnsel1 ~ pdnsel4)가 갖는 논리값이 (1, 1, 0, 0)이면, 상기 제 2 내지 제 4 파워 다운 진입 신호(pdnent2 ~ pdnent4)는 상기 제 1 파워 다운 진입 신호(pdnent1)의 인에이블 여부가 결정되고 소정 시간이 경과한 이후에 동시에 인에이블 또는 디스에이블 된다. 또한 상기 제 1 내지 제 4 파워 다운 선택 신호(pdnsel1 ~ pdnsel4)가 갖는 논리값이 (1, 1, 1, 0)이면, 상기 제 1 파워 다운 진입 신호(pdnent1)의 인에이블 여부가 결정된 이후에 상기 제 2 파워 다운 진입 신호(pdnent2)의 인에이블 여부가 결정되고, 소정 시간이 더 경과한 이후에 상기 제 3 및 제 4 파워 다운 진입 신호(pdnent3, pdnent4)의 인에이블 여부가 결정된다. 그리고 상기 제 1 내지 제 4 파워 다운 선택 신호(pdnsel1 ~ pdnsel4)가 갖는 논리값이 (1, 1, 1, 1)이면, 상기 제 1 내지 제 4 파워 다운 진입 신호(pdnent1 ~ pdnent4)는 순차적으로 하나씩 인에이블 여부가 결정된다.
이처럼, 상기 파워 다운 모드 제어 장치(90)는 파워 다운 진입시 상기 제 2 위상 감지 신호(phdet2)를 통해 임계치를 초과하는 노이즈의 발생 여부를 감지하고, 상기 내부 파워 다운 신호(intpdn)를 발생시켜 상기 제 1 내지 제 4 파워 다운 선택 신호(pdnsel1 ~ pdnsel4)의 논리값을 설정한다. 이 때, 상기 제 1 내지 제 4 파워 다운 선택 신호(pdnsel1 ~ pdnsel4)의 논리값은 노이즈를 최소화할 수 있는 형태로 고정된다. 상기 제 1 내지 제 4 파워 다운 진입 신호(pdnent1 ~ pdnent4)는 상기 제 1 내지 제 4 파워 다운 선택 신호(pdnsel1 ~ pdnsel4)의 제어에 의해, 동 시에 인에이블 되거나 순차적으로 인에이블 된다. 따라서, 상기 제 1 내지 제 4 파워 다운 진입 신호(pdnent1 ~ pdnent4)를 공급 받는 상기 DLL 회로의 각 구성 요소들은 노이즈의 발생 정도에 따라 동시에 혹은 순차적으로 파워 다운 모드에 진입할 수 있게 되며, 이에 따라 상기 DLL 회로의 동작의 안정성이 향상된다.
도 4는 도 3에 도시한 내부 파워 다운 제어 수단의 상세 구성도이다.
도시한 바와 같이, 상기 내부 파워 다운 제어 수단(902)은, 상기 고정 완료 신호(lock)와 카운팅 신호(count)를 조합하여 제 1 조합 신호(cmb1)를 생성하는 제 1 신호 조합부(9022); 상기 제 1 조합 신호(cmb1)를 입력 받고 지연 구동 신호(dldrv)를 피드백 받아 상기 지연 구동 신호(dldrv)와 상기 내부 파워 다운 신호(intpdn)를 생성하는 발진부(9024); 및 상기 내부 파워 다운 신호(intpdn)에 응답하여 상기 카운팅 신호(count)를 생성하는 카운팅부(9026);를 포함한다.
상기 제 1 신호 조합부(9022)는 상기 고정 완료 신호(lock)와 상기 카운팅 신호(count)를 입력 받는 제 2 낸드게이트(ND2); 및 상기 제 2 낸드게이트(ND2)의 출력 신호를 입력 받아 상기 제 1 조합 신호(cmb1)를 출력하는 제 3 인버터(IV3);를 포함한다.
상기 발진부(9024)는 상기 제 1 조합 신호(cmb1)를 입력 받고 지연 구동 신호(dldrv)를 피드백 받는 제 3 낸드게이트(ND3); 상기 제 3 낸드게이트(ND3)의 출력 신호를 비반전 지연시켜 상기 지연 구동 신호(dldrv)를 출력하는 비반전 지연기(NIDLY); 및 상기 지연 구동 신호(dldrv)를 입력 받아 상기 내부 파워 다운 신호(intpdn)를 출력하는 제 4 인버터(IV4);를 포함한다.
상기 카운팅부(9026)는 상기 내부 파워 다운 신호(intpdn)에 응답하여 카운팅 동작하는 카운터(CNT); 및 상기 카운터(CNT)의 출력 신호를 입력 받아 상기 카운팅 신호(count)를 출력하는 제 5 인버터(IV5);를 포함한다.
상기 내부 파워 다운 제어 수단(902)의 동작 초기에, 상기 카운팅 신호(count)는 하이 레벨의 전위를 갖는다. 이 때, 상기 고정 완료 신호(lock)가 디스에이블 상태를 유지하고 있으면, 상기 제 1 조합 신호(cmb1)는 로우 레벨이 된다. 그리고 상기 지연 구동 신호(dldrv)는 하이 레벨의 전위를 가지며, 상기 내부 파워 다운 신호(intpdn)는 로우 레벨의 전위를 갖는다.
이후, 상기 고정 완료 신호(lock)가 인에이블 되면, 상기 제 1 조합 신호(cmb1)는 하이 레벨로 인에이블 되고, 상기 지연 구동 신호(dldrv)는 토글하게 된다. 마찬가지로, 상기 내부 파워 다운 신호(intpdn) 또한 상기 지연 구동 신호(dldrv)와 반대의 위상으로 토글하게 되고, 상기 카운팅부(9026)의 카운터(CNT)의 동작이 개시된다. 상기 카운터(CNT)는 카운팅 동작을 완료하면 하이 레벨의 신호를 출력하는 형태로 구현된다. 따라서, 상기 카운터(CNT)의 동작이 완료되면, 상기 카운팅 신호(count)가 로우 레벨이 되고, 상기 제 1 조합 신호(cmb1)는 디스에이블 되며, 상기 지연 구동 신호(dldrv) 및 상기 내부 파워 다운 신호(intpdn)의 토글 동작은 중지된다.
즉, 상기 내부 파워 다운 제어 수단(902)은 상기 카운터(CNT)가 동작하는 구간 동안만 상기 내부 파워 다운 신호(intpdn)를 토글시키는 구성을 갖는다. 설계자는 상기 카운터(CNT)의 카운팅 구간을 조절함으로써, 상기 파워 다운 모드 신 호(pwrdn)가 인에이블 되기 이전에 상기 제 1 내지 제 4 파워 다운 선택 신호(pdnsel1 ~ pdnsel4)의 논리값을 적절히 설정하도록 하기 위한 상기 내부 파워 다운 신호(intpdn)의 토글 구간을 규정할 수 있다.
도 5는 도 3에 도시한 노이즈 체크 수단의 상세 구성도이다.
도시한 바와 같이, 상기 노이즈 체크 수단(904)은, 상기 내부 파워 다운 신호(intpdn)를 소정의 분주비로 분주하여 제 1 분주 클럭(clk_div1)을 생성하는 제 1 분주부(9042); 상기 제 2 위상 감지 신호(phdet2) 및 상기 고정 완료 신호(lock)에 응답하여 상기 제 1 분주 클럭(clk_div1)을 구동하여 쉬프팅 제어 신호(shfcnt)를 생성하는 쉬프팅 제어부(9044); 및 상기 쉬프팅 제어 신호(shfcnt)에 응답하여 상기 제 1 내지 제 4 파워 다운 선택 신호(pdnsel1 ~ pdnsel4)를 생성하는 쉬프팅부(9046);를 포함한다.
상기 제 1 분주부(9042)는 일반적인 형태의 클럭 분주기로 구현 가능하며, 상기 분주비는 설계자에 의해 선택된다.
상기 쉬프팅 제어부(9044)는 게이트 단에 상기 제 1 분주 클럭(clk_div1)이 입력되고 소스 단에 외부 공급전원(VDD)이 인가되며 소스 단이 제 1 노드(N1)에 접속되는 제 1 트랜지스터(TR1); 게이트 단에 상기 제 1 분주 클럭(clk_div1)이 입력되고 드레인 단이 상기 제 1 노드(N1)에 접속되는 제 2 트랜지스터(TR2); 게이트 단에 상기 제 2 위상 감지 신호(phdet2)가 입력되고 드레인 단이 상기 제 2 트랜지스터(TR2)의 소스 단에 접속되는 제 3 트랜지스터(TR3); 게이트 단에 상기 고정 완료 신호(lock)가 입력되고 드레인 단이 상기 제 3 트랜지스터(TR3)의 소스 단에 접 속되며 소스 단이 접지되는 제 4 트랜지스터(TR4); 상기 제 1 노드(N1)에 인가되는 전위를 입력 받아 상기 쉬프팅 제어 신호(shfcnt)를 출력하는 제 6 인버터(IV6); 및 상기 제 6 인버터(IV6)와 래치 구조를 형성하는 제 7 인버터(IV7);를 포함한다.
그리고 상기 쉬프팅부(9046)는 일반적인 형태의 4비트 쉬프트 레지스터를 통해 구현 가능하다.
이와 같이 구성된 상기 노이즈 체크 수단(904)은, 상기 고정 완료 신호(lock)가 인에이블 된 이후 상기 제 2 위상 감지 신호(phdet2)가 인에이블 되면, 노이즈의 발생 여부를 인지하게 된다. 이후, 상기 제 1 분주 클럭(clk_div1)을 비반전 구동 및 래치하여 상기 쉬프팅 제어 신호(shfcnt)를 인에이블 시킴으로써, 상기 쉬프팅부(9046)를 동작시킨다. 상기 쉬프팅부(9046)는 상기 쉬프팅 제어 신호(shfcnt)의 라이징 에지 타임마다 상기 제 1 내지 제 4 파워 다운 선택 신호(pdnsel1 ~ pdnsel4)에 포함된 '1'의 값을 증가시키는 동작을 수행한다. 이와 같은 동작은 상기 제 2 위상 감지 신호(phdet2)가 디스에이블 되는 시점, 즉 노이즈의 발생량이 임계치 이하로 억제되는 시점까지 지속되며, 이후 상기 제 1 내지 제 4 파워 다운 선택 신호(pdnsel1 ~ pdnsel4)의 논리값은 고정된다.
도 6은 도 3에 도시한 파워 다운 진입 제어 수단의 상세 구성도이다.
도시한 바와 같이, 상기 파워 다운 진입 제어 수단(906)은 상기 내부 파워 다운 신호(intpdn)와 상기 파워 다운 모드 신호(pwrdn)를 조합하여 제 2 조합 신호(cmb2)를 생성하는 제 2 조합부(9062); 상기 기준 클럭(clk_ref)을 소정의 분주비로 분주하여 제 2 분주 클럭(clk_div2)을 생성하는 제 2 분주부(9064); 상기 제 2 분주 클럭(clk_div2)의 제어에 따라 상기 제 2 조합 신호(cmb2)를 순차적으로 래치하여 제 1 내지 제 4 래치 신호(lat1 ~ lat4)를 출력하는 래치부(9066); 및 상기 제 1 내지 제 4 파워 다운 선택 신호(pdnsel1 ~ pdnsel4)에 응답하여 상기 제 1 내지 제 4 래치 신호(lat1 ~ lat4)를 선택적으로 상기 제 1 내지 제 4 파워 다운 진입 신호(pdnent1 ~ pdnent4)로서 출력하는 선택부(9068);를 포함한다.
상기 제 2 조합부(9062)는 상기 내부 파워 다운 신호(intpdn)와 상기 파워 다운 모드 신호(pwrdn)를 입력 받아 상기 제 2 조합 신호(cmb2)를 출력하는 제 3 노어게이트(NR3);를 포함한다.
상기 제 2 분주부(9064) 또한 상기 제 1 분주부(9042)와 마찬가지로 일반적인 클럭 분주기의 형태로 구현 가능하며, 상기 분주비는 설계자에 의해 선택된다.
상기 래치부(9066)는 상기 제 2 분주 클럭(clk_div2)에 응답하여 상기 제 2 조합 신호(cmb2)를 래치하여 상기 제 1 래치 신호(lat1)를 출력하는 제 1 플립플롭(FF1); 상기 제 2 분주 클럭(clk_div2)에 응답하여 상기 제 1 래치 신호(lat1)를 래치하여 상기 제 2 래치 신호(lat2)를 출력하는 제 2 플립플롭(FF2); 상기 제 2 분주 클럭(clk_div2)에 응답하여 상기 제 2 래치 신호(lat2)를 래치하여 상기 제 3 래치 신호(lat3)를 출력하는 제 3 플립플롭(FF3); 및 상기 제 2 분주 클럭(clk_div2)에 응답하여 상기 제 3 래치 신호(lat3)를 래치하여 상기 제 4 래치 신호(lat4)를 출력하는 제 4 플립플롭(FF4);을 포함한다.
상기 선택부(9068)는 상기 제 1 및 제 2 파워 다운 선택 신호(pdnsel1, pdnsel2)에 응답하여 상기 제 1 래치 신호(lat1) 또는 상기 제 2 래치 신호(lat2) 로부터 상기 제 2 파워 다운 진입 신호(pdnent2)를 출력하는 제 1 먹스(MUX1); 상기 제 1 내지 제 3 파워 다운 선택 신호(pdnsel1 ~ pdnsel3)에 응답하여 상기 제 1 내지 제 3 래치 신호(lat1 ~ lat3)로부터 상기 제 3 파워 다운 진입 신호(pdnent3)를 출력하는 제 2 먹스(MUX2); 및 상기 제 1 내지 제 4 파워 다운 선택 신호(pdnsel1 ~ pdnsel4)에 응답하여 상기 제 1 내지 제 4 래치 신호(lat1 ~ lat4)로부터 상기 제 4 파워 다운 진입 신호(pdnent4)를 출력하는 제 3 먹스(MUX3);를 포함한다.
이와 같이 구성된 상기 파워 다운 진입 제어 수단(906)에서, 상기 제 2 조합 신호(cmb2)는 상기 파워 다운 모드 신호(pwrdn)의 디스에이블시에는 상기 내부 파워 다운 신호(intpdn)가 반전된 형태로 발생한다. 반면에, 상기 파워 다운 모드 신호(pwrdn)가 인에이블 되면 로우 레벨의 전위를 갖는다.
상기 제 2 조합 신호(cmb2)는 상기 제 2 분주 클럭(clk_div2)의 라이징 에지마다 상기 래치부(9066)의 상기 제 1 내지 제 4 플립플롭(FF1 ~ FF4)에 순차적으로 입력되며, 이에 따라 상기 제 1 내지 제 4 래치 신호(lat1 ~ lat4)가 순차적으로 임의의 값을 갖게 된다. 여기에서 상기 제 1 래치 신호(lat1)는 항상 상기 제 1 파워 다운 진입 신호(pdnent1)로서 출력된다.
상기 제 1 내지 제 4 파워 다운 선택 신호(pdnsel1 ~ pdnsel4)가 갖는 논리값이 (1, 0, 0, 0)이면, 상기 제 1 내지 제 4 파워 다운 진입 신호(pdnent1 ~ pdnent4)는 모두 상기 제 1 래치 신호(lat1)로부터 생성된다. 그리고 상기 제 1 내지 제 4 파워 다운 선택 신호(pdnsel1 ~ pdnsel4)가 갖는 논리값이 (1, 1, 0, 0)이 면, 상기 제 2 내지 제 4 파워 다운 진입 신호(pdnent2 ~ pdnent4)는 모두 상기 제 2 래치 신호(lat2)로부터 생성된다. 또한 상기 제 1 내지 제 4 파워 다운 선택 신호(pdnsel1 ~ pdnsel4)가 갖는 논리값이 (1, 1, 1, 0)이면, 상기 제 2 파워 다운 진입 신호(pdnent2)는 상기 제 2 래치 신호(lat2)로부터 생성되고, 상기 제 3 및 제 4 파워 다운 진입 신호(pdnent4)는 상기 제 3 래치 신호(lat3)로부터 생성된다. 상기 제 1 내지 제 4 파워 다운 선택 신호(pdnsel1 ~ pdnsel4)가 갖는 논리값이 (1, 1, 1, 1)이면, 상기 제 2 내지 제 4 파워 다운 진입 신호(pdnent2 ~ pdnent4)는 각각 상기 제 2 내지 제 4 래치 신호(lat2 ~ lat4)로부터 생성된다.
여기에서 상기 제 1 내지 제 4 파워 다운 진입 신호(pdnent1 ~ pdnent4)는 모두 로우 인에이블(Low Enable) 신호인 것으로 이해되어야 한다.
상기 내부 파워 다운 신호(intpdn)가 하이 레벨일 때, 상기 제 2 분주 클럭(clk_div2)이 하이 레벨로 천이하게 되면, 상기 제 1 래치 신호(lat1)는 로우 레벨이 된다. 그리고 이 때, 상기 제 1 내지 제 4 파워 다운 선택 신호(pdnsel1 ~ pdnsel4)가 (1, 0, 0, 0)의 논리값을 가지면, 상기 제 1 래치 신호(lat1)가 상기 제 1 내지 제 4 파워 다운 진입 신호(pdnent1 ~ pdnent4)로서 출력되며, 상기 제 1 내지 제 4 파워 다운 진입 신호(pdnent1 ~ pdnent4)를 입력 받는 회로들은 모두 동작이 중지된다. 이 때, 노이즈의 발생량이 기 설정된 임계치를 초과하게 되면, 상기 노이즈 체크 수단(904)은 상기 제 1 내지 제 4 파워 다운 선택 신호(pdnsel1 ~ pdnsel4)의 논리값을 (1, 1, 0, 0)으로 변화시킨다. 이 때에는 상기 제 1 파워 다운 진입 신호(pdnent1)의 인에이블 여부가 결정된 이후, 상기 제 2 내지 제 4 파워 다운 진입 신호(pdnent2 ~ pdnent4)의 인에이블 여부가 결정된다.
이후, 상기 제 2 분주 클럭(clk_div2)의 라이징 에지 타임마다 상기 내부 파워 다운 신호(intpdn)의 반대의 위상을 갖는 상기 제 2 조합 신호(cmb2)는 상기 제 1 플립플롭(FF1)에 래치되며, 이에 따라 상기 제 1 래치 신호(lat1)가 생성되고, 상기 제 2 내지 제 4 플립플롭(FF2 ~ FF4)은 상기 제 1 래치 신호(lat1)를 순차적으로 입력 받아 상기 제 2 내지 제 4 래치 신호(lat2 ~ lat4)를 생성한다. 결과적으로, 상기 제 1 내지 제 4 래치 신호(lat1 ~ lat4)는 상기 제 2 분주 클럭(clk_div2)의 주기에 따라 각각 타이밍의 차이가 발생한다.
상기 노이즈 체크 수단(904)은 상기 제 1 내지 제 4 파워 다운 선택 신호(pdnsel1 ~ pdnsel4)의 논리값을 지속적으로 변화시키다가 상기 제 2 위상 감지 신호(phdet2)가 디스에이블 되면, 상기 제 1 내지 제 4 파워 다운 선택 신호(pdnsel1 ~ pdnsel4)의 논리값을 고정시킨다. 이 시점이 상기 DLL 회로의 각 구성 요소들이 파워 다운 모드에 진입하여도 노이즈의 양이 임계치를 초과하지 않게 되는 시점이다. 상기 제 1 내지 제 4 래치 신호(lat1 ~ lat4)는 각각 타이밍 차이를 가지므로, 상기 제 1 내지 제 4 파워 다운 선택 신호(pdnsel1 ~ pdnsel4)의 조합에 따라 상기 제 1 내지 제 4 파워 다운 진입 신호(pdnent1 ~ pdnent4) 또한 각각 타이밍 차이를 가질 수 있는 것이다. 즉, 상기 제 1 내지 제 4 파워 다운 선택 신호(pdnsel1 ~ pdnsel4)가 상기 제 1 내지 제 3 먹스(MUX1 ~ MUX3)를 제어함에 따라, 상기 제 1 내지 제 4 파워 다운 진입 신호(pdnent1 ~ pdnent4)를 공급 받는 구성 요소들이 동시에 또는 순차적으로 파워 다운 모드에 진입할 수 있다.
이와 같은 동작에 의해, 상기 내부 파워 다운 신호(intpdn)의 토글 구간이 종료되고, 상기 파워 다운 모드 신호(pwrdn)가 인에이블 된 후에도 상기 제 1 내지 제 4 파워 다운 선택 신호(pdnsel1 ~ pdnsel4)가 갖는 논리값에 따라 상기 제 1 내지 제 4 파워 다운 진입 신호(pdnent1 ~ pdnent4)는 동시에 또는 순차적으로 인에이블 될 수 있다. 즉, 파워 다운 모드에 진입하기 이전에 미리 파워 다운 모드를 내부적으로 테스트한 후, 노이즈의 발생량을 최소화하는 범위 내에서 순차적으로 구성 요소들을 파워 다운 모드에 진입시킬 수 있게 되는 것이다.
상술한 바와 같이, 본 발명의 파워 다운 모드 제어 장치는, 파워 다운 모드에 진입하기 이전에, 내부 파워 다운 신호를 자체적으로 생성한 후 토글하도록 함으로써, 파워 다운 모드 진입시 발생 가능한 노이즈의 양을 측정한다. 그리고 그 결과에 따라 동시에 또는 순차적으로 복수 개의 파워 다운 진입 신호의 인에이블 여부를 결정함으로써, DLL 회로의 각 구성 요소들이 동시에 파워 다운 모드에 진입함에 따른 노이즈의 발생을 억제할 수 있다. 따라서 상기 파워 다운 모드 제어 장치를 구비하는 DLL 회로는, 노이즈의 발생을 억제하는 범위 내에서 각 구성 요소들을 동시에 또는 순차적으로 파워 다운 모드에 진입하도록 할 수 있고, 이에 따라 노이즈가 감소하게 되어 동작의 안정성이 현저히 향상될 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예 시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 일 실시예에 따른 DLL 회로의 구성을 나타낸 블록도,
도 2는 도 1에 도시한 제 2 위상 감지 장치의 상세 구성도,
도 3은 도 1에 도시한 파워 다운 모드 제어 장치의 구성을 나타낸 블록도,
도 4는 도 3에 도시한 내부 파워 다운 제어 수단의 상세 구성도,
도 5는 도 3에 도시한 노이즈 체크 수단의 상세 구성도,
도 6은 도 3에 도시한 파워 다운 진입 제어 수단의 상세 구성도이다.
<도면의 주요 부분에 대한 부호 설명>
10 : 클럭 입력 버퍼 20 : 지연 라인
30 : 클럭 출력 드라이버 40 : 지연 보상 장치
50 : 제 1 위상 감지 장치 60 : 동작 모드 설정 장치
70 : 지연 제어 장치 80 : 제 2 위상 감지 장치
90 : 파워 다운 모드 제어 장치 100 : 클럭 드라이버
110 : 클럭 제너레이터
Claims (23)
- 고정 완료 신호를 입력 받아 소정 시간 동안 토글하는 내부 파워 다운 신호를 생성하는 내부 파워 다운 제어 수단;위상 감지 신호로부터 노이즈 발생 여부를 체크하고 상기 고정 완료 신호 및 상기 내부 파워 다운 신호에 응답하여 복수 개의 파워 다운 선택 신호를 생성하는 노이즈 체크 수단; 및기준 클럭, 상기 복수 개의 파워 다운 선택 신호 및 파워 다운 모드 신호 및 상기 내부 파워 다운 신호에 응답하여, 각각 전송되는 회로의 파워 다운 모드 진입을 지시하는 복수 개의 파워 다운 진입 신호를 생성하는 파워 다운 진입 제어 수단;을 포함하는 것을 특징으로 하는 파워 다운 모드 제어 장치.
- 제 1 항에 있어서,상기 내부 파워 다운 제어 수단은,상기 고정 완료 신호와 카운팅 신호를 조합하여 제 1 조합 신호를 생성하는 제 1 신호 조합부;상기 제 1 조합 신호를 입력 받고 지연 구동 신호를 피드백 받아 상기 지연 구동 신호와 상기 내부 파워 다운 신호를 생성하는 발진부; 및상기 내부 파워 다운 신호에 응답하여 상기 카운팅 신호를 생성하는 카운팅 부;를 포함하는 것을 특징으로 하는 파워 다운 모드 제어 장치.
- 제 2 항에 있어서,상기 카운팅부는 카운터를 포함하며,상기 발진부는 상기 카운터의 동작이 종료되면 상기 내부 파워 다운 신호를 디스에이블 시키는 것을 특징으로 하는 파워 다운 모드 제어 장치.
- 제 1 항에 있어서,상기 노이즈 체크 수단은, 상기 고정 완료 신호와 상기 위상 감지 신호가 인에이블 되면, 상기 내부 파워 다운 신호에 응답하여 상기 복수 개의 파워 다운 선택 신호의 논리값을 변경시키며, 상기 위상 감지 신호가 디스에이블 되면 상기 복수 개의 파워 다운 선택 신호의 논리값을 고정시키는 것을 특징으로 하는 파워 다운 모드 제어 장치.
- 제 1 항 또는 제 4 항에 있어서,상기 노이즈 체크 수단은,상기 내부 파워 다운 신호를 소정의 분주비로 분주하여 분주 클럭을 생성하는 분주부;상기 위상 감지 신호 및 상기 고정 완료 신호에 응답하여 상기 분주 클럭을 구동하여 쉬프팅 제어 신호를 생성하는 쉬프팅 제어부; 및상기 쉬프팅 제어 신호에 응답하여 상기 복수 개의 파워 다운 선택 신호를 생성하는 쉬프팅부;를 포함하는 것을 특징으로 하는 파워 다운 모드 제어 장치.
- 제 1 항에 있어서,상기 파워 다운 진입 제어 수단은, 상기 내부 파워 다운 신호 또는 상기 파워 다운 모드 신호가 인에이블 되면, 상기 기준 클럭의 제어에 따라 상기 복수 개의 파워 다운 선택 신호의 논리값에 대응하여, 상기 복수 개의 파워 다운 진입 신호를 동시에 또는 순차적으로 인에이블 시키는 것을 특징으로 하는 파워 다운 모드 제어 장치.
- 제 1 항 또는 제 6 항에 있어서,상기 파워 다운 진입 제어 수단은,상기 내부 파워 다운 신호와 상기 파워 다운 모드 신호를 조합하여 조합 신호를 생성하는 조합부;상기 기준 클럭을 소정의 분주비로 분주하여 분주 클럭을 생성하는 분주부;상기 분주 클럭의 제어에 따라 상기 조합 신호를 순차적으로 래치하여 복수 개의 래치 신호를 출력하는 래치부; 및상기 복수 개의 파워 다운 선택 신호에 응답하여 상기 복수 개의 래치 신호 를 선택적으로 상기 복수 개의 파워 다운 진입 신호로서 출력하는 선택부;를 포함하는 것을 특징으로 하는 파워 다운 모드 제어 장치.
- 제 1 항에 있어서,상기 고정 완료 신호는 DLL(Delay Locked Loop) 회로의 동작 모드 설정 장치가 코스 지연 모드 또는 파인 지연 모드를 판별함에 따라 생성되는 신호인 것을 특징으로 하는 파워 다운 모드 제어 장치.
- 제 1 항에 있어서,상기 위상 감지 신호는 DLL(Delay Locked Loop) 회로의 위상 감지 장치가 상기 기준 클럭과 피드백 클럭의 위상차가 소정 범위를 초과하는지 판별함에 따라 생성되는 신호인 것을 특징으로 하는 파워 다운 모드 제어 장치.
- 기준 클럭을 지연시켜 지연 클럭, 피드백 클럭 및 고정 완료 신호를 생성하고, 제 1 및 제 2 파워 다운 진입 신호에 응답하여 각 구성 요소들의 파워 다운 모드 진입 여부를 결정하는 피드백 루프;상기 기준 클럭과 상기 피드백 클럭의 위상차가 소정 범위를 초과하는지 판별하여 제 1 위상 감지 신호를 생성하는 제 1 위상 감지 장치; 및상기 기준 클럭, 상기 제 1 위상 감지 신호, 상기 고정 완료 신호 및 파워 다운 모드 신호에 응답하여 상기 제 1 및 제 2 파워 다운 진입 신호의 인에이블 여 부를 결정하는 파워 다운 모드 제어 장치;를 포함하는 것을 특징으로 하는 DLL(Delay Locked Loop) 회로.
- 제 10 항에 있어서,상기 피드백 루프는,지연 제어 신호에 응답하여 상기 기준 클럭을 지연시켜 상기 지연 클럭을 생성하는 지연 라인;상기 제 1 파워 다운 진입 신호의 디스에이블시 상기 지연 클럭을 기 설정된 시간만큼 지연시켜 상기 피드백 클럭을 생성하는 지연 보상 장치;상기 제 2 파워 다운 진입 신호의 디스에이블시 상기 기준 클럭과 상기 피드백 클럭의 위상을 비교하여 제 2 위상 감지 신호를 생성하는 제 2 위상 감지 장치;상기 제 2 위상 감지 신호에 응답하여 상기 고정 완료 신호를 생성하는 동작 모드 설정 장치; 및상기 제 2 위상 감지 신호 및 상기 고정 완료 신호에 응답하여 상기 지연 제어 신호를 생성하는 지연 제어 장치;를 포함하는 것을 특징으로 하는 DLL 회로.
- 제 10 항에 있어서,상기 제 1 위상 감지 장치는,상기 피드백 클럭의 위상이 상기 기준 클럭의 위상에 비해 제 1 시간만큼 앞 서는지 여부를 감지하여 제 1 감지 신호를 생성하는 제 1 감지 수단;상기 기준 클럭의 위상이 상기 피드백 클럭의 위상에 비해 제 2 시간만큼 앞서는지 여부를 감지하여 제 2 감지 신호를 생성하는 제 2 감지 수단; 및상기 제 1 감지 신호 및 상기 제 2 감지 신호를 조합하여 상기 제 1 위상 감지 신호를 생성하는 신호 조합 수단;을 포함하는 것을 특징으로 하는 DLL 회로.
- 제 11 항에 있어서,상기 파워 다운 모드 제어 장치는, 상기 고정 완료 신호가 인에이블 되고 상기 파워 다운 모드 신호가 디스에이블 된 상태에서 상기 제 1 및 제 2 파워 다운 진입 신호를 인에이블 시켜 상기 지연 보상 장치 및 상기 제 2 위상 감지 장치의 동작을 중지시킨 후, 노이즈의 발생을 체크하여 상기 제 1 및 제 2 파워 다운 진입 신호를 동시에 또는 순차적으로 인에이블 시키는 것을 특징으로 하는 DLL 회로.
- 제 13 항에 있어서,상기 파워 다운 모드 제어 장치는,상기 고정 완료 신호를 입력 받아 소정 시간 동안 토글하는 내부 파워 다운 신호를 생성하는 내부 파워 다운 제어 수단;상기 제 1 위상 감지 신호로부터 노이즈 발생 여부를 체크하고 상기 고정 완료 신호 및 상기 내부 파워 다운 신호에 응답하여 제 1 및 제 2 파워 다운 선택 신 호를 생성하는 노이즈 체크 수단; 및상기 기준 클럭, 상기 제 1 및 제 2 파워 다운 선택 신호 및 상기 파워 다운 모드 신호 및 상기 내부 파워 다운 신호에 응답하여, 상기 제 1 및 제 2 파워 다운 진입 신호를 생성하는 파워 다운 진입 제어 수단;을 포함하는 것을 특징으로 하는 DLL 회로.
- 제 14 항에 있어서,상기 노이즈 체크 수단은, 상기 고정 완료 신호와 상기 제 1 위상 감지 신호가 인에이블 되면, 상기 내부 파워 다운 신호에 응답하여 상기 제 1 및 제 2 파워 다운 선택 신호의 논리값을 변경시키며, 상기 제 1 위상 감지 신호가 디스에이블 되면 상기 제 1 및 제 2 파워 다운 선택 신호의 논리값을 고정시키는 것을 특징으로 하는 DLL 회로.
- 제 14 항에 있어서,상기 파워 다운 진입 제어 수단은, 상기 내부 파워 다운 신호 또는 상기 파워 다운 모드 신호가 인에이블 되면, 상기 기준 클럭의 제어에 따라 상기 제 1 및 제 2 파워 다운 선택 신호의 논리값에 대응하여, 상기 제 1 및 제 2 파워 다운 진입 신호를 동시에 또는 순차적으로 인에이블 시키는 것을 특징으로 하는 DLL 회로.
- 복수 개의 샘플 클럭에 응답하여 기준 클럭을 지연시켜 지연 클럭, 피드백 클럭 및 고정 완료 신호를 생성하는 피드백 루프;상기 기준 클럭과 상기 피드백 클럭의 위상차가 소정 범위를 초과하는지 판별하여 제 1 위상 감지 신호를 생성하는 제 1 위상 감지 장치;상기 기준 클럭, 상기 제 1 위상 감지 신호, 상기 고정 완료 신호 및 파워 다운 모드 신호에 응답하여 제 1 및 제 2 파워 다운 진입 신호의 인에이블 여부를 결정하는 파워 다운 모드 제어 장치;상기 제 1 파워 다운 진입 신호의 디스에이블시 상기 기준 클럭을 구동하여 구동 클럭을 생성하는 클럭 드라이버; 및상기 제 2 파워 다운 진입 신호의 디스에이블시 상기 구동에 응답하여 상기 복수 개의 샘플 클럭을 생성하는 클럭 제너레이터;를 포함하는 것을 특징으로 하는 DLL(Delay Locked Loop) 회로.
- 제 17 항에 있어서,상기 복수 개의 샘플 클럭은 제 1 및 제 2 샘플 클럭을 포함하며,상기 피드백 루프는,지연 제어 신호에 응답하여 상기 기준 클럭을 지연시켜 상기 지연 클럭을 생성하는 지연 라인;상기 지연 클럭을 기 설정된 시간만큼 지연시켜 상기 피드백 클럭을 생성하는 지연 보상 장치;상기 기준 클럭과 상기 피드백 클럭의 위상을 비교하여 제 2 위상 감지 신호 를 생성하는 제 2 위상 감지 장치;상기 제 1 샘플 클럭에 응답하여 상기 제 2 위상 감지 신호에 응답하여 상기 고정 완료 신호를 생성하는 동작 모드 설정 장치; 및상기 제 2 샘플 클럭에 응답하여 상기 제 2 위상 감지 신호 및 상기 고정 완료 신호에 응답하여 상기 지연 제어 신호를 생성하는 지연 제어 장치;를 포함하는 것을 특징으로 하는 DLL 회로.
- 제 17 항에 있어서,상기 제 1 위상 감지 장치는,상기 피드백 클럭의 위상이 상기 기준 클럭의 위상에 비해 제 1 시간만큼 앞서는지 여부를 감지하여 제 1 감지 신호를 생성하는 제 1 감지 수단;상기 기준 클럭의 위상이 상기 피드백 클럭의 위상에 비해 제 2 시간만큼 앞서는지 여부를 감지하여 제 2 감지 신호를 생성하는 제 2 감지 수단; 및상기 제 1 감지 신호 및 상기 제 2 감지 신호를 조합하여 상기 제 1 위상 감지 신호를 생성하는 신호 조합 수단;을 포함하는 것을 특징으로 하는 DLL 회로.
- 제 17 항에 있어서,상기 파워 다운 모드 제어 장치는, 상기 고정 완료 신호가 인에이블 되고 상기 파워 다운 모드 신호가 디스에이블 된 상태에서 상기 제 1 및 제 2 파워 다운 진입 신호를 인에이블 시켜 상기 클럭 드라이버 및 상기 클럭 제너레이터의 동작을 중지시킨 후, 노이즈의 발생을 체크하여 상기 제 1 및 제 2 파워 다운 진입 신호를 동시에 또는 순차적으로 인에이블 시키는 것을 특징으로 하는 DLL 회로.
- 제 20 항에 있어서,상기 파워 다운 모드 제어 장치는,상기 고정 완료 신호를 입력 받아 소정 시간 동안 토글하는 내부 파워 다운 신호를 생성하는 내부 파워 다운 제어 수단;상기 제 1 위상 감지 신호로부터 노이즈 발생 여부를 체크하고 상기 고정 완료 신호 및 상기 내부 파워 다운 신호에 응답하여 제 1 및 제 2 파워 다운 선택 신호를 생성하는 노이즈 체크 수단; 및상기 기준 클럭, 상기 제 1 및 제 2 파워 다운 선택 신호 및 상기 파워 다운 모드 신호 및 상기 내부 파워 다운 신호에 응답하여, 상기 제 1 및 제 2 파워 다운 진입 신호를 생성하는 파워 다운 진입 제어 수단;을 포함하는 것을 특징으로 하는 DLL 회로.
- 제 21 항에 있어서,상기 노이즈 체크 수단은, 상기 고정 완료 신호와 상기 제 1 위상 감지 신호가 인에이블 되면, 상기 내부 파워 다운 신호에 응답하여 상기 제 1 및 제 2 파워 다운 선택 신호의 논리값을 변경시키며, 상기 제 1 위상 감지 신호가 디스에이블 되면 상기 제 1 및 제 2 파워 다운 선택 신호의 논리값을 고정시키는 것을 특징으로 하는 DLL 회로.
- 제 21 항에 있어서,상기 파워 다운 진입 제어 수단은, 상기 내부 파워 다운 신호 또는 상기 파워 다운 모드 신호가 인에이블 되면, 상기 기준 클럭의 제어에 따라 상기 제 1 및 제 2 파워 다운 선택 신호의 논리값에 대응하여, 상기 제 1 및 제 2 파워 다운 진입 신호를 동시에 또는 순차적으로 인에이블 시키는 것을 특징으로 하는 DLL 회로.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070114147A KR100873624B1 (ko) | 2007-11-09 | 2007-11-09 | 파워 다운 모드 제어 장치 및 이를 포함하는 ｄｌｌ 회로 |
| US12/175,212 US7683684B2 (en) | 2007-11-09 | 2008-07-17 | Power-down mode control apparatus and DLL circuit having the same |
| US12/698,606 US7868673B2 (en) | 2007-11-09 | 2010-02-02 | Power-down mode control apparatus and DLL circuit having the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070114147A KR100873624B1 (ko) | 2007-11-09 | 2007-11-09 | 파워 다운 모드 제어 장치 및 이를 포함하는 ｄｌｌ 회로 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100873624B1 true KR100873624B1 (ko) | 2008-12-12 |
Family
ID=40372476
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070114147A KR100873624B1 (ko) | 2007-11-09 | 2007-11-09 | 파워 다운 모드 제어 장치 및 이를 포함하는 ｄｌｌ 회로 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US7683684B2 (ko) |
| KR (1) | KR100873624B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101175244B1 (ko) * | 2010-04-29 | 2012-08-22 | 에스케이하이닉스 주식회사 | 반도체장치 및 이의 동작방법, 메모리 시스템 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100902050B1 (ko) * | 2007-06-26 | 2009-06-15 | 주식회사 하이닉스반도체 | 전원 제어 장치 및 이를 포함하는 ｄｌｌ 회로 |
| KR100873624B1 (ko) * | 2007-11-09 | 2008-12-12 | 주식회사 하이닉스반도체 | 파워 다운 모드 제어 장치 및 이를 포함하는 ｄｌｌ 회로 |
| KR100902058B1 (ko) * | 2008-01-07 | 2009-06-09 | 주식회사 하이닉스반도체 | 반도체 집적 회로 및 그의 제어 방법 |
| JP2009278528A (ja) * | 2008-05-16 | 2009-11-26 | Elpida Memory Inc | Ｄｌｌ回路、および半導体装置 |
| JP5639740B2 (ja) * | 2008-10-24 | 2014-12-10 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | Ｄｌｌ回路とその制御方法 |
| KR101062743B1 (ko) * | 2009-04-15 | 2011-09-06 | 주식회사 하이닉스반도체 | 반도체 집적 회로 및 그 제어 방법 |
| KR101040243B1 (ko) * | 2009-07-30 | 2011-06-09 | 주식회사 하이닉스반도체 | Ｄｌｌ 회로의 업데이트 제어 장치 |
| US9148156B2 (en) | 2010-01-21 | 2015-09-29 | Lattice Semiconductor Corporation | Phase detection circuits and methods |
| KR101103067B1 (ko) * | 2010-03-29 | 2012-01-06 | 주식회사 하이닉스반도체 | 가변 단위지연회로 및 그를 이용한 반도체 장치의 클럭 생성회로 |
| KR101222064B1 (ko) * | 2010-04-28 | 2013-01-15 | 에스케이하이닉스 주식회사 | 반도체 집적회로의 지연고정루프 및 그의 구동방법 |
| KR101137932B1 (ko) * | 2010-05-31 | 2012-05-09 | 에스케이하이닉스 주식회사 | 반도체 장치 및 지연고정루프회로를 구비하는 반도체 장치 |
| KR20170049193A (ko) | 2015-10-28 | 2017-05-10 | 삼성전자주식회사 | 지연 고정 루프회로 및 이를 포함하는 반도체 메모리 장치 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040007203A (ko) * | 2002-07-12 | 2004-01-24 | 삼성전자주식회사 | 파워 다운 탈출을 선택할 수 있는 장치 및 그 방법 |
| KR20050003528A (ko) * | 2003-06-27 | 2005-01-12 | 주식회사 하이닉스반도체 | 지연 고정 루프 및 그 구동 방법 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU9798798A (en) | 1997-10-10 | 1999-05-03 | Rambus Incorporated | Power control system for synchronous memory device |
| JP4775141B2 (ja) * | 2005-09-29 | 2011-09-21 | 株式会社ハイニックスセミコンダクター | 遅延固定ループ回路 |
| US7449930B2 (en) * | 2005-09-29 | 2008-11-11 | Hynix Semiconductor Inc. | Delay locked loop circuit |
| JP4764270B2 (ja) * | 2005-09-29 | 2011-08-31 | 株式会社ハイニックスセミコンダクター | ロックフェイル防止のための遅延固定ループクロックの生成方法及びその装置 |
| KR100776906B1 (ko) | 2006-02-16 | 2007-11-19 | 주식회사 하이닉스반도체 | 파워다운 모드 동안 주기적으로 락킹 동작을 실행하는기능을 가지는 ｄｌｌ 및 그 락킹 동작 방법 |
| KR101018706B1 (ko) * | 2007-03-29 | 2011-03-04 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 및 그 구동방법 |
| KR100873624B1 (ko) * | 2007-11-09 | 2008-12-12 | 주식회사 하이닉스반도체 | 파워 다운 모드 제어 장치 및 이를 포함하는 ｄｌｌ 회로 |
-
2007
- 2007-11-09 KR KR1020070114147A patent/KR100873624B1/ko active IP Right Grant
-
2008
- 2008-07-17 US US12/175,212 patent/US7683684B2/en active Active
-
2010
- 2010-02-02 US US12/698,606 patent/US7868673B2/en active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040007203A (ko) * | 2002-07-12 | 2004-01-24 | 삼성전자주식회사 | 파워 다운 탈출을 선택할 수 있는 장치 및 그 방법 |
| KR20050003528A (ko) * | 2003-06-27 | 2005-01-12 | 주식회사 하이닉스반도체 | 지연 고정 루프 및 그 구동 방법 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101175244B1 (ko) * | 2010-04-29 | 2012-08-22 | 에스케이하이닉스 주식회사 | 반도체장치 및 이의 동작방법, 메모리 시스템 |
| US8508263B2 (en) | 2010-04-29 | 2013-08-13 | Hynix Semiconductor Inc. | Semiconductor device, method for operating the same, and memory system including the same |
Also Published As
| Publication number | Publication date |
|---|---|
| US7683684B2 (en) | 2010-03-23 |
| US7868673B2 (en) | 2011-01-11 |
| US20100134155A1 (en) | 2010-06-03 |
| US20090121784A1 (en) | 2009-05-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100873624B1 (ko) | 파워 다운 모드 제어 장치 및 이를 포함하는 ｄｌｌ 회로 | |
| KR100605588B1 (ko) | 반도체 기억 소자에서의 지연 고정 루프 및 그의 클럭록킹 방법 | |
| KR100956774B1 (ko) | 지연 고정 루프 회로 및 그 제어 방법 | |
| KR100639616B1 (ko) | 반도체 기억 소자에서의 지연 고정 루프 및 그의 록킹 방법 | |
| CN106936421B (zh) | 半导体装置 | |
| KR100808052B1 (ko) | 반도체 메모리 장치 | |
| JP4764270B2 (ja) | ロックフェイル防止のための遅延固定ループクロックの生成方法及びその装置 | |
| KR100837822B1 (ko) | Ｄｌｌ 회로 및 그 제어 방법 | |
| US7340632B2 (en) | Domain crossing device | |
| KR100974211B1 (ko) | 락킹 상태 검출기 및 이를 포함하는 ｄｌｌ 회로 | |
| KR100702766B1 (ko) | 안정적인 ｄｌｌ용 내부 전압을 생성하는 내부 전압발생기와 이를 포함하는 내부 클록 발생기 및 그 내부 전압발생 방법 | |
| KR100930416B1 (ko) | 반도체 집적 회로 및 그 제어 방법 | |
| US7154311B2 (en) | Delay locked loop in semiconductor memory device and locking method thereof | |
| US7863955B2 (en) | Semiconductor device and operation method thereof | |
| KR100902050B1 (ko) | 전원 제어 장치 및 이를 포함하는 ｄｌｌ 회로 | |
| KR101625635B1 (ko) | 전류 소모를 줄일 수 있는 클럭 신호 발생 회로, 및 이를 포함하는 반도체 장치 | |
| US7274237B2 (en) | Measure control delay and method having latching circuit integral with delay circuit | |
| US20080284527A1 (en) | Phase locked loop and method for operating the same | |
| KR20120081353A (ko) | 동기 회로 | |
| KR100896461B1 (ko) | 반도체 소자 및 그 동작방법 | |
| KR100863016B1 (ko) | 동작 모드 설정 장치, 이를 포함하는 반도체 집적 회로 및반도체 집적 회로의 제어 방법 | |
| KR20080100562A (ko) | 클럭 생성 회로 및 이를 이용한 반도체 메모리 장치 | |
| TWI407437B (zh) | 半導體記憶體裝置與驅動半導體記憶體裝置之方法 | |
| KR20020037525A (ko) | 지연 락 루프 회로를 구비한 동기형 반도체 메모리 장치 | |
| KR100945793B1 (ko) | Ｄｌｌ 회로 및 이를 포함하는 반도체 집적 회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20121121 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20131122 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20141126 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20151120 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20161125 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20171124 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20181126 Year of fee payment: 11 |