KR100679258B1 - 지연고정루프회로 및 그에 따른 전송코어클럭신호 발생방법 - Google Patents

지연고정루프회로 및 그에 따른 전송코어클럭신호 발생방법 Download PDF

Info

Publication number
KR100679258B1
KR100679258B1 KR1020050034348A KR20050034348A KR100679258B1 KR 100679258 B1 KR100679258 B1 KR 100679258B1 KR 1020050034348 A KR1020050034348 A KR 1020050034348A KR 20050034348 A KR20050034348 A KR 20050034348A KR 100679258 B1 KR100679258 B1 KR 100679258B1
Authority
KR
South Korea
Prior art keywords
clock signal
reference clock
phase
circuit
signals
Prior art date
Application number
KR1020050034348A
Other languages
English (en)
Other versions
KR20060112011A (ko
Inventor
김남석
조욱래
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050034348A priority Critical patent/KR100679258B1/ko
Priority to US11/371,555 priority patent/US7825710B2/en
Publication of KR20060112011A publication Critical patent/KR20060112011A/ko
Application granted granted Critical
Publication of KR100679258B1 publication Critical patent/KR100679258B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/07—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop using several loops, e.g. for redundant clock signal generation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Pulse Circuits (AREA)
  • Dram (AREA)

Abstract

본 발명은 지연고정루프회로 및 그에 따른 전송코어클럭신호 발생방법에 관한 것으로, 본 발명에 따른 인가되는 외부클럭신호를 수신하여 전송코어클럭 신호를 발생하는 지연고정루프 회로는, 체인형태로 구성되는 복수개의 딜레이 유닛들을 통하여 상기 외부클럭신호를 딜레이시켜 서로 다른 위상을 가지는 복수개의 레퍼런스 클럭신호들을 출력하는 지연회로부와; 상기 복수개의 레퍼런스 클럭 신호들 중 두개의 레퍼런스 신호들을 각각 독립적으로 선택하여 제어함에 의하여 상기 레퍼런스 클럭신호들의 개수의 1/2배에 해당하는 개수만큼의 전송코어클럭신호들을 서로 독립적으로 발생시킴에 있어, 상기 전송코어클럭신호들은 서로 다른 위상을 가지며 상기 외부클럭신호의 주기와 동일한 주기를 가지도록 하는 전송코어클럭신호발생부를 구비한다. 본 발명에 따르면 정확한 위상차를 가지는 전송코어 클럭신호들을 가각 독립적으로 발생시킬 수 있게 된다.
지연고정루프, 위상, 딜레이, 코어클럭신호, 레퍼런스 클럭신호

Description

지연고정루프회로 및 그에 따른 전송코어클럭신호 발생방법{Delay Lock loop circuits and method for transmitter core clock signals therefore}
도 1은 DDR 방식의 반도체 메모리 장치에서의 전송코어 클럭 신호를 이용하여 데이터를 송수신하기 위한 개략적인 타이밍도
도 2는 종래의 지연고정루프회로의 일예를 나타낸 블록도
도 3은 도 2의 내부클럭신호의 타이밍도
도 4는 종래의 지연고정루프회로의 다른예를 나타낸 블록도
도 5는 도 4의 내부 클럭신호의 타이밍도
도 6은 본발명의 일 실시예에 따른 지연고정루프회로의 블록도
도 7은 도 6의 위상먹스회로의 블록도
도 8은 도 7의 먹스회로의 회로도
도 9는 도 6의 전송코어 클럭신호의 위상 다이아그램
도 10은 도 6의 클럭신호들의 타이밍도
*도면의 주요 부분에 대한 부호의 설명*
210 : 지연회로부 300 : 전송코어클럭신호 발생부
220 : 위상먹스부 230 : 인터폴레이션부
250 : 위상검출부 260 : 제어회로부
본 발명은 반도체 메모리 장치에 이용되는 지연고정루프(DLL;Delay Lock Loop)회로 및 그에 따른 전송코어클럭신호 발생방법에 관한 것으로, 더욱 구체적으로는 반도체 메모리 장치에 이용되는 전송코어클럭신호 모두를 DCC(Duty Cycle Correction)회로를 사용함이 없이 독립적으로 하나씩 발생시키기 위한 지연고정루프 회로 및 그에 따른 전송코어클럭신호 발생방법에 관한 것이다.
반도체 기술의 빠른 진보에 힘입어, 수년 동안 개인용 컴퓨터, PDA(Portable Digital Assistant), 또는 휴대용 통신장치와 같은 현대 디지털 시스템은 성공적인 발전을 이루어 왔다.
하지만, 메모리, 통신장치, 또는 그래픽 장치와 같은 주변기기들의 속도 및 데이터 전송율의 개선에도 불구하고, 주변장치들의 동작속도는 마이크로 프로세서들의 동작속도를 따라 잡을 수 없었고, 항상 새로운 마이크로 프로세서들과 그들의 주변장치들 간에는 속도차가 존재해 왔다. 따라서, 고성능 디지털 시스템에서는 주변장치들의 대폭적인 속도개선이 요구되어 왔다.
주변장치의 속도를 개선하기 위한 하나의 해결책은 그 주변장치에 동기형 인 터페이스를 추가하는 것이다. 동기형 주변장치들의 전형적인 예로서는 동기형 DRAM 또는 동기형 SRAM과 같은 동기형 메모리 장치들을 들 수 있다.
특히, DDR(Double Data Rate)방식이 사용되는 동기형 반도체 메모리 장치에서는 신호속도가 점점 증가함에 따라 메모리장치의 출력데이터 윈도우가 점점 작아진다. 이에 반도체 메모리 장치를 구성하는 각각의 구성요소들은 데이터 윈도우를 넓히기 위해 에코 클럭(echo clock)과 같은 소스 동기클럭(source synchronous clock)을 출력하도록 요구되어지고 있으며, 정확한 데이터의 샘플링을 위해 상기 소스 동기클럭이 출력데이터의 중심에 위치하고 듀티비(duty ratio)가 50%가 되도록 요구되어 진다.
이러한 소스 클럭신호 및 데이터의 정확한 송수신을 제어하기 위하여는 4개의 위상을 가지는 전송코어클럭신호가 필요하게 된다. 이러한 4개의 위상을 가지는 코어클럭신호들을 발생시키기 위하여는 일반적으로 위상고정루프(Phase Lock Loop;PLL)회로 또는 지연고정루프(Delay Lock Loop;DLL)회로가 필요하다. 여기서 위상고정루프회로는 입력클럭신호의 지터(jitter)에 민감하고 내부 노이즈에 영향을 많이 받으며 지연고정루프회로에 비하여 불안정하다. 따라서 지연고정루프 회로가 일반적으로 동기형 반도체 메모리 장치에서 널리 이용되고 있다.
도 1은 DDR 방식의 반도체 메모리 장치에서의 전송코어(transmitter core) 클럭 신호를 이용하여 데이터를 송수신하기 위한 개략적인 타이밍도가 나타나 있다.
도 1을 참조하면, 데이터 패드(DQ)를 통하여 송수신되는 제1데이터(Data)는 제1코어클럭신호(K<0>)에 응답하여 데이터의 송신 또는 수신이 시작된다. 또한, 상기 제1코어클럭신호(K<0>)보다 위상이 90도 늦은 제2코어클럭신호(K<1>)에 응답하여 에코클럭(CQ,CQ＼)이 발생되고 이때는 상기 에코클럭(CQ,CQ＼)의 라이징에지 또는 폴링에지에 상기 데이터의 중심이 위치하게 된다.
그리고 상기 제2코어클럭신호(K<1>)보다 위상이 90도 늦은 제3코어클럭신호(K<2>)에 응답하여 제2데이터의 송수신이 시작되고, 상기 제3코어클럭신호(K<2>)보다 위상이 90도 늦은 제4코어클럭신호(K<3>)에 응답하여 상기 에코클럭(CQ,CQ＼)의 라이징에지 또는 폴링에지에 상기 제2데이터의 중심이 위치하게 되어 데이터의 샘플링을 정확하게 할 수 있도록 하고 있다.
상술한 바와 같은 정확한 데이터의 샘플링 및 데이터의 송수신을 위하여는 상기 코어 클럭신호들((K<0>,K<1>,K<2>,K<3>)은 에러 없이 정확한 위상차를 가져야만 한다.
도 2는 이러한 4개의 코어클럭신호들을 발생시키기 위한 종래의 지연고정루프회로를 일예를 나타낸 것이다.
도 2에 도시된 바와 같이, 종래의 지연고정루프 회로의 일예는 레퍼런스 루프(10), 위상먹스부(20), 인터폴레이션부(30), DCC부(40), 위상검출부(50), 및 제어부(60)를 구비한다.
상기 레퍼런스 루프(10)는 입력클럭인 외부클럭신호(C,C#)의 주기(T)에 해당되는 만큼의 딜레이를 균등하게 배분하여 복수개의 딜레이유닛을 통하여 상기 외부클럭신호(C,C#)를 딜레이시켜 레퍼런스 클럭신호들(KR<0,1,2,3,4,5,6,7>)을 발생시 킨다. 예를들어, 상기 외부클럭신호(C,C#)의 주기(T)를 8등분하는 경우 하나의 딜레이 유닛은 상기 외부클럭신호(C,C#)를 T/8 만큼의 딜레이 시킨다. 따라서 하나의 딜레이 유닛을 통과한 신호는 T/8 만큼 딜레이되며, 두개의 딜레이 유닛을 통과한 신호는 T/4 만큼 딜레이되고 n(n은 1이상의 자연수)개의 딜레이유닛을 통과한 신호는 상기 외부클럭신호(C,C#)에 대하여 nT/8만큼의 딜레이를 가지게 된다. 이에 따라 서로 다른 딜레이를 가지는 복수개의 레퍼런스 클럭신호들(KR<0,1,2,3,4,5,6,7>)이 출력되게 된다.
상기 위상먹스부(20)는 두개의 위상 먹스(Phase Mux; phase multiplexer)회로를 구비한다. 상기 위상 먹스회로들은 상기 제어부(60)에서 출력되는 선택제어신호들(PEVEN,EVEN,PODD,ODD)에 의하여 동시에 제어된다. 각각의 위상먹스회로들은 상기 레퍼런스 클럭신호들(KR<0,1,2,3,4,5,6,7>) 중 두개의 레퍼런스 클럭신호를 상기 선택제어신호들(PEVEN,EVEN,PODD,ODD)에 응답하여 각각 선택한다. 예를 들어 상기 두개의 위상먹스회로중 첫 번째의 위상먹스 회로에서 제1레퍼런스 클럭신호(KR<0>)와 제2레퍼런스 클럭신호(KR<1>)를 선택하게 되면, 두 번째 위상먹스 회로에서는 상기 첫 번째의 위상먹스 회로에서 선택한 제1레퍼런스 클럭신호(KR<0>)와 T/4 위상차를 가지는 제3레퍼런스 클럭신호(KR<2>)와 상기 제2레퍼런스 클럭신호(KR<1>)와 T/4의 위상차를 가지는 제4레퍼런스 클럭신호(KR<3>)를 선택하게 된다. 이는 상기 위상먹스회로들이 상기 제어부(60)에서 인가되는 동일한 선택제어신호들(PEVEN,EVEN,PODD,ODD)에 응답하여 상기 외부클럭신호(C,C#)에 가장 근접한 클럭신호를 선택하도록 구성되기 때문이다.
상기 인터폴레이션부(30)는 두개의 인터폴레이터(interpolator)회로를 구비한다. 상기 두개의 인터폴레이터 회로중 첫번째 인터폴레이터 회로는 상기 첫 번째 위상먹스회로에서 선택된 두개의 레퍼런스 클럭신호(예를들면, 제1레퍼런스 클럭신호(KR<0>)와 제2레퍼런스 클럭신호(KR<1>))를 상기 제어부(60)에서 인가되는 인터폴레이터 제어신호(VCNA,VCNB)에 응답하여 두개의 선택된 레퍼런스 클럭신호 사이에 있는 임의의 위상값을 가지는 제1인터폴레이션 신호를 발생시킨다. 또한 두 번째 인터폴레이터 회로는 상기 첫 번째 인터폴레이터 회로를 제어하는 인터폴레이터 제어신호와 동일한 제어신호(VCNA,VCNB)에 응답하여 두 번째 위상먹스회로에서 선택된 두개의 레퍼런스 신호(예를들면, 제3레퍼런스 클럭신호(KR<2>)와 제4레퍼런스 클럭신호(KR<3>))사이에 있는 임의의 위상값을 가지는 제2인터폴레이션 신호를 발생시킨다. 여기서 상기 제1인터폴레이션 신호와 상기 제2인터폴레이션 신호는 T/4만큼의 위상차를 가지도록 제어된다.
상기 DCC부(40)는 두개의 DCC(Duty Cycle Correction)회로를 구비하여 상기 제1인터폴레이션 신호 및 상기 제2인터폴레이션 신호의 듀티사이클이 50%가 되도록 보정하여 각각의 제1내부 클럭신호(K0) 및 제2내부클럭신호(K1)를 발생시킨다.
상기 위상 검출부(50)는 상기 제1내부클럭신호(K0)와 상기 외부클럭신호(C,C#)의 위상을 비교하여 그 차이에 대응되는 검출신호(PHADV)를 상기 제어부(60)에 인가한다.
상기 제어부(60)는 카운터회로를 구비하는 FSM(Final State Machine)회로 및 D/A 컨버터 회로를 구비하여 상기 위상검출부(50)에서 인가되는 검출신호(PHADV)에 응답하여 선택제어신호들(PEVEN,EVEN,PODD,ODD) 및 인터폴레이터 제어신호(VCNA,VCNB)를 발생시켜 상기 위상 먹스부(20) 및 인터폴레이션부(30)를 제어한다.
도 3는 도 2에서 발생되는 제1내부클럭신호(K0)와 제2내부클럭신호(K1)를 나타낸 것이다.
도 3에 도시된 바와 같이, 도 2의 종래의 지연고정루프회로는 두개의 내부클럭신호(K0,K1)를 발생시키고 두개의 내부클럭신호(K0,K1)의 라이징 에지와 폴링에지를 이용하여 통하여 4개의 전송코어클럭신호의 역할을 수행하도록 하고 있다. 즉 제1내부클럭신호(K0)의 라이징 에지시점을 제1전송코어클럭신호(K<0>)로 이용하고, 상기 제1내부클럭신호(K0)보다 위상이 T/4만큼 늦은 제2내부클럭신호(K1)의 라이징 에지시점을 제2전송코어클럭신호(K<1>)로 이용하고, 상기 제1내부클럭신호(K0)의 폴링에지시점을 제3전송코어클럭신호(K<2>)로 이용하고, 상기 제2내부클럭신호(K1)의 폴링에지시점을 제4전송코어클럭신호(K<3>)로 이용하고 있다.
도 4는 이러한 4개의 코어클럭신호들을 발생시키기 위한 종래의 지연고정루프회로를 다른 예를 나타낸 것이다.
도 4에 도시된 바와 같이, 종래의 지연고정루프 회로의 다른예는 레퍼런스 루프(110), 위상먹스부(120), 인터폴레이션부(130), 딜레이부(134), DCC부(140), 위상검출부(150), 및 제어부(160)를 구비한다.
상기 레퍼런스 루프(110)는 입력클럭인 외부클럭신호(C,C#)의 주기(T)에 해당되는 만큼의 딜레이를 균등하게 배분하여 복수개의 딜레이유닛을 통하여 상기 외 부클럭신호(C,C#)를 딜레이시켜 레퍼런스 클럭신호들(KR<0,1,2,3,4,5,6,7>)을 발생시킨다. 예를들어, 상기 외부클럭신호(C,C#)의 주기(T)를 8등분하는 경우 하나의 딜레이 유닛은 상기 외부클럭신호(C,C#)를 T/8 만큼의 딜레이 시킨다. 따라서 하나의 딜레이 유닛을 통과한 신호는 T/8 만큼 딜레이되며, 두개의 딜레이 유닛을 통과한 신호는 T/4 만큼 딜레이되고 n(n은 1이상의 자연수)개의 딜레이유닛을 통과한 신호는 상기 외부클럭신호(C,C#)에 대하여 nT/8 만큼의 딜레이를 가지게 된다. 이에 따라 서로 다른 딜레이를 가지는 복수개의 레퍼런스 클럭신호들(KR<0,1,2,3,4,5,6,7>)이 출력되게 된다.
상기 위상먹스부(120)는 도 2와는 달리 하나의 위상 먹스회로를 구비한다. 상기 위상 먹스회로는 상기 제어부(160)에서 출력되는 선택제어신호들(PEVEN,EVEN,PODD,ODD)에 의하여 제어된다. 상기 위상먹스 회로는 상기 레퍼런스 클럭신호들(KR<0,1,2,3,4,5,6,7>) 중 두개의 레퍼런스 클럭신호를 상기 선택제어신호들(PEVEN,EVEN,PODD,ODD)에 응답하여 선택한다. 예를 들어 제1레퍼런스 클럭신호(KR<0>)와 제2레퍼런스 클럭신호(KR<1>)를 선택하게 된다. 이는 상기 위상먹스회로들이 상기 제어부(160)에서 인가되는 동일한 선택제어신호들(PEVEN,EVEN,PODD,ODD)에 응답하여 상기 외부클럭신호(C,C#)에 가장 근접한 클럭신호를 선택하도록 구성되기 때문이다.
상기 인터폴레이션부(130)는 하나의 인터폴레이터(interpolator)회로를 구비한다. 상기 인터폴레이터 회로는 상기 위상먹스회로에서 선택된 두개의 레퍼런스 클럭신호(예를들면, 제1레퍼런스 클럭신호(KR<0>)와 제2레퍼런스 클럭신호(KR<1>))를 상기 제어부(160)에서 인가되는 인터폴레이터 제어신호(VCNA,VCNB)에 응답하여 두개의 선택된 레퍼런스 클럭신호 사이에 있는 임의의 위상값을 가지는 제1인터폴레이션 신호를 발생시킨다.
상기 딜레이부(134)에서는 상기 제1인터폴레이션 신호를 T/4만큼의 위상만큼 딜레이 시킨다.
상기 DCC부(140)는 두개의 DCC(Duty Cycle Correction)회로를 구비하여 상기 제1인터폴레이션 신호 및 상기 딜레이부(134)를 통과한 딜레이 신호를 듀티사이클이 50%가 되도록 보정하여 각각의 제1내부 클럭신호(K0) 및 제2내부클럭신호(K1)를 발생시킨다.
상기 위상 검출부(150)는 상기 제1내부클럭신호(K0)와 상기 외부클럭신호(C,C#)의 위상을 비교하여 그 차이에 대응되는 검출신호(PHADV)를 상기 제어부(160)에 인가한다.
상기 제어부(160)는 카운터회로를 구비하는 FSM(Final State Machine)회로 및 D/A 컨버터 회로를 구비하여 상기 위상검출부(50)에서 인가되는 검출신호(PHADV)에 응답하여 선택제어신호들(PEVEN,EVEN,PODD,ODD) 및 인터폴레이터 제어신호(VCNA,VCNB)를 발생시켜 상기 위상 먹스부(120) 및 인터폴레이션부(130)를 제어한다.
이상의 과정에 의하여 발생된 내부클럭신호들(K0,K1)은 도 5에 도시되어 있 으며 이상적으로는 도 3에서의 제1내부클럭신호(K0)와 제2내부클럭신호(K1)와 동일한 기능을 수행하게 된다.
이러한 종래의 지연고정루프회로들에서는 전송코어클럭신호로써 상기 제1내부클럭신호(K0) 및 제2내부클럭신호(K1)의 라이징에지와 폴링에지를 다 사용함으로 인하여 에러가 발생될 여지가 있다. 즉 DCC회로를 함으로 인하여 내부클럭신호를 발생하기 위한 클럭 트리(tree)가 길어져서 추가적으로 지연고정루프회로 및/또는 클럭트리의 끝에 클럭버퍼가 필요하게 되는 문제점이 있고, 이에 따른 에러가 발생할 여지가 있다. 또한 DCC회로는 입력클럭신호의 듀티사이클을 보정하는 데 한계가 있으며 DCC회로 자체의 에러등으로 인하여 정확한 위상차를 갖는 4개의 전송코어 클럭신호를 발생시키기가 어렵다. 또한 도 4에 도시된 지연고정루프회로의 경우에는 딜레이부에서 딜레이의 컨트롤이 정확하지 않으면 에러 발생가능성이 높다.
따라서, 이러한 종래의 회로에 비하여에러 발생 여지가 적고 정확한 위상차를 가지는 전송코어클럭신호들을 발생시킬수 있는 지연고정루프회로가 필요하게 되었다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 극복할 수 있는 지연고정루프회로 및 그에 따른 전송코어클럭신호 발생방법을 제공하는 데 있다.
본 발명의 다른 목적은 DCC회로가 필요없는 지연고정루프회로 및 그에 따른 전송코어클럭신호 발생방법을 제공하는데 있다.
본 발명의 또 다른 목적은 전송코어 클럭신호들의 위상에러를 줄일 수 있는 지연고정루프회로 및 그에 따른 전송코어클럭신호 발생방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 전송코어 클럭신호 발생에 있어 제어가 용이한 지연고정루프회로 및 그에 따른 전송코어클럭신호 발생방법을 제공하는 데 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 양상(aspect)에 따라, 본 발명에 따른 인가되는 외부클럭신호를 수신하여 전송코어클럭 신호를 발생하는 지연고정루프 회로는, 체인형태로 구성되는 복수개의 딜레이 유닛들을 통하여 상기 외부클럭신호를 딜레이시켜 서로 다른 위상을 가지는 복수개의 레퍼런스 클럭신호들을 출력하는 지연회로부와; 상기 복수개의 레퍼런스 클럭 신호들 중 두개의 레퍼런스 신호들을 각각 독립적으로 선택하여 제어함에 의하여 상기 레퍼런스 클럭신호들의 개수의 1/2배에 해당하는 개수만큼의 전송코어클럭신호들을 서로 독립적으로 발생시킴에 있어, 상기 전송코어클럭신호들은 서로 다른 위상을 가지며 상기 외부클럭신호의 주기와 동일한 주기를 가지도록 하는 전송코어클럭신호발생부를 구비한다.
상기 지연회로부를 구성하는 복수개의 딜레이 유닛들 각각은 상기 외부클럭신호의 주기에 해당하는 딜레이 만큼을 균등하게 배분하여 각각 딜레이시킬 수 있으며, 상기 전송코어클럭신호발생부는, 인가되는 동일한 선택제어신호들에 각각 응답하여 상기 레퍼런스 클럭신호들 중 상기 외부 클럭신호에 가장 근접하는 두개의 레퍼런스 클럭신호들을 각각 독립적으로 선택하여 출력하는 복수개의 위상 먹스회로들을 구비하는 위상 먹스부와, 인가되는 동일한 인터폴레이터 제어신호들에 각각 응답하여, 상기 선택된 두개의 레퍼런스 클럭신호들 사이에 있는 특정위상을 가지는 전송코어클럭신호들을 각각 독립적으로 출력하는 복수개의 위상 인터폴레이터회로들을 구비하는 인터폴레이션부와, 상기 인터폴레이터 회로들 중 선택된 어느 하나의 인터폴레이터 회로에서 출력되는 전송코어클럭신호와 상기 외부클럭신호의 위상을 비교하여 그 위상차이에 대응하는 검출신호를 출력하는 위상 검출부와, 상기 위상 검출부의 검출신호에 응답하여 상기 선택제어신호들 및 상기 위상 인터폴레이터 제어신호들을 발생시키는 제어회로부를 구비할 수 있다.
상기 복수개의 위상먹스 회로들 각각은 상기 레퍼런스 클럭신호들 중 상기지연회로부의 짝수번째 딜레이 유닛을 통과한 레퍼런스 클럭 신호들 중 어느 하나와, 상기 지연회로부의 홀수번째 딜레이 유닛을 통과한 레퍼런스 클럭신호들 중 어느 하나를 각각 선택할 수 있으며, 상기 복수개의 위상먹스회로들 중 어느 하나의 위상먹스 회로에 의해 선택되는 두개의 레퍼런스 클럭신호들은 상기 복수개의 딜레이 유닛들 중 선택된 어느 하나의 딜레이 유닛의 입력신호와 출력신호일 수 있다.
상기 제어회로부는, 카운터회로를 구비하여 상기 위상검출부의 검출신호에 응답하여 상기 선택제어신호들을 발생시키는 FSM회로와, 상기 FSM 내의 카운터 회로에서 출력되는 출력신호중 일부에 응답하여 상기 인터폴레이터 제어신호들을 발생시키는 D/A 컨버터 회로를 구비할 수 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 다른양상에 따라, 본 발명에 따른 외부클럭신호를 수신하여 전송코어클럭신호들을 발생하는 지연고정루프회로는, 상기 외부클럭신호의 주기에 해당되는 딜레이 만큼을 균등하게 배분하 여 딜레이시키기 위한 체인형태로 구비되는 8개의 딜레이 유닛들을 구비하여, 상기 외부클럭신호가 상기 딜레이 유닛들을 각각 통과한 서로 다른 위상을 가지는 제1 내지 제8의 레퍼런스 클럭신호들을 각각 발생시키는 지연회로부와; 상기 레퍼런스 클럭신호들 중 상기 외부클럭신호와 가장 근접한 위상 차이를 가지는 두개의 레퍼런스 클럭신호들을 선택하는 제1위상먹스 회로와, 상기 제1위상먹스 회로에서 선택되지 않은 나머지 레퍼런스 클럭신호들 중 상기 외부 클럭신호와 가장 근접한 위상 차이를 가지는 두개의 레퍼런스 클럭신호들을 선택하는 제2위상 먹스 회로와, 상기 제1 및 제2위상먹스 회로에서 선택되지 않은 나머지 레퍼런스 클럭 신호들 중 상기 외부클럭 신호와 가장 근접한 위상차이를 가지는 두개의 레퍼런스 클럭신호들을 선택하는 제3위상먹스 회로와, 상기 제1 내지 제3위상먹스 회로에서 선택하지 않은 나머지 두개의 레퍼런스 클럭신호들을 선택하는 제4위상먹스회로를 구비하되, 상기 제1내지 제4위상먹스 회로들은 각각 동일한 구조를 가지며 동일한 선택제어신호들에 의해 제어되는 위상 먹스부와; 상기 제1위상먹스회로에서 출력되는 두개의 레퍼런스 클럭신호들을 인터폴레이션하여 제1전송코어클럭신호를 출력하는 제1위상인터폴레이터회로와, 상기 제2위상먹스회로에서 출력되는 두개의 레퍼런스 클럭신호들을 인터폴레이션하여 제2전송코어클럭신호를 출력하는 제2위상인터폴레이터 회로와, 상기 제3위상먹스회로에서 출력되는 두개의 레퍼런스 클럭신호들을 인터폴레이션하여 제3전송코어클럭신호를 출력하는 제3위상인터폴레이터 회로와, 상기 제4위상먹스회로에서 출력되는 두개의 레퍼런스 클럭신호들을 인터폴레이션하여 제4전송코어클럭신호를 출력하는 제4위상인터폴레이터 회로를 구비하되, 상기 제1 내지 제 4위상인터폴레이터 회로들은 동일한 인터폴레이터 제어신호들에 의해 제어되는 인터폴레이션부와; 상기 제1전송코어클럭신호와 상기 외부클럭신호의 위상을 비교하여 그 위상차이에 대응하는 검출신호를 출력하는 위상 검출부와; 상기 위상 검출부의 검출신호에 응답하여 상기 선택제어신호들 및 상기 인터폴레이터 제어신호들을 발생시키는 제어회로부를 구비한다.
상기 제1레퍼런스 클럭신호와 상기 제2레퍼런스 클럭신호, 상기 제2레퍼런스 클럭신호와 상기 제3레퍼런스 클럭신호, 상기 제3레퍼런스 클럭신호와 상기 제4레퍼런스 클럭신호, 상기 제4레퍼런스 클럭신호와 상기 제5레퍼런스 클럭신호, 상기 제5레퍼런스 클럭신호와 상기 제6레퍼런스 클럭신호, 상기 제6레퍼런스 클럭신호와 상기 제7레퍼런스 클럭신호, 상기 제7레퍼런스 클럭신호와 제8레퍼런스 클럭신호, 및 상기 제8레퍼런스 클럭신호와 상기 제1레퍼런스 클럭신호는 각각 45도의 위상차를 가질 수 있다.
상기 제1 내지 제4 위상먹스회로들 중 어느 하나의 위상먹스 회로에 의해 선택되는 두개의 레퍼런스 클럭신호들은 상기 8개의 딜레이 유닛들 중 선택된 어느 하나의 딜레이 유닛의 입력신호와 출력신호일 수 있으며, 상기 제1전송코어클럭신호와 상기 제2전송코어클럭신호, 상기 제2전송코어클럭신호와 상기 제3전송코어클럭신호, 상기 제3전송코어클럭신호와 상기 제4전송코어클럭신호, 및 상기 제4전송코어클럭신호와 상기 제1전송코어클럭신호는 각각 90도의 위상차를 가질 수 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 또 다른 양상에 따라, 본 발명에 따른 지연고정루프회로에서 외부클럭신호를 수신하여 전송코어클럭 신호들을 발생하는 전송코어클럭신호 발생방법은, 상기 외부클럭신호를 복수개의 딜레이유닛들을 통하여 각각 딜레이시켜 상기 딜레이 유닛들을 통과한 복수개의 레퍼런스 클럭신호들을 발생시키는 단계와; 상기 복수개의 레퍼런스 클럭신호들 중 상기 외부 클럭신호와 가장 근접한 위상차이를 가지는 두개의 레퍼런스 클럭신호들을 각각 선택하여 인터폴레이션 함에 의하여 서로 다른 위상을 가지며 상기 외부클럭신호와 동일한 주기를 가지는 복수개의 전송코어클럭신호들을 각각 독립적으로 발생시키는 단계를 구비한다.
상기 복수개의 딜레이 유닛들 각각은 상기 외부클럭신호의 주기에 해당하는 딜레이 만큼을 균등하게 배분하여 각각 딜레이시키며, 상기 선택되는 두개의 레퍼런스 클럭신호들은 상기 복수개의 딜레이 유닛들 중 선택된 어느 하나의 딜레이 유닛의 입력신호와 출력신호일 수 있다.
상기 전송코어클럭신호들은 DDR기능을 하는 반도체 메모리 장치에 적용될 수 있다.
상기한 구성에 따르면, 전송코어 클럭신호를 각각 독립적으로 발생시키고, 동일한 제어신호들로 제어함에 의하여 에러 발생을 줄일 수 있으며 제어가 용이하다.
이하에서는 본 발명의 바람직한 실시예가, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의 도 없이, 첨부한 도면들을 참조로 하여 상세히 설명될 것이다.
도 6은 본 발명의 일 실시예에 따른 지연고정루프회로의 블록도를 나타낸 것이다.
도 6에 도시된 바와 같이, 본 발명의 일 실시예에 따른 지연고정루프회로는 지연회로부(210)와 전송코어클럭신호 발생부(300)를 구비한다.
상기 지연회로부(210)는 체인형태로 구성되는 복수개의 딜레이 유닛들을 통하여 인가되는 외부클럭신호(C,C#)를 딜레이시켜 서로 다른 위상을 가지는 복수개의 레퍼런스 클럭신호들(KR<7:0>)을 출력한다.
상기 전송코어 클럭신호 발생부(300)는 상기 복수개의 레퍼런스 클럭 신호들(KR<7:0>) 중 두개의 레퍼런스 신호들을 각각 독립적으로 선택하여 제어함에 의하여 상기 레퍼런스 클럭신호들(KR<7:0>)의 개수의 1/2배에 해당하는 개수만큼의 전송코어클럭신호들(K<0>,K<1>,K<2>,K<3>)을 서로 독립적으로 발생시킴에 있어, 상기 전송코어클럭신호들(K<0>,K<1>,K<2>,K<3>)은 서로 다른 위상을 가지며 상기 외부클럭신호(C,C#)의 주기(T)와 동일한 주기를 가지도록 한다. 상기 전송코어 클럭신호 발생부(300)는 위상먹스부(220), 인터폴레이션부(230), 위상검출부(240), 및 제어회로부(260)를 구비하여 루프회로를 구성한다.
상기 지연회로부(210)는 레퍼런스 루프라고도 불리며, 체인형태로 구성되는 복수개의 딜레이 유닛들을 구비한다. 상기 복수개의 딜레이 유닛들 각각은 상기 외부클럭신호(C,C#)의 주기(T)에 해당하는 딜레이 만큼을 균등하게 배분하여 각각 딜 레이시켜 출력한다. 예를들면, 상기 외부클럭신호(C,C#)의 주기가 2ns이고 상기 지연회로부(210)가 8개의 딜레이 유닛들로 구성되어 있다면, 한 딜레이 유닛이 담당하는 딜레이 량은 0.25ns가 된다. 따라서 하나의 딜레이 유닛을 통과한 신호는 T/8 (45도)만큼 딜레이되며, 두개의 딜레이 유닛을 통과한 신호는 T/4(90도) 만큼 딜레이되고 n(n은 1이상의 자연수)개의 딜레이 유닛을 통과한 신호는 상기 외부클럭신호(C,C#)에 대하여 nT/8 만큼의 딜레이를 가지게 된다. 이에 따라 서로 다른 딜레이를 가지는 복수개의 레퍼런스 클럭신호들(KR<7:0>)이 출력되게 된다.
상기 위상먹스부(220)는 인가되는 동일한 선택제어신호들(PEVEN,EVEN,PODD,ODD)에 각각 응답하여 상기 레퍼런스 클럭신호들(KR<7:0>) 중 상기 외부 클럭신호에 가장 근접하는 두개의 레퍼런스 클럭신호들을 각각 독립적으로 선택하여 출력하기 위한 것으로 복수개의 위상 먹스회로들(222,224,226,228)을 구비한다. 예를 들어 상기 위상 먹스부(220)는 4개의 위상먹스회로들(222,224,226,228)을 구비한다. 상기 위상먹스 회로들(222,224,226,228) 각각은 두개의 CMOS 4:1 먹스회로를 각각 구비하여 구성될 수 있다.
상기 4개의 위상먹스 회로들(222,224,226,228) 중 제1위상먹스회로(222)는 상기 레퍼런스 클럭신호들(KR<7:0>) 중 상기 외부클럭신호(C,C#)와 가장 근접한 위상 차이를 가지는 두개의 레퍼런스 클럭신호들(예를들어, KR<0,1>)을 선택하고, 제2위상먹스회로(224)는 상기 제1위상먹스 회로(224)에서 선택되지 않은 나머지 레퍼 런스 클럭신호들(예를들어,KR<2,3,4,5,6,7>) 중 상기 외부 클럭신호(C,C#)와 가장 근접한 위상 차이를 가지는 두개의 레퍼런스 클럭신호들(예를들어,KR<2,3>)을 선택한다. 그리고, 제3위상먹스 회로(226)는 상기 제1 및 제2위상먹스 회로(222,224)에서 선택되지 않은 나머지 레퍼런스 클럭 신호들(예를들어, KR<4,5,6,7>) 중 상기 외부클럭 신호(C,C#)와 가장 근접한 위상차이를 가지는 두개의 레퍼런스 클럭신호들(예를들어, KR<4,5>)을 선택하고, 제4위상먹스회로(228)에서는 상기 제1 내지 제3위상먹스 회로(222,224,226)에서 선택하지 않은 나머지 두개의 레퍼런스 클럭신호들(예를들어, KR<6,7>)을 선택하게 된다.
상기 위상먹스회로들(222,224,226,228) 각각은 상기 레퍼런스 클럭신호들(KR<7:0>) 중 상기 지연회로부(210)의 짝수번째 딜레이 유닛을 통과한 레퍼런스 클럭신호들(KR<0,2,4,6>) 중 어느 하나와, 상기 지연회로부(210)의 홀수번째 딜레이 유닛을 통과한 레퍼런스 클럭신호들(KR<1,3,5,7>) 중 어느 하나를 선택하게 된다. 그리고, 상기 위상먹스회로들(222,224,226,228)에서 각각 선택되는 레퍼런스 클럭신호들의 위상차를 고려하여 상기 위상먹스회로들(222,224,226,228) 각각에 입력되는 레퍼런스 클럭신호들(KR<7:0>)의 입력순서를 달리한다. 예를 들어, 제1레퍼런스 클럭신호((KR<0>)가 제1위상먹스회로(222)에서 첫 번째 입력신호로 입력된다면, 제2위상먹스회로(224)에서는 네 번째 입력신호로 하여 입력되고 제3위상먹스회로(226) 에서는 세 번째 입력으로 입력되고, 상기 제4위상먹스회로(228)에서는 두 번째 입력으로 입력되게 된다. 이것은 나머지 레퍼런스 클럭신호(KR<1,2,3,4,5,6,7>)들도 마찬가지로 입력순서가 결정된다. 이는 어느 하나의 위상먹스회로(예를들면, 제1위상먹스회로)에서 선택된 한쌍의 레퍼런스 클럭신호들과 인접하는 다른 위상먹스회로(예를들면, 제2위상먹스회로)에서 선택된 한쌍의 레퍼런스 클럭신호들 각각의 위상차를 일정하게 유지하기 위함이다.
여기서, 상기 복수개의 위상먹스회로들(222,224,226,228) 중 어느 하나의 위상먹스 회로에 의해 선택되는 한쌍인 두개의 레퍼런스 클럭신호들은 상기 복수개의 딜레이 유닛들 중 선택된 어느 하나의 딜레이 유닛의 입력신호와 출력신호일 수 있다.
상기 제1내지 제4위상먹스 회로들(222,224,226,228)은 각각 동일한 구조를 가지며 동일한 선택제어신호들(PEVEN,EVEN,PODD,ODD)에 의해 제어되고 또한 각각의 레퍼런스 클럭신호들(KR<7:0>)의 입력순서를 상기 제1내지 제4위상먹스 회로들(222,224,226,228)마다 달리하기 때문에 상기 제1 내지 제4위상먹스회로들(222,224,226,228)에서 각각 선택되어 출력되는 각각의 한쌍의 레퍼런스 클럭신호들 각각은 한주기(T)를 균등하게 분배한 위상차를 각각 가지게 된다.
상기 4개의 위상먹스 회로들(222,224,226,228) 중 하나인 제1위상먹스회로(222)의 회로가 도 7에 나타나 있다.
도 7에 도시된 바와 같이, 상기 제1위상먹스회로(222)는 6개의 2:1먹스회로 들(MUX1 내지 MUX6)을 구비하여, 짝수번째 딜레이 유닛을 통과한 레퍼런스 클럭 신호들(KR<0,2,4,6>) 중 어느 하나의 레퍼런스 클럭신호(KR<i>)를 선택하기 위한 이븐(even)먹스회로(222a)와 홀수번째 딜레이 유닛을 통과한 레퍼런스 클럭 신호들(KR<1,3,5,7>) 중 어느 하나의 레퍼런스 클럭신호(KR<i+1>)를 선택하기 위한 오드(odd)먹스회로(222b)로 구성된다. 예를들어, 상기 이븐먹스회로(222a)를 구성하는 제1이븐먹스(MUX1)는 짝수번째 딜레이 유닛을 통과한 레퍼런스 클럭 신호들(KR<0,2,4,6>) 중 제1 및 제3레퍼런스 클럭신호((KR<0,2>)를 입력으로 하고 선택제어신호(PEVEN)에 응답하여 제1 또는 제3레퍼런스 클럭신호((KR<0,2>)중 어느 하나를 선택하여 출력한다. 상기 이븐먹스회로(222a)를 구성하는 제2이븐먹스(MUX2)는 짝수번째 딜레이 유닛을 통과한 레퍼런스 클럭 신호들(KR<0,2,4,6>) 중 제5 및 제7레퍼런스 클럭신호(KR<4,6>)를 입력으로 하고 선택제어신호(PEVEN)에 응답하여 제5 또는 제7레퍼런스 클럭신호((KR<4,6>)중 어느 하나를 선택하여 출력한다. 상기 제3이븐먹스(MUX3)에서는 상기 제1이븐먹스(MUX1) 및 상기 제2이븐먹스(MUX2)에서 출력되는 각각의 출력신호를 입력으로 하고 선택제어신호(EVEN)에 응답하여 상기 제1이븐먹스(MUX1) 및 상기 제2이븐먹스(MUX2)의 출력신호중 어느 하나(KR<i>)를 선택하여 출력한다. 또한, 상기 오드먹스회로(222b)를 구성하는 제1오드먹스(MUX4)는 홀수번째 딜레이 유닛을 통과한 레퍼런스 클럭 신호들(KR<1,3,5,7>) 중 제2 및 제4레 퍼런스 클럭신호((KR<1,3>)를 입력으로 하고 선택제어신호(PODD)에 응답하여 제2 또는 제4레퍼런스 클럭신호((KR<1,3>)중 어느 하나를 선택하여 출력한다. 상기 오드먹스회로(222b)를 구성하는 제2오드먹스(MUX5)는 홀수번째 딜레이 유닛을 통과한 레퍼런스 클럭 신호들(KR<1,3,5,7>) 중 제6 및 제8레퍼런스 클럭신호(KR<5,7>)를 입력으로 하고 선택제어신호(PODD)에 응답하여 제6 또는 제8레퍼런스 클럭신호((KR<5,7>)중 어느 하나를 선택하여 출력한다. 상기 제3오드먹스(MUX6)에서는 상기 제1오드먹스(MUX4) 및 상기 제2오드먹스(MUX5)에서 출력되는 각각의 출력신호를 입력으로 하고 선택제어신호(ODD)에 응답하여 상기 제1오드먹스(MUX4) 및 상기 제2오드먹스(MUX5)의 출력신호중 어느 하나(KR<i+1>)를 선택하여 출력한다.
상기 6개의 2:1먹스(MUX1 내지 MUX6)는 각각 동일한 구조로 구성되며, 이들의 회로도는 도 8에 도시되어 있다. 도 8을 참조하면, 상기 먹스회로들(MUX1 내지 MUX6) 각각은 8개의 모스 트랜지스터(Q1 내지 Q8)와 두개의 인버터회로(I1,I2)를 구비한다.
상기 먹스회로는, 전원전압 단자와 일단이 연결되고 제1입력(IN0)을 게이트로 수신하는 제1피모스 트랜지스터(Q1)와, 상기 제1피모스 트랜지스터(Q1)와 직렬로 연결되고 게이트로 선택제어신호(SEL)의 인버팅신호를 수신하는 제2피모스 트랜지스터(Q2)와, 상기 제2피모스 트랜지스터(Q2)와 직렬로 연결되고 상기 선택제어신호(SEL)를 게이트로 수신하는 제1엔모스트랜지스터(Q3)와, 상기 제1엔모스 트랜지 스터(Q3)와 접지단자 사이에 연결되고 제1입력(IN0)을 게이트로 수신하는 제2엔모스 트랜지스터(Q8)를 구비한다. 또한, 전원전압 단자와 일단이 연결되고 제2입력(IN1)을 게이트로 수신하는 제3피모스 트랜지스터(Q5)와, 상기 제3피모스 트랜지스터(Q5)와 직렬로 연결되고 게이트로 선택제어신호(SEL)를 수신하는 제4피모스 트랜지스터(Q6)와, 상기 제4피모스 트랜지스터(Q6)와 직렬로 연결되고 상기 선택제어신호(SEL)의 인버팅신호를 게이트로 수신하는 제3엔모스트랜지스터(Q7)와, 상기 제3엔모스 트랜지스터(Q7)와 접지단자 사이에 연결되고 제2입력(IN1)을 게이트로 수신하는 제4엔모스 트랜지스터(Q8)를 구비한다.
도 6의 설명으로 돌아가서, 상기 인터폴레이션부(230)는 인가되는 동일한 인터폴레이터 제어신호들(VCNA,VCNB)에 각각 응답하여, 상기 선택된 두개의 레퍼런스 클럭신호들 사이에 있는 특정위상을 가지는 전송코어클럭신호들(K<0>,K<1>,K<2>,K<3>)을 각각 독립적으로 출력하는 복수개의 위상 인터폴레이터회로들(예를들면 제1내지 제4인터폴레이터 회로(232,234,236,238))을 구비한다.
상기 제1인터폴레이터회로(232)는 상기 제1위상먹스회로(222)에서 출력되는 두개의 레퍼런스 클럭신호들(예를들면, KR<0,1>)을 인터폴레이션하여 제1전송코어클럭신호(K<0>)를 출력한다. 상기 제2인터폴레이터 회로(234)는 상기 제2위상먹스회로(224)에서 출력되는 두개의 레퍼런스 클럭신호들(예를들면, KR<2,3>)을 인터폴레이션하여 제2전송코어클럭신호(K<1>)를 출력한다. 상기 제3인터폴레이터회로(236)는 상기 제3위상먹스회로(226)에서 출력되는 두개의 레퍼런스 클럭신호들(예를들 면, KR<4,5>)을 인터폴레이션하여 제3전송코어클럭신호(K<2>)를 출력한다. 상기 제4위상인터폴레이터 회로(238)는 상기 제4위상먹스회로(228)에서 출력되는 두개의 레퍼런스 클럭신호들(예를들면, KR<6,7>)을 인터폴레이션하여 제4전송코어클럭신호(K<3>)를 출력한다. 여기서 상기 제1 내지 제4위상인터폴레이터 회로들(232,234,236,238)은 동일한 인터폴레이터 제어신호들(VCNA,VCNB)에 의해 제어되므로 상기 제1내지 제4 전송코어 클럭신호들(K<0>,K<1>,K<2>,<K<3>)은 균등하게 배분된 위상차를 가지게 된다. 예를 들면, 상기 제1전송코어클럭신호(K<0>)와 상기 제2전송코어클럭신호(K<1>), 상기 제2전송코어클럭신호K<1>와 상기 제3전송코어클럭신호K<2>, 상기 제3전송코어클럭신호K<2>와 상기 제4전송코어클럭신호K<3>, 및 상기 제4전송코어클럭신호K<3>와 상기 제1전송코어클럭신호K<1>는 각각 90도의 위상차를 가질 수 있다. 즉 상기 지연고정 루프가 락(lock)된 상태에서 상기 제1 내지 제4 전송코어 클럭신호들(K<0>,K<1>,K<2>,<K<3>)은 각각 하나의 주기(T)를 기준으로 0, T/4, T/2, 3/4의 위상을 가지게 된다.
상기 위상검출부(250)는 상기 인터폴레이터 회로들(232,234,236,238) 중 선택된 어느 하나의 인터폴레이터 회로(예를들면, 제1인터폴레이터 회로(232))에서 출력되는 전송코어클럭신호(예를들면, K<0>)와 상기 외부클럭신호(C,C#)의 위상을 비교하여 그 위상차이에 대응하는 검출신호(PHADV)를 출력한다. 즉, 상기 전송코어 클럭신호(K<0>)와 상기 외부클럭신호(C,C#)를 비교하여 딜레이 또는 위상차가 원하는 양보다 큰지 작은지를 결정하고 그 결과값을 상기 제어회로부(260)에 전송한다. 상기 위상검출부(250)를 구성하는 위상검출회로는 에지 트리거드 래치(edge triggered latch)회로로 구성될 수 있다.
상기 제어회로부(260)는 상기 위상 검출부(250)의 검출신호(PHADV)에 응답하여 상기 선택제어신호들(PEVEN,EVEN,PODD,ODD) 및 상기 위상 인터폴레이터 제어신호들(VCNA,VCNB)을 발생시킨다. 상기 제어회로부(260)는, 카운터회로를 구비하여 상기 위상검출부(250)의 검출신호(PHADV)에 응답하여 상기 선택제어신호들(PEVEN,EVEN,PODD,ODD)을 발생시키는 FSM(Final State Machine)회로와, 상기 FSM 내의 카운터 회로에서 출력되는 출력신호중 일부에 응답하여 상기 인터폴레이터 제어신호들(VCNA,VCNB)을 발생시키는 D/A 컨버터 회로를 구비한다.
예를들어, 상기 FSM회로는 상기 FSM회로내에 8bit 카운터를 구비하고 상기 카운터의 상위 3bit를 이용하여 상기 선택제어신호들(PEVEN,EVEN,PODD,ODD)을 발생시킨다. 상기 선택제어신호들(PEVEN,EVEN,PODD,ODD)은 상기 제1위상먹스회로(222)의 입력중에서 상기 외부클럭신호(C,C#)와 가장 가까운 한쌍의 레퍼런스 클럭신호를 선택하도록 제어한다. 또한 상기 카운터의 출력중 하위 5bit의 정보를 가지고 상기 D/A 컨버터 회로에서는 인터폴레이션부(230)의 인터폴레이터 회로들(232,234,236,238)을 제어하기 위한 인터폴레이터 제어신호들(VCNA,VCNB)을 발생시킨다. 예를들어, 상기 인터폴레이터 제어신호들(VCNA,VCNB)이 제1인터폴레이터회로(232)에 입력되는 경우에, 상기 제1위상 인터폴레이터회로(232)에서는 입력되는 두개의 레퍼런스 클럭신호들 사이의 위상값을 복수개로 등분하고 이중 임의의 위상값을 가지는 하나의 전송코어 클럭신호(K<0>)를 발생시킨다. 이에 따라 상기 제1인터 폴레이터 회로(232)에서 출력되는 전송코어 클럭신호(K<0>)는 상기 외부클럭신호(C,C#)와 가장 가까운 위상을 가지게 된다.
즉, 어느 하나의 위상먹스회로(예를 들면 제1위상먹스회로(222))에서 제3레퍼런스 클럭신호(KR<2>)와 제4레퍼런스 클럭신호(KR<3>)를 선택하고 이를 인터폴레이션 하였으나 제4레퍼런스클럭신호(KR<3>)의 위상까지 위상을 변화시켰어도 위상검출부(250)의 검출신호(PHADV)가 계속 위상을 증가시키라는 정보를 보낸다면, 상기 FSM회로에서는 상기 제1위상먹스회로(222)에서 제4레퍼런스 클럭신호(KR<3>)와 제5레퍼런스 클럭신호(KR<4>)를 선택하도록 선택제어신호들(PEVEN,EVEN,PODD,ODD)을 발생시킨다. 이에 따라 제1위상검출회로(222)에서는 제4레퍼런스 클럭신호(KR<3>)와 제5레퍼런스 클럭신호(KR<4>)를 선택하게 되고 이는 다시 제1인터폴레이터회로(232)에 입력된다. 이에 따라 상기 인터폴레이터 제어신호들(VCNA,VCNB)도 값이 변하게 된다. 즉, 상기 제3레퍼런스 클럭신호(KR<2>)와 제4레퍼런스 클럭신호(KR<3>)가 상기 제1인터폴레이터 회로(232)에 입력되었을 경우에는 처음에는 인터폴레이터 제어신호(VCNA)가 D/A 컨버터회로의 출력중 가장 높은 전압레벨(Vs)을 가지고 인터폴레이터 제어신호(VCNB)가 0V의 전압을 가지다가 인터폴레이터 제어신호(VCNA)가 0V레벨로 점점 감소하고 인터폴레이터 제어신호(VCNB)는 점점 D/A 컨버터회로의 출력중 가장 높은 전압레벨(Vs)로 증가하게 된다. 이러다가 제4레퍼런스 클럭신호(KR<3>)와 제5레퍼런스 클럭신호(KR<4>)를 인터폴레이션 하는 경우에는 인터폴레이터 제어신호(VCNB)가 D/A 컨버터회로의 출력중 가장 높은 전압레벨(Vs)을 가지고 인터폴레이터 제어신호(VCNA)가 0V의 전압을 가지다가 인터폴레이터 제어신호(VCNB)가 0V레벨로 점점 감소하고 인터폴레이터 제어신호(VCNA)는 점점 D/A 컨버터회로의 출력중 가장 높은 전압레벨(Vs)로 증가하게 된다. 이러한 동작에 의하여 인터폴레이션 동작이 행해진다.
상기와 같은 지연고정루프회로에서는 종래와 달리 DCC회로를 구비하지 않는 다. 이는 반도체 메모리 장치에 필요한 전송코어 클럭신호들을 각각 독립적인 회로들을 통하여 각각 발생시키기 때문에 듀티사이클을 보정할 필요성이 없기 때문이다. 따라서 이에 따라 발생될 수 있는 에러 발생의 여지가 없다. 또한 클럭트리가 길어짐으로 인한 에러발생의 여지도 적어진다.
도 9는 도 6의 전송코어 클럭신호들의 위상 다이아그램을 나타낸 것이다.
도 9에 도시된 바와 같이, 임의의 두개의 레퍼런스 클럭신호(KR<i>,KR<i+1>)를 인터폴레이션 하여 제1전송코어 클럭신호(K<0>)가 발생되는 경우에, 동일한 제어신호들에 의하여 위상먹스부(220) 및 인터폴레이션부(230)가 제어되기 때문에 상기 제1전송코어 클럭신호(K<0>)와 정확히 90도의 위상차를 가지는 제2전송코어 클럭신호(K<1>)가 동시에 발생된다. 또한, 상기 제1전송코어 클럭신호(K<0>)와는 180도의 위상차를 가지고 상기 제2전송코어 클럭신호(K<1>)와는 90도의 위상차를 가지는 제3전송코어 클럭신호(K<2>)가 동시에 발생되고, 상기 제1전송코어 클럭신호 (K<0>)와는 270도의 위상차를 가지고 상기 제2전송코어 클럭신호(K<1>)와는 180도의 위상차를 가지며 상기 제3전송코어 클럭신호(K<2>)와는 90도의 위상차를 가지는 제4전송코어 클럭신호(K<3>)가 각각 독립적으로 동시에 발생된다.
도 9는 도 6의 클럭신호들의 타이밍도를 나타낸 것이다.
도 9에 도시된 바와 같이, 외부클럭신호(C,C#)가 일정 주기(T)를 가지고 입력된다. 이에 따라, 상기 외부클럭신호(C,C#)의 주기를 균등배분하여 각각 딜레이된 레퍼런스 클럭신호들(KR<0>,KR<1>,KR<2>,KR<3>,KR<4>,KR<5>,KR<6>,KR<7>)이 발생된다. 상기 레퍼런스 클럭신호들은 인접되는 레퍼런스 클럭신호들과 T/8 만큼의 위상차 또는 딜레이차를 가진다.
상기 레퍼런스 클럭신호들(KR<0>,KR<1>,KR<2>,KR<3>,KR<4>,KR<5>,KR<6>,KR<7>)은 위상먹스부(220)에서 각각 선택되어 인터폴레이션부(230)에서 인터폴레이션되고 이에 따라 제1내지 제4의 전송코어 클럭신호들(K<0>,K<2>,K<2>,K<3>)이 발생된다. 여기서 상기 제1전송코어 클럭신호(K<0>)는 상기 레퍼런스 클럭신호들(KR<0>,KR<1>,KR<2>,KR<3>,KR<4>,KR<5>,KR<6>,KR<7>) 중 제3레퍼런스 클럭신호(KR<2>)와 제4레퍼런스 클럭신호(KR<3>)를 선택하여 인터폴레이션 함에 의하여 발생되며, 상기 제2전송코어클럭신호(K<1>)는 상기 레퍼런스 클럭신호들(KR<0>,KR<1>,KR<2>,KR<3>,KR<4>,KR<5>,KR<6>,KR<7>) 중 제5레퍼런스 클럭신호(KR<4>)와 제6레퍼런스 클럭신호(KR<5>)를 선택하여 인터폴레이션 함에 의하여 발생된다. 또한, 상기 제3전송코어 클럭신호(K<2>)는 상기 레퍼런스 클럭신호들(KR<0>,KR<1>,KR<2>,KR<3>,KR<4>,KR<5>,KR<6>,KR<7>) 중 제7레퍼런스 클럭신호(KR<6>)와 제8레퍼런스 클럭신호(KR<7>)를 선택하여 인터폴레이션 함에 의하여 발생되며, 상기 제4전송코어 클럭신호(K<3>)는 상기 레퍼런스 클럭신호들(KR<0>,KR<1>,KR<2>,KR<3>,KR<4>,KR<5>,KR<6>,KR<7>) 중 제1레퍼런스 클럭신호(KR<0>)와 제2레퍼런스 클럭신호(KR<1>)를 선택하여 인터폴레이션 함에 의하여 발생된다.
이에 따라 데이터(DATA)는 제1전송코어클럭신호(K<0>)의 폴링에지에 응답하여 송신 또는 수신이 시작되고, 에코클럭(CQ,CQ＼)의 라이징에지 또는 폴링에지 시점인 제2전송코어 클럭신호(K<1>)의 폴링에지 시점에 상기 데이터의 중심이 위치하게 된다.
그리고 상기 제2코어클럭신호(K<1>)보다 위상이 90도 늦은 제3코어클럭신호(K<2>)의 폴링에지에 응답하여 다음 데이터(DATA)의 송수신이 시작되고, 상기 제3코어클럭신호(K<2>)보다 위상이 90도 늦은 제4코어클럭신호(K<3>)의 폴링에지 시점 또는 상기 에코클럭(CQ,CQ＼)의 라이징에지 또는 폴링에지 시점에 상기 제2데이터의 중심이 위치하게 되어 데이터의 샘플링을 정확하게 할 수 있게 된다.
상술한 바와 같은 본 발명의 일 실시예에 따른 지연고정루프회로에서는 DCC를 사용함이 없이 루프회로를 구성하여 에러발생을 최소화 하였으며, 전송코어 클럭신호들을 각각 동일한 제어신호들에 제어되도록 하여 필요한 개수만큼 독립적으로 발생시키므로 정확한 위상차를 가질 수 있고 에러 발생 여지를 줄일 수 있는 장 점이 있다. 또한 본 발명의 실시예에서는 4개의 전송코어 클럭신호들을 발생시키는 경우를 예를 들어 설명하였으나 경우에 따라서는 이보다 더 많은 수의 전송코어클럭신호들을 발생시키는 지연고정루프회로를 구성할 수 있다는 것은 본 발명의 기술분야에서 통상의 지식을 가진자에게 있어 당연한 것이다.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다. 예컨대, 사안이 다른 경우에 회로의 내부 구성을 변경하거나, 회로의 내부 구성 소자들을 다른 등가적 소자들로 대치할 수 있음은 명백하다.
이상 설명한 바와 같이, 본 발명에 따르면, 지연고정루프회로를 구현함에 있어 DCC회로를 이용하지 않음으로 인하여 DCC회로의 자체 에러발생의 여지를 줄일 수 있으며, 클럭 트리가 길어짐으로 인한 위상에러를 줄일 수 있다는 장점이 있으며, 위상먹스회로들 및 위상 인터폴레이터 회로들을 동일한 제어신호들 제어함에 의하여 제어가 용이하며, 정확한 위상차를 가지는 전송코어 클럭신호들 발생시킬 수 있다는 장점이 있다.

Claims (19)

  1. 인가되는 외부클럭신호를 수신하여 전송코어클럭 신호를 발생하는 지연고정루프 회로에 있어서:
    체인형태로 구성되는 복수개의 딜레이 유닛들을 통하여 상기 외부클럭신호를 딜레이시켜 서로 다른 위상을 가지는 복수개의 레퍼런스 클럭신호들을 출력하는 지연회로부와;
    상기 복수개의 레퍼런스 클럭 신호들 중 두개의 레퍼런스 신호들을 각각 독립적으로 선택하여 제어함에 의하여 상기 레퍼런스 클럭신호들의 개수의 1/2배에 해당하는 개수만큼의 전송코어클럭신호들을 서로 독립적으로 발생시킴에 있어, 상기 전송코어클럭신호들은 서로 다른 위상을 가지며 상기 외부클럭신호의 주기와 동일한 주기를 가지도록 하는 전송코어클럭신호발생부를 구비함을 특징으로 하는 지연고정루프 회로.
  2. 제1항에 있어서,
    상기 지연회로부를 구성하는 복수개의 딜레이 유닛들 각각은 상기 외부클럭신호의 주기에 해당하는 딜레이 만큼을 균등하게 배분하여 각각 딜레이시킴을 특징으로 하는 지연고정루프회로.
  3. 제2항에 있어서, 상기 전송코어클럭신호발생부는,
    인가되는 동일한 선택제어신호들에 각각 응답하여 상기 레퍼런스 클럭신호들 중 상기 외부 클럭신호에 가장 근접하는 두개의 레퍼런스 클럭신호들을 각각 독립적으로 선택하여 출력하는 복수개의 위상 먹스회로들을 구비하는 위상 먹스부와,
    인가되는 동일한 인터폴레이터 제어신호들에 각각 응답하여, 상기 선택된 두개의 레퍼런스 클럭신호들 사이에 있는 특정위상을 가지는 전송코어클럭신호들을 각각 독립적으로 출력하는 복수개의 위상 인터폴레이터회로들을 구비하는 인터폴레이션부와,
    상기 인터폴레이터 회로들 중 선택된 어느 하나의 인터폴레이터 회로에서 출력되는 전송코어클럭신호와 상기 외부클럭신호의 위상을 비교하여 그 위상차이에 대응하는 검출신호를 출력하는 위상 검출부와,
    상기 위상 검출부의 검출신호에 응답하여 상기 선택제어신호들 및 상기 위상 인터폴레이터 제어신호들을 발생시키는 제어회로부를 구비함을 특징으로 하는 지연고정루프회로.
  4. 제3항에 있어서,
    상기 복수개의 위상먹스 회로들 각각은 상기 레퍼런스 클럭신호들 중 상기지연회로부의 짝수번째 딜레이 유닛을 통과한 레퍼런스 클럭 신호들 중 어느 하나와, 상기 지연회로부의 홀수번째 딜레이 유닛을 통과한 레퍼런스 클럭신호들 중 어느 하나를 각각 선택함을 특징으로 하는 지연고정루프회로.
  5. 제4항에 있어서,
    상기 복수개의 위상먹스회로들 중 어느 하나의 위상먹스 회로에 의해 선택되는 두개의 레퍼런스 클럭신호들은 상기 복수개의 딜레이 유닛들 중 선택된 어느 하나의 딜레이 유닛의 입력신호와 출력신호임을 특징으로 하는 지연고정루프회로.
  6. 제5항에 있어서,
    상기 지연고정루프회로는 DDR기능을 하는 반도체 메모리 장치에 적용됨을 특징으로 하는 지연고정루프회로.
  7. 제6항에 있어서, 상기 제어회로부는,
    카운터회로를 구비하여 상기 위상검출부의 검출신호에 응답하여 상기 선택제어신호들을 발생시키는 FSM회로와, 상기 FSM 내의 카운터 회로에서 출력되는 출력신호중 일부에 응답하여 상기 인터폴레이터 제어신호들을 발생시키는 D/A 컨버터 회로를 구비함을 특징으로 하는 지연고정루프회로.
  8. 외부클럭신호를 수신하여 전송코어클럭신호들을 발생하는 지연고정루프회로에 있어서:
    상기 외부클럭신호의 주기에 해당되는 딜레이 만큼을 균등하게 배분하여 딜레이시키기 위한 체인형태로 구비되는 8개의 딜레이 유닛들을 구비하여, 상기 외부클럭신호가 상기 딜레이 유닛들을 각각 통과한 서로 다른 위상을 가지는 제1 내지 제8의 레퍼런스 클럭신호들을 각각 발생시키는 지연회로부와;
    상기 레퍼런스 클럭신호들 중 상기 외부클럭신호와 가장 근접한 위상 차이를 가지는 두개의 레퍼런스 클럭신호들을 선택하는 제1위상먹스 회로와, 상기 제1위상먹스 회로에서 선택되지 않은 나머지 레퍼런스 클럭신호들 중 상기 외부 클럭신호와 가장 근접한 위상 차이를 가지는 두개의 레퍼런스 클럭신호들을 선택하는 제2위상 먹스 회로와, 상기 제1 및 제2위상먹스 회로에서 선택되지 않은 나머지 레퍼런스 클럭 신호들 중 상기 외부클럭 신호와 가장 근접한 위상차이를 가지는 두개의 레퍼런스 클럭신호들을 선택하는 제3위상먹스 회로와, 상기 제1 내지 제3위상먹스 회로에서 선택하지 않은 나머지 두개의 레퍼런스 클럭신호들을 선택하는 제4위상먹스회로를 구비하되, 상기 제1내지 제4위상먹스 회로들은 각각 동일한 구조를 가지며 동일한 선택제어신호들에 의해 제어되는 위상 먹스부와;
    상기 제1위상먹스회로에서 출력되는 두개의 레퍼런스 클럭신호들을 인터폴레이션하여 제1전송코어클럭신호를 출력하는 제1위상인터폴레이터회로와, 상기 제2위상먹스회로에서 출력되는 두개의 레퍼런스 클럭신호들을 인터폴레이션하여 제2전송코어클럭신호를 출력하는 제2위상인터폴레이터 회로와, 상기 제3위상먹스회로에서 출력되는 두개의 레퍼런스 클럭신호들을 인터폴레이션하여 제3전송코어클럭신호를 출력하는 제3위상인터폴레이터 회로와, 상기 제4위상먹스회로에서 출력되는 두개의 레퍼런스 클럭신호들을 인터폴레이션하여 제4전송코어클럭신호를 출력하는 제4위상인터폴레이터 회로를 구비하되, 상기 제1 내지 제4위상인터폴레이터 회로들은 동일한 인터폴레이터 제어신호들에 의해 제어되는 인터폴레이션부와;
    상기 제1전송코어클럭신호와 상기 외부클럭신호의 위상을 비교하여 그 위상차이에 대응하는 검출신호를 출력하는 위상 검출부와;
    상기 위상 검출부의 검출신호에 응답하여 상기 선택제어신호들 및 상기 인터폴레이터 제어신호들을 발생시키는 제어회로부를 구비함을 특징으로 하는 지연고정루프회로.
  9. 제8항에 있어서,
    상기 제1레퍼런스 클럭신호와 상기 제2레퍼런스 클럭신호, 상기 제2레퍼런스 클럭신호와 상기 제3레퍼런스 클럭신호, 상기 제3레퍼런스 클럭신호와 상기 제4레퍼런스 클럭신호, 상기 제4레퍼런스 클럭신호와 상기 제5레퍼런스 클럭신호, 상기 제5레퍼런스 클럭신호와 상기 제6레퍼런스 클럭신호, 상기 제6레퍼런스 클럭신호와 상기 제7레퍼런스 클럭신호, 상기 제7레퍼런스 클럭신호와 제8레퍼런스 클럭신호, 및 상기 제8레퍼런스 클럭신호와 상기 제1레퍼런스 클럭신호는 각각 45도의 위상차 를 가짐을 특징으로 하는 지연고정루프회로.
  10. 제9항에 있어서,
    상기 제1 내지 제4위상먹스회로 각각은 상기 레퍼런스 클럭신호들 중 짝수번째 레퍼런스 클럭신호들 중 어느 하나와 상기 레퍼런스 클럭신호들 중 홀수번째 레퍼런스 클럭신호들 중 어느 하나를 선택함을 특징으로 하는 지연고정루프회로.
  11. 제10항에 있어서,
    상기 제1 내지 제4 위상먹스회로들 중 어느 하나의 위상먹스 회로에 의해 선택되는 두개의 레퍼런스 클럭신호들은 상기 8개의 딜레이 유닛들 중 선택된 어느 하나의 딜레이 유닛의 입력신호와 출력신호임을 특징으로 하는 지연고정루프회로.
  12. 제11항에 있어서,
    상기 지연고정루프회로는 DDR기능을 하는 반도체 메모리 장치에 적용됨을 특징으로 하는 지연고정루프회로.
  13. 제12항에 있어서, 상기 제어회로부는,
    카운터회로를 구비하여 상기 위상검출부의 검출신호에 응답하여 상기 선택제어신호들을 발생시키는 FSM회로와, 상기 FSM 내의 카운터 회로에서 출력되는 출력신호중 일부에 응답하여 상기 인터폴레이터 제어신호들을 발생시키는 D/A 컨버터 회로를 구비함을 특징으로 하는 지연고정루프회로.
  14. 제13항에 있어서,
    상기 제1전송코어클럭신호와 상기 제2전송코어클럭신호, 상기 제2전송코어클럭신호와 상기 제3전송코어클럭신호, 상기 제3전송코어클럭신호와 상기 제4전송코어클럭신호, 및 상기 제4전송코어클럭신호와 상기 제1전송코어클럭신호는 각각 90도의 위상차를 가짐을 특징으로 하는 지연고정루프회로.
  15. 지연고정루프회로에서 외부클럭신호를 수신하여 전송코어클럭신호들을 발생하는 전송코어클럭신호 발생방법에 있어서:
    상기 외부클럭신호를 복수개의 딜레이유닛들을 통하여 각각 딜레이시켜 상기 딜레이 유닛들을 통과한 복수개의 레퍼런스 클럭신호들을 발생시키는 단계와;
    상기 복수개의 레퍼런스 클럭신호들 중 상기 외부 클럭신호와 가장 근접한 위상차이를 가지는 두개의 레퍼런스 클럭신호들을 각각 선택하여 인터폴레이션 함 에 의하여 서로 다른 위상을 가지며 상기 외부클럭신호와 동일한 주기를 가지는 복수개의 전송코어클럭신호들을 각각 독립적으로 발생시키는 단계를 구비함을 특징으로 하는 전송코어클럭신호 발생방법.
  16. 제15항에 있어서,
    상기 복수개의 딜레이 유닛들 각각은 상기 외부클럭신호의 주기에 해당하는 딜레이 만큼을 균등하게 배분하여 각각 딜레이시킴을 특징으로 하는 전송코어클럭신호 발생방법.
  17. 제16항에 있어서,
    상기 복수개의 레퍼런스 클럭신호들 중 선택되는 두개의 레퍼런스 클럭신호들은 상기 복수개의 딜레이 유닛들 중 짝수번째 딜레이 유닛을 통과한 레퍼런스 클럭 신호들 중 어느 하나와, 홀수번째 딜레이 유닛을 통과한 레퍼런스 클럭신호들 중 어느 하나임을 특징으로 하는 전송코어클럭신호 발생방법.
  18. 제17항에 있어서,
    상기 선택되는 두개의 레퍼런스 클럭신호들은 상기 복수개의 딜레이 유닛들 중 선택된 어느 하나의 딜레이 유닛의 입력신호와 출력신호임을 특징으로 하는 전송코어클럭신호 발생방법.
  19. 제18항에 있어서,
    상기 전송코어클럭신호들은 DDR기능을 하는 반도체 메모리 장치에 적용됨을 특징으로 하는 전송코어클럭신호 발생방법.
KR1020050034348A 2005-04-26 2005-04-26 지연고정루프회로 및 그에 따른 전송코어클럭신호 발생방법 KR100679258B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020050034348A KR100679258B1 (ko) 2005-04-26 2005-04-26 지연고정루프회로 및 그에 따른 전송코어클럭신호 발생방법
US11/371,555 US7825710B2 (en) 2005-04-26 2006-03-09 Delay-locked loop circuits and method for generating transmission core clock signals

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050034348A KR100679258B1 (ko) 2005-04-26 2005-04-26 지연고정루프회로 및 그에 따른 전송코어클럭신호 발생방법

Publications (2)

Publication Number Publication Date
KR20060112011A KR20060112011A (ko) 2006-10-31
KR100679258B1 true KR100679258B1 (ko) 2007-02-05

Family

ID=37186209

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050034348A KR100679258B1 (ko) 2005-04-26 2005-04-26 지연고정루프회로 및 그에 따른 전송코어클럭신호 발생방법

Country Status (2)

Country Link
US (1) US7825710B2 (ko)
KR (1) KR100679258B1 (ko)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7917799B2 (en) * 2007-04-12 2011-03-29 International Business Machines Corporation Method and system for digital frequency clocking in processor cores
JP5277694B2 (ja) * 2008-04-03 2013-08-28 日本電気株式会社 半導体集積回路
US20090265490A1 (en) * 2008-04-04 2009-10-22 Tarun Setya High-Speed Video Serializer and Deserializer
KR100985413B1 (ko) * 2008-10-14 2010-10-06 주식회사 하이닉스반도체 지연회로 및 그를 포함하는 지연고정루프회로
CN101854162B (zh) * 2009-03-13 2012-06-27 瑞昱半导体股份有限公司 避免在相位内插电路中时钟切换造成脉冲的方法及装置
US8482332B2 (en) 2011-04-18 2013-07-09 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-phase clock generator and data transmission lines
US8558597B2 (en) * 2012-02-10 2013-10-15 International Business Machines Corporation High-resolution phase interpolators
US8742807B1 (en) * 2012-05-24 2014-06-03 Ambarella, Inc. Low supply voltage analog phase interpolator
US8779816B2 (en) 2012-06-20 2014-07-15 Conexant Systems, Inc. Low area all digital delay-locked loop insensitive to reference clock duty cycle and jitter
US8912837B2 (en) * 2012-10-12 2014-12-16 Stmicroelectronics S.R.L. Mux-based digital delay interpolator
CN103795375B (zh) * 2012-10-30 2016-12-21 瑞昱半导体股份有限公司 占空比调整电路及其方法
TWI552528B (zh) * 2014-12-31 2016-10-01 致茂電子股份有限公司 時脈產生裝置
EP3304743A4 (en) * 2015-06-03 2019-01-16 Marvell World Trade Ltd. DELAY CONTROL LOOP
US10254782B2 (en) 2016-08-30 2019-04-09 Micron Technology, Inc. Apparatuses for reducing clock path power consumption in low power dynamic random access memory
EP3724997A1 (en) * 2017-12-15 2020-10-21 Intel IP Corporation Apparatus and method for interpolating between a first signal and a second signal
US11073413B2 (en) * 2018-11-26 2021-07-27 Pixart Imaging Inc. Optical encoder and interpolation circuit and operating method thereof
US10686582B1 (en) * 2019-02-25 2020-06-16 Intel Corporation Clock phase compensation apparatus and method
KR20210140875A (ko) 2020-05-14 2021-11-23 삼성전자주식회사 멀티 위상 클록 생성기, 그것을 포함하는 메모리 장치, 및 그것의 멀티 위상클록 생성 방법
CN114640327B (zh) * 2022-05-11 2022-09-27 上海燧原科技有限公司 一种时钟相位控制电路和芯片

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040041604A1 (en) 2002-09-03 2004-03-04 Kizer Jade M. Phase jumping locked loop circuit
US6794913B1 (en) 2003-05-29 2004-09-21 Motorola, Inc. Delay locked loop with digital to phase converter compensation
US20040257130A1 (en) 2003-06-18 2004-12-23 Cafaro Nicholas Giovanni Multiple clock generator with programmable clock skew
US6958634B2 (en) 2003-12-24 2005-10-25 Intel Corporation Programmable direct interpolating delay locked loop

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5485490A (en) * 1992-05-28 1996-01-16 Rambus, Inc. Method and circuitry for clock synchronization
US6125157A (en) * 1997-02-06 2000-09-26 Rambus, Inc. Delay-locked loop circuitry for clock delay adjustment
US6094082A (en) * 1998-05-18 2000-07-25 National Semiconductor Corporation DLL calibrated switched current delay interpolator
US6121808A (en) * 1998-05-18 2000-09-19 National Semiconductor Corporation DLL calibrated phase multiplexer and interpolator
TW440767B (en) * 1998-06-02 2001-06-16 Fujitsu Ltd Method of and apparatus for correctly transmitting signals at high speed without waveform distortion
US6359486B1 (en) * 2000-05-22 2002-03-19 Lsi Logic Corporation Modified phase interpolator and method to use same in high-speed, low power applications
TW483258B (en) * 2001-02-22 2002-04-11 Realtek Semiconductor Corp Phase interpolating circuit and the apparatus composed of phase interpolating circuits for generating phase interpolating signal
JP4871462B2 (ja) * 2001-09-19 2012-02-08 エルピーダメモリ株式会社 補間回路とｄｌｌ回路及び半導体集積回路
JP2003324348A (ja) * 2002-04-30 2003-11-14 Elpida Memory Inc Ｄｌｌ回路
US7221724B2 (en) * 2002-10-10 2007-05-22 Bitzmo, Inc. Precision timing generation
US6847241B1 (en) * 2003-07-25 2005-01-25 Xilinx, Inc. Delay lock loop using shift register with token bit to select adjacent clock signals
KR100553833B1 (ko) * 2003-12-24 2006-02-24 삼성전자주식회사 지연동기회로의 인버젼 제어회로 및 방법과, 이를 이용한지연동기회로 및 반도체 메모리 장치
US7061224B2 (en) * 2004-09-24 2006-06-13 Intel Corporation Test circuit for delay lock loops

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040041604A1 (en) 2002-09-03 2004-03-04 Kizer Jade M. Phase jumping locked loop circuit
US6794913B1 (en) 2003-05-29 2004-09-21 Motorola, Inc. Delay locked loop with digital to phase converter compensation
US20040257130A1 (en) 2003-06-18 2004-12-23 Cafaro Nicholas Giovanni Multiple clock generator with programmable clock skew
US6958634B2 (en) 2003-12-24 2005-10-25 Intel Corporation Programmable direct interpolating delay locked loop

Also Published As

Publication number Publication date
US20060238227A1 (en) 2006-10-26
KR20060112011A (ko) 2006-10-31
US7825710B2 (en) 2010-11-02

Similar Documents

Publication Publication Date Title
KR100679258B1 (ko) 지연고정루프회로 및 그에 따른 전송코어클럭신호 발생방법
JP4063392B2 (ja) 信号伝送システム
KR100985413B1 (ko) 지연회로 및 그를 포함하는 지연고정루프회로
US7642826B2 (en) DLL circuit and semiconductor device having the same
US7971088B2 (en) Clock skew controller and integrated circuit including the same
US7449927B2 (en) Delay locked loop circuit
KR100362199B1 (ko) 링 딜레이와 카운터를 이용한 레지스터 제어 지연고정루프
US7710171B2 (en) Delayed locked loop circuit
US7098712B2 (en) Register controlled delay locked loop with reduced delay locking time
TWI467919B (zh) 具有改良相位差之多相位時脈信號產生電路及其控制方法
KR20150021364A (ko) 위상 혼합 회로, 이를 포함하는 반도체 장치 및 반도체 시스템
US7737744B2 (en) Register controlled delay locked loop circuit
KR100884589B1 (ko) 멀티 위상 클럭 생성장치와 멀티 위상 클럭 생성 방법
US20070096784A1 (en) Delay locked loop circuit
JP2006157357A (ja) 位相同期回路及び半導体集積回路装置
US6255870B1 (en) Apparatus for compensating locking error in high speed memory device with delay locked loop
JP4481326B2 (ja) 信号伝送システム
JP2000124795A (ja) デジタルｄｌｌ回路
CN105261382A (zh) 输出电路
US6388484B1 (en) Clock control circuit
KR100792379B1 (ko) 여러 주파수의 동작이 가능한 지연고정루프 및지연고정루프의 주파수 분주방법.
KR100728906B1 (ko) 듀티 싸이클 보정장치
US11469747B1 (en) Shift register and electronic device including the same
KR100902049B1 (ko) 주파수 조정 장치 및 이를 포함하는 ｄｌｌ 회로
KR100608382B1 (ko) 출력 인에이블 신호 생성회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130124

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140103

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20141231

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20160104

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20170102

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee