KR20000006413A - Ｄｄｒｓｄｒａｍ에서캘리브레이트된ｄｄｌ용록장치 - Google Patents

Ｄｄｒｓｄｒａｍ에서캘리브레이트된ｄｄｌ용록장치 Download PDF

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Abstract

캘리브레이트된 지연 로킹 루프(DLL) 장치는 그것의 출력 데이타 신호를 입력 클럭 신호와 동기시킨다. 지연 라인은 입력 클럭 신호를 수신하고 선택적인 지연을 가지는 클럭 출력 신호를 생성한다. 게이팅 회로는 클럭 출력 신호를 수신하고 클럭 출력 신호에 대응하는 이미테이션 데이타 신호를 생성하고, 출력 데이타 신호를 생성하기 위하여 출력 클럭 신호로 입력 데이타 신호를 래치한다. 게이팅 회로는 출력 데이타 신호만을 출력에 제공하기 위한 제 1 논리 값을 가지는 스위칭 제어 신호, 및 이미테이션 데이타 신호만을 출력에 제공하기 위한 제 2 논리 값을 가지는 스위칭 제어 신호에 응답한다. 드라이버는 게이팅 회로 출력 신호를 수신하고 캘리브레이트된 DLL 장치 출력 데이타 신호로서 이 신호를 제공한다. 드라이버의 출력으로부터 피드백 루프의 위상 비교기는 입력 클럭 신호 및 드라이버 출력에 나타나는 이미테이션 데이타 신호를 비교하고, 지연 라인이 이미테이션 데이타 신호를 입력 클럭 신호에 선택적으로 동기화하게 하는 제 2 논리 값을 가지는 스위칭 제어 신호에 응답한다. 제 1 논리 값을 가지는 스위칭 제어 신호는 위상 비교기를 공전시키고 지연 라인에 의해 유도된 가장 최근의 지연을 유지한다.

Description

ＤＤＲ ＳＤＲＡＭ에서 캘리브레이트된 ＤＤＬ용 록 장치{LOCK ARRANGEMENT FOR A CALIBRATED DDL IN DDR SDRAM APPLICATIONS}
본 발명은 이중 데이타 레이트(DDR) 싱크로노스 다이나믹 랜덤 액세스 메모리(SDRAM) 애플리케이션에 사용하기 위한 캘리브레이트된(calibrated) 지연 로킹 루프(DLL)에 대한 로킹 방법에 관한 것이다.
지연 로킹 루프(DLL)는 클럭 출력 신호로 클럭 입력같은 주기적인 입력 신호를 비교하기 위하여 동작하고, 이들 두개 신호 사이의 위상 차가 영이 되도록 입력 및 출력 신호 사이의 지연 라인을 설정한다.
1989년 1월 3일에 특허허여된 미국 특허 번호 4,795,985(Gailbreath, Jr.)는 수정 발진기, 프로그램 가능 지연 라인, 위상 검출기 및 루프 제어 상태 장치를 개시한다. 수정 발진기는 소정 주파수에서 기준 클럭 신호를 생성하고 상기 신호를 프로그램 가능 지연 라인에 대한 입력으로서 제공한다. 지연 라인은 Y 나노초의 이산 단계에서 기준 클럭의 하나의 완전한 주기에 대응하는 X 나노초까지의 지연을 제공한다. 지연 라인의 출력은 위상 검출기에서 디지탈화된 데이타 변화값과 비교되고, 만약 기준 클럭이 데이타 변화값보다 앞서가나 뒷서면, 상태 장치는 데이타 변화값 및 지연 라인에 의해 출력된 기준 클럭 신호 사이의 위상 에러를 최소화하는 방향으로 지연 라인을 프로그램하기 위하여 제어 신호를 제공한다.
도 1을 참조하여, 출력 클럭 신호에 입력 클럭 신호를 동기화하기 위하여 예시적인 종래 기술 지연 로킹 루프(DLL) 장치(10)(점선 사각형내에 도시됨)의 두개의 가능한 변형이 도시된다. DLL 장치(10)의 제 1 변형은 제 1 수신기(20), 프로그램 가능 지연 라인(22), 드라이버(24), 그 내부에 결합된 [R+D]의 지연을 제공하는 지연 엘리먼트(26)(점선 블록으로 도시됨)를 가지는 제 1 선택적인 피드백 경로(25), 및 위상 비교기(28)를 포함한다. 제 1 수신기(20)는 입력 클럭 신호를 수신하고 제 1 수신기(20)의 내부 회로에 의해 유도된 고유 지연(R)을 가지는 대응하는 클럭 출력 신호를 생성한다. 제 1 수신기(20)로부터의 출력 신호는 지연 라인(22) 및 위상 비교기(28)의 제 1 입력에 대한 입력으로서 제공된다. 지연 라인(22)은 프로그램 가능하고 위상 비교기(28)로부터의 제어 신호에 따라 제 1 수신기(20)로부터의 클럭 신호에 선택적인 지연을 삽입한다. 지연 라인(22)은 [T-D]의 지연을 가지는 클럭 출력 신호를 제공하고, 여기서 T는 DLL 장치(10)로부터의 출력 클럭 신호의 주기이거나, 다중 주기이고, D는 드라이버(24)의 회로에 의해 삽입될 예상된 지연이다. 드라이버(24)는 지연 라인(22)으로부터의 출력 신호를 수신하고, 고유 내부 지연[D]을 삽입한후, 올바른 보상이 DLL 장치(10)에 의해 제공될때 출력 클럭의 다수의 주기에 대응하는 지연[T]을 가지는 DLL 장치(10)의 클럭 출력 신호를 제공한다. 출력 클럭 신호가 지연[T]을 가질때, 입력 클럭 신호와 동위상이다. 제 1 선택적인 피드백 경로(25)는 위상 비교기(28)의 제 2 입력에 제공된 T+R의 지연을 가지는 출력을 생성하기 위하여 R+D의 지연을 제공하는 지연 엘리먼트(26)의 입력에 지연 라인(22)로부터의 출력을 결합한다. 위상 비교기(28)는 제 1 수신기(20) 및 지연 엘리먼트(26)로부터의 출력 신호들의 위상을 비교하고, 비교 결과에 해당하는 출력 제어 신호를 지연 라인(22)에 생성한다. 위상 비교기(28)로부터의 제어 신호는 지연 라인(22)이 제어 신호에 의해 지시된 바와같은 지연을 조절하게 한다. 장치(10)의 제 1 변형의 단점은 드라이버(24)의 로딩 및 그것과 관련된 지연이 다른 로딩 조건에 대해 고려될수없다는 것이다. 예를들어, 보드상의 듀얼 인라인 메모리 모듈(DIMM)의 수는 드라이버(24)에 다른 로딩 조건을 제공하기 위하여 상당히 크게 변경될수있다.
이론적으로, 이런 단점은 DLL 장치(10)의 제 2 변형에 의해 극복될수있다. 이런 제 2 변형에서, 제 1 수신기(20), 프로그램 가능 지연 라인(22), 드라이버(24) 및 제 1 변형의 위상 비교기(28)는 그대로 이지만, 제 2 선택적인 피드백 경로(30)(점선에 의해 도시됨)는 DLL 장치(10)의 제 1 변형의 피드백 경로(25)를 대체한다. 제 2 선택적인 피드백 경로(30)는 제 2 수신기(32)(점선 블록에 의해 도시됨)를 통하여 위상 비교기의 제 2 입력에 드라이버(24)의 출력에 존재하는 클럭 신호를 피드백한다. 제 2 수신기(32)는 제 1 수신기(20)로서 동일한 내부 지연[R]을 효과적으로 가진다.
도 2를 참조하여, 클럭 신호(35) 및 DDR 데이타(DQ) 신호(36)는 DDR 데이타가 각각 높고 낮은 클럭 펄스동안 높은지 낮은지가 알려지지 않기 때문에 각각 높고 낮은 클럭 펄스동안 양 및 음의 DDR 펄스 양쪽에 의해 도 2로 도시된다. 그러므로, 이중 데이타 레이트(DDR) 변환을 위하여, DDR 데이타중 하나의 비트가 높은 클럭 펄스동안 생성되고 DDR 데이타중 하나의 비트가 클럭 주기(37)의 낮은 클럭 펄스동안 생성된다. DQ 데이타(도 1에 도시되지 않음)가 임의의 방식으로 DDL(10)의 출력에 도달하기 때문에, DDL 장치(10)(제 2 선택적인 피드백 경로 30)의 제 2변형의 실시예가 사용될수없다. 대신, DDL 장치(10)(제 1 선택적인 피드백 경로 25)의 제 1 변형의 원리에 따른 장치가 사용되어야 한다. 상기 방법의 단점은 드라이버(24)의 로딩이 고려되지 않는다는 것이다. 보드상 듀얼 인라인 메모리 모듈(DIMM)의 수가 크게 변할수 있기 때문에, 데이타(DQ) 라인상 결과적인 로드 변화는 예상되는 DDR 타이밍이 100 메가헤르쯔에서 단지 ±1 나노초의 클럭/DQ 스크류(skew) 동안 허용하기 때문에 매우 중요할 수 있다. 이런 스크류(skew)를 형성하는 많은 공헌자가 있고, 로드 변화에 의해 유도된 오프셋이 DLL을 가지는 DDR 방법의 기능성을 의심스럽게한다.
본 발명은 DDR 데이타가 출력 로딩에 관련없이 DDR SDRAM에서 소정 클럭과 동기하여 출력되게 하는 장치를 제공하는 것이다.
도 1은 제 1 및 제 2 다른 피드백 루프 장치를 가지는 종래 기술 지연 로킹 루프(DLL)를 도시하는 블록 다이어그램.
도 2는 클럭 신호 및 DDR 데이타(DQ) 신호 대 시간에 대한 통상적인 전압 파형도.
도 3은 본 발명에 따른 캘리브레이트된 지연 로킹 루프(DLL)의 블록 다이어그램.
*도면의 주요 부분에 대한 부호의 설명*
40 : 캘리브레이트된 DLL 장치 42 : DLL 로킹 장치
50 : 제 1 수신기 52 : 지연 라인
54 : 드라이버 55 : 피드백 경로
56 : 제 2 수신기 58 : 위상 비교기
60 : 게이팅 회로 62 : 제 1 플립 플롭
63 : 인버터 64 : 제 2 플립 플롭
66 : 스위칭 장치
본 발명은 이중 데이타 레이트(DDR) 싱크로노스 다이나믹 랜덤 액세스 메모리(SDRAM) 애플리케이션에 사용하기 위한 캘리브레이트된 지연 로킹 루프(DLL)에 대한 로킹 방법에 관한 것이다.
한 측면으로부터, 본 발명은 DLL 로킹 장치, 및 게이팅 회로를 포함하는 캘리브레이트된 지연 로킹 루프(DLL)에 관한 것이다. DLL 로킹 장치는 입력 클럭 신호와 동위상의 출력 클럭 신호를 생성하기 위하여 수신된 입력 클럭에 응답하는 선택적으로 조절 가능한 지연 라인, 및 캘리브레이트된 지연 로킹 루프로부터 출력 데이타 신호를 제공하기 위한 드라이버에 관한 것이다. 게이팅 회로는 선택적으로조절 가능한 지연 라인 및 드라이버 사이에 결합된다. 게이팅 회로는 (a) 상기 수신된 출력 클럭 신호와 동위상인 이미테이션(imtation) 데이타 신호를 생성하고, (b) 상기 수신된 출력 클럭 신호와 동위상인 데이타 출력 신호를 생성하기 위하여 수신된 입력 데이타 신호를 래칭하는 선택적으로 조절 가능한 지연 라인으로부터 수신된 출력 클럭 신호에 응답한다. 게이팅 회로는 드라이버의 입력에 생성된 데이타 출력 신호만을 결합하기 위한 제 1 논리 값을 가지는 스위칭 제어 신호, 및 드라이버의 입력에 생성된 이미테이션 데이타 신호만을 결합하기 위한 제 2 논리 값을 가지는 스위칭 제어 신호에 추가적으로 응답한다. DLL 로킹 장치는 드라이버 출력에 나타나는 생성된 이미테이션 데이타 신호를 지연 라인으로부터 출력 클럭 신호를 생성하기 위한 클럭 입력 신호에 동기화하기 위하여 제 2 논리적 값을 가지는 스위칭 제어 신호에 응답한다. DLL 로킹 장치는 클럭 입력 신호에 드라이버 출력에서 생성된 데이타 출력 신호의 임의의 동기화를 못하게 하고 제 2 논리 값을 가지는 스위칭 제어 신호가 제공될때의 주기동안 생성된 가장 최근 출력 클럭 신호를 유지하기 위하여 제 1 논리 값을 가지는 스위칭 제어 신호에 부가적으로 응답한다.
다른 측면으로부터, 본 발명은 지연 라인, 드라이버, 게이팅 회로, 및 위상 비교기를 포함하는 캘리브레이트된 지연 로킹 루프(DLL) 장치에 관한 것이다. 지연 라인은 선택적인 지연을 가지는 출력 클럭 신호를 생성하기 위한 클럭 입력 신ㅗ에 응답한다. 게이팅 회로는 선택적으로 조절 가능한 지연 라인 및 드라이버 사이에 결합된다. 게이팅 회로는 (a) 상기 수신된 출력 클럭 신호와 동위상인 이미테이션 데이타 신호를 생성하고, (b) 상기 수신된 출력 클럭 신호와 동위상인 데이타 출력 신호를 생성하도록 수신된 입력 데이타 신호를 래칭하기 위하여 선택적으로 조절 가능한 지연 라인으로부터 수신된 출력 클럭 신호에 응답한다. 게이팅 회로는 출력에 생성된 데이타 출력 신호만을 결합하기 위한 제 1 논리 값을 가지는 스위칭 제어 신호에 추가로 응답한다. 게이팅 회로는 출력에 생성된 이미테이션 데이타 신호만을 결합하기 위하여 제 2 논리 값을 가지는 스위칭 제어 신호에 응답한다. 드라이버는 캘리브레이트된 DLL 장치의 출력을 생성하기 위한 게이팅 회로로부터의 출력 신호에 응답한다. 위상 비교기는 드라이버 출력에 나타나는 생성된 이미테이션 데이타와 클럭 입력 신호를 비교하고 출력 클럭 신호가 입력 클럭 신호와 동위상으로 선택적으로 배치되게 하는 지연 라인에 비교를 나타내는 제어 신호를 생성하기 위한 제 2 논리 값을 가지는 스위칭 제어 신호에 응답한다. 위상 비교기는 드라이버 출력에서 생성된 데이타 출력 신호와 클럭 입력 신호의 임의의 비교를 하지 못하게 하고 제 2 논리 값을 가지는 스위칭 제어 신호가 위상 비교기에 제공될때의 주기 동안 지연 라인에 의해 삽입된 가장 최근의 지연을 유지하기 위하여 제 1 논리 값을 가지는 스위칭 제어 신호에 응답한다.
다른 측면으로부터, 본 발명은 수신기, 지연 라인, 게이팅 회로, 드라이버, 및 피드백 루프를 포함하는 캘리브레이트된 지연 로킹 루프 장치에 관한 것이다. 수신기는 클럭 입력 신호를 수신하고 클럭 입력 신호에 해당하는 클럭 출력 신호를 생성한다. 지연 라인은 선택적으로 지연을 가지는 출력 클럭 신호를 생성하기 위하여 수신기로부터의 클럭 출력 신호에 응답한다. 게이팅 회로는 선택적으로 조절가능한 지연 라인 및 드라이버 사이에 결합된다. 게이팅 회로는 (a) 상기 수신된 출력 클럭 신호와 동위상인 이미테이션 데이타 신호를 생성하고, (b) 상기 수신된 출력 클럭 신호와 동위상인 데이타 출력 신호를 생성하도록 수신된 입력 데이타 신호를 래칭하기 위하여 선택적으로 조절 가능한 지연 라인으로부터 수신된 출력 클럭 신호에 응답한다. 게이팅 회로는 출력에 생성된 데이타 출력 신호만을 결합하기 위한 제 1 논리 값을 가지는 스위칭 제어 신호에 추가로 응답한다. 게이팅 회로는 출력에 생성된 이미테이션 데이타 신호만을 결합하기 위한 제 2 논리 값을 가지는 스위칭 제어 신호에 추가로 응답한다. 드라이버는 캘리브레이트된 지연 로킹 루프 장치로부터의 출력 신호에 형성하기 위한 드라이버의 출력으로서 게이팅 회로로부터의 출력 신호를 제공한다. 피드백 루프는 드라이버의 출력에 결합되고 드라이버 출력 신호와 클럭 입력 신호를 비교하고 지연 라인으로부터의 출력 클럭에 대응하는 지연을 선택적으로 삽입하기 위한 지연 라인에 제어 신호를 생성하기 위한 제 2 논리 값을 가지는 스위칭 제어 신호에 응답하는 위상 비교기를 포함한다. 위상 비교기는 드라이버 출력 신호를 가지는 클럭 입력 신호의 비교를 방지하고 지연 라인에 의해 삽입된 가장 최근의 지연을 유지하기 위하여 제 1 논리 값을 가지는 스위칭 제어 신호에 응답한다.
본 발명은 첨부 도면 및 청구범위로 얻어진 보다 자세한 설명으로부터 보다 잘 이해될 것이다.
도 3을 참조하여, 본 발명에 따른 캘리브레이트된 지연 로킹 루프(DLL) 장치(40)(점선의 사각형내에 도시됨)의 블록 다이어그램이 도시된다. 캘리브레이트된 DLL 장치(40)는 캘리브레이트된 DLL(40)이라 불린다. 캘리브레이트된 DLL 장치(40)는 DLL 로킹 장치(42)(점선 영역내에 도시됨) 및 게이팅 회로(60)(점선 사각형 내에 도시됨)를 포함한다. DLL 로킹 장치(42)는 제 1 수신기(50), 지연 라인(52), 드라이버(54), 및 제 2 수신기(56)와 지연 라인(52)에 직렬로 결합된 위상 비교기(58)를 포함하는 피드백 경로(55)를 포함한다. 게이팅 회로(60)는 제 1 플립 플롭(62), 인버터(63), 제 2 플립 플롭(64), 및 스위칭 장치(66)를 포함한다.
DLL 로킹 장치(42)에서, 제 1 수신기(50)는 소정 주파수에서 클럭 입력 신호를 수신하고, 제 1 수신기(50)의 내부 회로에 의해 유발된 매우 작은 고유 지연을 포함하는 클럭 출력 신호를 생성한다. 이중 데이타 레이트(DDR) 싱크로노스 다이나믹 랜더 액세스 메모리(SDRA) 애플리케이션에 대하여, 입력 클럭 신호는 예를들어 100 메가헤르쯔의 주파수를 가진다. 제 1 수신기(50)로부터의 클럭 출력 신호는 지연 라인(52)의 제 1 입력 및 위상 비교기(58)의 제 1 입력 양쪽에 결합된다. 지연 라인(52)은 제 1 수신기(50)로부터의 클럭 출력 신호 및 지연 라인(52)의 제 2 입력에 수신된 위상 비교기(58)로부터의 제어 신호에 응답한다. 지연 라인(52)은 지연 라인(52)에 대한 클럭 입력 신호 및 지연 라인(52)으로부터의 클럭 출력 신호가 동위상이도록 선택적인 소정 지연을 가지는 클럭 출력 신호를 생성한다. 지연 라인(52)으로부터의 출력 클럭 신호는 이후에 상세히 기술될 바와같이 게이팅 회로(60)에 결합된다. 게이팅 회로(60)는 데이타 신호(DQ), 및 게이팅 회로(60)에 대한 스위칭 제어 신호로서 기능하는 캘리브레이트(CAL) 제어 신호를 수신한다. CAL 제어 신호는 게이팅 회로(60)에 대한 스위칭 제어 신호로서 기능하고, 칩상에소정 조건을 세팅하기 위하여 사용되고, 예를들어 싱크로노스 다이나믹 랜덤 액세스 메모리(SDRAM)상에 동기 메모리를 제어하기 위하여 사용된 제어기(도시되지 않음)로부터 공급된다. 게이팅 회로(60)는 드라이버(54)의 입력에 결합된 출력 신호를 생성한다. 드라이버(54)는 캘리브레이트된 DDL 장치(40)로부터 DQ 출력(DQ OUT) 신호로서 사용된 출력 신호를 생성하고, 피드백 루프(55)를 통하여 제 2 수신기(56)에 피드백된다. 제 2 수신기(56)는 위상 비교기(58)에 대한 제 2 입력으로서 제공된 피드백 DQ 출력 신호로 고유 지연을 분할한다. 위상 비교기(58)는 제 3 입력에서 CAL 제어 신호를 수신하고 CAL 제어 신호가 제 1 논리 값(예를들어, 논리 1)을 포함할때만 제 2 수신기(56)로부터 수신된 DQ 출력 신호와 제 1 수신기(50)로부터 입력 클럭 신호를 비교한다. CAL 제어 신호가 제 2 논리 값(예를들어, 논리 0)을 포함할때, 위상 비교기(58)는 공전되고 지연 라인(52)은 제 1 논리 값으로부터 제 2 논리 값으로 변화하는 CAL 제어 신호전에 삽입된 지연을 유지한다.
게이팅 회로(60)에서, 지연 라인(52)으로부터의 출력 신호는 각각 제 1 및 제 2 플립플롭(62 및 64)의 단자(61 및 65)를 제어하기 위하여 결합된다. 제 1 및 제 2 플립 플롭(62 및 64)은 클럭 입력의 양쪽 에지에 의해 트리거된다. 제 1 플립 플롭(62)의 "Q" 출력 단자는 제 1 플립 프롭(62)의 "D" 입력에 인버터(63)를 통하여 직렬로 결합된다. 제 1 플립 플롭(62)의 "Q" 출력 단자는 스위칭 장치(66)의 제 1 입력 단자(67)에 결합된다. 데이타 신호(DQ)는 제 2 플립 플롭(64)의 "D" 입력에 결합되고 "Q" 출력은 스위칭 장치(66)의 제 2 입력 단자(68)에 결합된다. 스위칭 장치(66)의 출력 단자(69)는 드라이버(54)의 입력에 결합된다. CAL 제어 신호는 제 1 또는 제 2 입력 단자(67 또는 68)를 출력 단자(69)에 결합시키기 위하여 스위칭 장치(66)의 아마츄어(70)를 이동시키도록 기능한다.
게이팅 회로(60)는 다음 방식으로 동작한다. 지연 라인(52)으로부터 제 1 플립 플롭(62)의 제어 단자에 클럭 신호의 제공은 제 1 플립 플롭(62)이 "Q" 출력에서 교번적인 "1" 및 "0"의 이미테이션 데이타 신호에 해당하는 각각의 출력 클럭 신호를 생성하게 한다. 특히, 시작전에, 제 1 플립 플롭의 Q 출력은 논리 "1"을 제 1 플립 플롭(62)의 "D" 입력에 차례로 제공하는 인버터(63)에 제공한다. 예를들어 입력 클럭 펄스의 앞섬 에지가 양으로 갈때, 클럭 주기(37)(도 2에 도시됨)의 제 1 반쪽 동안, 제 1 플립 플롭(62)은 안정된 제 1 상태로 배치되고, 제 1 플립 플롭(62)의 "D" 입력에 제공된 논리 "1"과 같은 소정 고정된 전압은 스위칭 장치(66)의 제 1 입력(67) 및 인버터(63)에 대한 "Q" 출력에 제공된다. 인버터(63)는 제 1 플립 플롭(62)으로부터의 논리 "1" 출력 신호를 논리 "0"으로 전환한다. 예를들어 클럭 펄스의 에지가 영 또는 음의 고정된 전압으로 갈때 클럭 주기(37)의 제 2 반쪽 동안, 제 1 플립 플롭(62)은 안정된 제 2 상태로 배치되고 제 1 플립 플롭(62)의 "D" 입력에서 스위칭 장치(66)의 제 1 입력(67) 및 인버터(63)에 제공된다. 이런 시퀀스는 도 2에 도시된 각각 다음 클럭 사이클(37)에 대해서 반복된다. 그러므로, 제 1 플립 플롭(62)은 지연 라인(52)으로부터 출력 클럭 신호에 해당하는 주기성을 가지는 출력 이미테이션 데이타 신호(예를들어, 1-0-1-0-1-0 등)를 생성한다. 이런 출력 이미테이션 데이타 신호는 스위칭 장치(66)의 제 1 입력 단자(67)에 결합된다.
유사한 방식으로, 제 2 플립 플롭(64)은 제 2 플립 플롭(64)의 "D" 입력에서 지연 라인(52)으로부터의 출력 클럭 신호에 해당하는 주기성을 가진 "Q" 출력에 수신된 현재 제공된 DQ 신호 값을 게이팅하기 위하여 지연 라인(52)으로부터의 출력 클럭 신호를 사용한다. 제 2 플립 플롭(64)으로부터의 DQ 출력 신호는 스위칭 장치(66)의 제 2 입력(68)에 결합된다.
정상적인 조건하에서, CAL 제어 시호는 예를들어 스위칭 장치(66)에 논리 "0"을 제공하고 스위칭 장치(66)의 제 2 입력 단자(68)에서 DQ 신호가 출력 단자(69) 및 드라이버(54)의 입력에 결합되도록 아마츄어(70)가 출력 단자(69)에 입력 단자(68)를 결합하게 한다. 만약 CAL 제어 신호가 예를들어 논리 "1"에 결합되면, 아마츄어는 제 1 플립 플롭(62)으로부터 생성된 이미테이션 데이타 출력 신호가 드라이버(54)의 입력 및 출력 단자(69)에 인가되도록 출력 단자(69)에 제 1 입력 단자(67)를 결합하도록 이동된다.
캘리브레이트된 DLL 장치(40)에서, 드라이버(54)로부터의 DQ 출력 신호가 캘리브레이트된 DLL 장치(40)에 대한 클럭 입력 신호와 동위상인 것이 목표된다. 이것은 게이팅 회로(60)의 제 1 플립 플롭(62)으로부터의 이미테이션 데이타 출력 신호, 및 게이팅 회로(66)의 제 2 플립 플롭(64)으로부터의 DQ 출력 신호를 생성하기 위하여 사용된 지연 라인(52)으로부터의 출력 클럭 신호에 의해 달성된다. 이들 신호 모두는 지연 라인(52)으로부터의 출력 신호와 동위상이다. 드라이버(54)는 DQ 출력 신호(제 2 플립 플롭 64로 부터) 또는 스위칭 장치(66)에 대한 CAL 제어 신호의 논리 값에 따른 게이팅 회로(60)로부터 생성된 이미테이션 데이타 출력 신호(제 1 플립 플롭 62으로부터)를 수신한다. 양쪽의 DQ 출력 신호 및 게이팅 회로(66)로부터의 이미테이션 데이타 출력 신호는 지연 라인(52)으로부터의 출력 클럭에 해당하는 주기성을 가진다.
CAL 제어 신호가 제 2 논리 값(예를들어, 논리 "0")을 가질때, 정상 조건에서 DLL 장치(40)를 배치한다. 정상적인 조건하에서, 게이팅 회로(60)로부터의 DQ 출력 신호(제 2 플립 플롭 64으로부터)는 드라이버(54)에 대한 입력으로서 제공된다. 동시에, 이런 동일한 CAL 제어 신호는 위상 비교기(58)의 기능을 디스에이블하고 공전 상태의 DLL 장치(40)를 효과적으로 배치한다. 이런 공전 상태에서, 지연 라인(52)의 값은 DLL 장치(40) 바로 전 지연 라인(52)이 공전 상태로 배치되는 것과 같은 값에서 유지되고, 게이팅 회로(60)의 제 2 플립 플롭으로부터 DQ 신호는 DLL 장치(40)의 출력으로서 제공된다.
CAL 제어 신호가 제 1 논리 값(예를들어, 논리 "1")을 가질때, 캘리브레이트된 DLL 장치(40)는 지연 로킹 루프로서 작동한다. 특히, 게이팅 회로(60)로부터 생성된 이미테이션 데이타 출력 신호는 드라이버(54)에 대한 입력으로서 제공되고, 드라이버(54)는 이미테이션 데이타 신호를 DLL 장치(40)의 출력에 제공한다. 동시에 CAL 제어 신호는 위상 비교기(58)의 기능을 인에이블한다. 이들 조건하에서, 캘리브레이트된 DLL 장치(40)는 피드백 경로(55)를 통하여 위상 비교기(58)로 캘리브레이트된 DLL 장치(40)의 입력 클럭 신호가 피드백되는 입력 이미테이션 데이타 신호를 동기화하기 위하여 활성화된다. 이미테이션 데이타 신호 및 입력 클럭 신호 사이의 임의의 위상 차는 위상 비교기(58)가 출력 클럭 신호의 위상을 선택적으로 변경하도록 지연 라인(52)에 제어 신호를 생성하게 한다. 지연 라인(52)으로부터의 출력 클럭 신호가 게이팅 회로(60)의 제 1 플리 플롭(62)에 의해 이미테이션 데이타 신호를 생성하기 위하여 사용되기 때문에, 지연 라인(52)으로부터의 출력 클럭 신호의 위상의 임의의 변화는 이미테이션 데이타 신호의 위상에서 대응하는 변화를 만들것이다. 이미테이션 데이타 신호 위상의 임의의 결과적인 변화는 이미테이션 데이타 출력 신호가 DLL 장치(40)에 대한 입력 클럭 신호와 동위상일때까지 지연 라인(52)의 출력 클럭 신호의 위상을 변화시키는 위상 비교기(58)에 의해 주의된다. DQ 신호가 입력 클럭 시퀀스의 "0" 및 "1"의 고정된 시퀀스와 매칭하지 않을 "0" 및 "1"의 임의의 논리 시퀀스를 가지기 때문에, 캘리브레이션 단계 동안 DLL 장치(40)에 대한 입력 클럭 신호와 비교하기 위하여 데이타(DQ) 신호가 사용될수 없다는 것이 이해된다. 그러므로, 각각의 이미테이션 데이타 신호는 DLL 장치(40)의 임의의 로드에 대해 보상하기 위하여 사용될수있는 클럭 신호(1-0-1-0-1-0)로서 나타나는 신호를 가지기 위하여 게이팅 회로(60)에 의해 생성되어야 한다.
상기 설명으로부터, 캘리브레이션 조건동안, 캘리브레이트된 DLL 장치(40)는 지연 라인(52)으로부터의 출력 클럭 신호가 제 2 플립 플롭(64)을 사용하여 DLL 장치(40)의 출력에 데이타 신호(DQ)를 래칭하기 위하여 게이팅 회로(60)에 대한 소정 지연을 가지는 것을 보장한다. 지연 라인(52)으로부터의 출력 클럭 신호를 가지는 DLL 장치(40)의 출력에 DQ 데이타 신호를 래칭함으로써, DLL 장치(40)의 출력에 제공된 DQ 신호의 샘플은 지연 라인(52)으로부터의 출력 클럭 신호의 상승 에지와 동위상이다. 다른 말로, DLL 장치(40)로부터의 출력 데이타 신호는 DQ 신호의 도달 비율에 따르는 것이 아니라, DQ 출력 신호 및 지연 라인(52)으로부터의 출력 클럭 신호 양쪽이 동위상이도록 DLL 장치(40)에 대한 입력 클럭 신호에 의해 트리거된다.
캘리브레이트된 DLL 장치(40)는 일단 캘리브레이션이 수행되면 지연 라인(52) 같은 DLL(42) 내의 대부분의 회로가 예비 조건에서 스위칭 오프될 수 있기 때문에, 통상적인 DLL의 예비 전력 소비시 전력 절약이 달성된다는 제 1 장점을 가진다. 제 2 장점은 통상적인 DLL에서 발견된 수신기 플러스 드라이버 지연을 트랙킹하는 문제가 본 캘리브레이트된 DLL 장치(40)로 극복될수있다는 것이다.
상기에 기술된 본 발명의 특정 실시예가 본 발명의 일반적인 원리를 단순히 도시하는 것이 이해된다. 다른 변형은 상기 원리와 일치되게 당업자에 의해 이루어질수있다.
본 발명은 DDR 데이타가 출력 로딩에 관련없이 DDR SDRAM 응용에 소정 클럭과 동기하여 출력되는 효과를 가진다.

Claims (17)

  1. 캘리브레이트된 지연 로킹 루프(DLL)에 있어서,
    입력 클럭 신호와 동위상인 출력 클럭 신호를 생성하기 위한 수신된 입력 클럭 신호에 응답하는 선택적으로 조절 가능한 지연 라인, 및 캘리브레이트된 지연 로킹 루프로부터 출력 데이타 신호를 제공하기 위한 드라이버를 포함하는 DLL 로킹 장치; 및
    선택적으로 조절 가능한 지연 라인 및 드라이버 사이에 결합되고, (a) 상기 수신된 출력 클럭 신호와 동위상인 이미테이션 데이타 신호를 생성하고 (b) 상기 수신된 출력 클럭 신호와 동위상인 데이타 출력 신호를 생성하도록 수신된 입력 데이타를 래칭하기 위하여 선택적으로 조절 가능한 지연 라인으로부터 수신된 출력 클럭 신호에 응답하는 게이팅 회로를 포함하고, 상기 게이팅 회로는 드라이버의 입력에 생성된 데이타 출력 신호만을 결합하기 위한 제 1 논리 값을 가지는 스위칭 제어 신호, 및 드라이버의 입력에 생성된 이미테이션 데이타 신호만을 결합하기 위한 제 2 논리 값을 가지는 스위칭 제어 신호에 추가로 응답하고,
    상기 DLL 로킹 장치는 지연 라인으로부터 출력 클럭 신호를 생성하기 위하여 클럭 입력 신호에 드라이버 출력에 나타나는 생성된 이미테이션 데이타 신호를 동기화하도록 제 2 논리 값을 가지는 스위칭 제어 신호에 응답하고, 클럭 입력 신호에 대해 드라이버 출력에 생성된 데이타 출력 신호의 임의의 동기화를 막고 제 2 논리 값을 가지는 스위칭 제어 신호가 인가될때의 주기동안 생성된 가장 최근의 출력 클럭 신호를 유지하기 위하여 제 1 논리값을 가지는 스위칭 제어 신호에 응답하는 것을 특징으로 하는 캘리브레이트된 지연 로킹 루프.
  2. 제 1 항에 있어서, 상기 DLL 로킹 장치는 드라이버 출력에 나타나는 생성된 이미테이션 데이타 신호와 클럭 입력 신호를 비교하고 출력 클럭 신호 및 이미테이션 데이타 신호가 입력 클럭 신호와 동위상으로 선택적으로 배치되도록 지연 라인에 상기 비교를 나타내는 제어 신호를 생성하기 위한 제 2 논리 값을 가지는 스위칭 제어 신호에 응답하고, 드라이버 출력에서 생성된 데이타 출력 신호와 클럭 입력 신호의 임의의 비교를 못하도록 하고 제 2 논리 값을 가지는 제 2 스위칭 제어 신호가 위상 비교기에 인가되는 동안 지연 라인에 의해 삽입된 가장 최근의 지연을 유지하기 위하여 제 1 논리 값 신호를 가지는 스위칭 제어 신호에 응답하는 위상 비교기를 더 포함하는 것을 특징으로 하는 캘리브레이트된 지연 로킹 루프.
  3. 제 2 항에 있어서, 상기 게이팅 회로는 상기 출력 클럭 신호의 주기성에 대응하는 교번하는 논리적 영 및 일을 가지는 이미테이션 데이타 신호를 생성하기 위하여 지연 라인으로부터의 출력 클럭 신호에 응답하는 것을 특징으로 하는 캘리브레이트된 지연 로킹 루프.
  4. 제 3 항에 있어서, 상기 게이팅 회로는,
    상기 지연 라인으로부터의 출력 신호와 동위상인 이미테이션 데이타 신호를생성하기 위한 지연 라인에 의해 생성된 출력 클럭 신호에 응답하는 이미테이션 데이타 신호 생성 장치;
    상기 지연 라인에 의해 생성된 출력 클럭 신호 및 데이타 출력 신호를 생성하기 위한 입력 데이타 신호에 응답하는 플립 플롭; 및
    제 2 플립 플롭으로부터 데이타 출력 신호를 수신하기 위한 제 1 입력 단자, 플립 플롭 및 인버터 장치로부터 이미테이션 데이타 신호를 수신하기 위한 제 2 입력 단자, 및 각각 제 1 및 제 2 논리 값을 가지는 스위칭 제어 신호에 응답하는 제 1 및 제 2 입력 단자와 드라이버에 선택적으로 결합된 출력 단자를 가지는 스위칭 장치를 포함하는 것을 특징으로 하는 캘리브레이트된 지연 로킹 루프.
  5. 제 4 항에 있어서, 상기 이미테이션 데이타 신호 생성 장치는,
    지연 라인으로부터 클럭 출력 신호를 수신하기 위하여 결합된 제어 단자, 입력 단자, 및 상기 스위칭 장치의 제 2 입력 단자에 결합된 출력 단자를 포함하는 플립 플롭; 및
    플립 플롭의 입력 및 출력 단자 사이에 결합된 인버터를 포함하는 것을 특징으로 하는 캘리브레이트된 지연 로킹 루프.
  6. 제 1 항에 있어서, 상기 게이팅 회로는 상기 출력 클럭 신호의 주기성에 대응하는 교번하는 논리 영 및 일을 가지는 이미테이션 데이타 신호를 생성하기 위한 출력 클럭 신호에 응답하는 것을 특징으로 하는 캘리브레이트된 지연 로킹 루프.
  7. 제 1 항에 있어서, 상기 게이팅 회로는,
    지연 라인으로부터의 출력 신호에서 이미테이션 데이타 신호를 생성하기 위한 지연 라인에 의해 생성된 출력 클럭 신호에 응답하는 이미테이션 데이타 신호 생성 장치;
    지연 라인에 의해 생성된 출력 클럭 신호 및 데이타 출력 신호를 생성하기 위한 입력 데이타 신호에 응답하는 제 2 플립 플롭; 및
    상기 제 2 플립 플롭으로부터 데이타 출력 신호를 수신하기 위한 제 1 입력 단자, 플립 플롭 및 인버터 장치로부터 이미테이션 데이타 신호를 수신하기 위한 제 2 입력 단자, 및 각각 제 1 및 제 2 논리 값을 가지는 스위칭 제어 신호에 응답하는 제 1 및 제 2 입력 단자와 드라이버에 선택적으로 결합된 출력 단자를 포함하는 것을 특징으로 하는 캘리브레이트된 지연 로킹 루프.
  8. 제 7 항에 있어서, 상기 이미테이션 데이타 신호 생성 장치는,
    지연 라인으로부터 클럭 출력 신호를 수신하기 위하여 결합된 제어 단자, 입력 단자, 및 스위칭 장치의 제 2 입력 단자에 결합된 출력 단자를 포함하는 플립 플롭; 및
    플립 플롭의 입력 및 출력 단자 사이에 결합된 인버터를 포함하는 것을 특징으로 하는 캘리브레이트된 지연 로킹 루프.
  9. 제 1 항에 있어서, 상기 DLL은 이중 데이타 레이트(DDR) 싱크로노스 다이나믹 랜덤 액세스 메모리(SDRAM) 보드상에 설치된 칩 상에 형성되고 입력 클럭 신호, 데이타 신호, 및 DDR SDRAM 보드로부터 스위칭 제어 신호를 얻는 것을 특징으로 하는 캘리브레이트된 지연 로킹 루프.
  10. 캘리브레이트된 지연 로킹 루프(DLL) 장치에 있어서,
    선택적으로 조절 가능한 지연을 가지는 출력 클럭 신호를 생성하기 위한 클럭 입력 신호에 응답하는 선택적으로 조절 가능한 지연 라인;
    선택적으로 조절 가능한 지연 라인 및 드라이버 사이에 결합되고, (a) 상기 수신된 출력 클럭 신호와 동위상인 이미테이션 데이타 신호를 생성하고 (b) 상기 수신된 출력 클럭 신호와 동위상인 데이타 출력 신호를 생성하기 위하여 수신된 입력 데이타 신호를 래칭하기 위한 선택적으로 조절 가능한 지연 라인으로부터 수신된 출력 클럭 신호에 응답하는 게이팅 회로를 포함하는데, 상기 게이팅 회로는 입력에 생성된 데이타 출력 신호만을 결합하기 위한 제 1 논리 값을 가지는 스위칭 제어 신호, 및 출력에 생성된 이미테이션 데이타 신호만을 결합하기 위한 제 2 논리 값을 가지는 스위칭 제어 신호에 추가로 응답하고;
    캘리브레이트된 DLL 장치의 출력을 생성하기 위한 게이팅 회로로부터의 출력 신호에 응답하는 드라이버; 및
    드라이버 출력에 나타나는 생성된 이미테이션 데이타 신호와 클럭 입력 신호를 비교하고 출력 클럭 신호가 입력 클럭 신호와 선택적으로 동위상으로 배치되도록 지연 라인에 비교를 나타내는 제어 신호를 생성하기 위하여 제 2 논리 값을 가지는 스위칭 제어 신호에 응답하고, 드라이버 출력에 생성된 데이타 출력 신호와 클럭 입력 신호의 임의의 비교를 못하도록 하고 제 2 논리 값을 가지는 스위칭 제어 신호가 위상 비교기에 인가될때의 주기동안 지연 라인에 의해 삽입된 가장 최근 지연을 유지하기 위하여 제 1 논리 값을 가지는 스위칭 제어 신호에 응답하는 위상 비교기를 포함하는 것을 특징으로 하는 캘리브레이트된 지연 로킹 루프.
  11. 제 10 항에 있어서, 상기 게이팅 회로는,
    지연 라인으로부터의 출력 신호에서 이미테이션 데이타 신호를 생성하기 위하여 지연 라인에 의해 생성된 출력 클럭 신호에 응답하는 이미테이션 데이타 신호 생성 장치;
    지연 라인에 의해 생성된 출력 클럭 신호 및 데이타 출력 신호를 생성하기 위한 입력 데이타 신호에 응답하는 플립 플롭; 및
    제 2 플립 플롭으로부터 데이타 출력 신호를 수신하기 위한 제 1 입력 단자, 플립 플롭 및 인버터 장치로부터 이미테이션 데이타 신호를 수신하기 위한 제 2 입력 단자, 및 각각 제 1 및 제 2 논리 값을 가지는 스위칭 제어 신호에 응답하는 제 1 및 제 2 입력 단자와 드라이버에 선택적으로 결합된 출력 단자를 포함하는 것을 특징으로 하는 캘리브레이트된 지연 로킹 루프.
  12. 제 11 항에 있어서, 상기 이미테이션 데이타 신호 생성 장치는,
    지연 라인으로부터 클럭 출력 신호를 수신하기 위하여 결합된 제어 단자, 입력 단자, 및 스위칭 장치의 제 2 입력 단자에 결합된 출력 단자를 포함하는 플립 플롭; 및
    플립 플롭의 입력 및 출력 단자 사이에 결합된 인버터를 포함하는 것을 특징으로 하는 캘리브레이트된 지연 로킹 루프.
  13. 제 10 항에 있어서, 상기 캘리브레이트된 지연 로킹 루프 장치는 이중 데이타 레이트(DDR) 싱크로노스 다이나믹 랜덤 액세스 메모리(SDRAM) 보드상에 설치된 칩상에 형성되고 입력 클럭 신호, 데이타 신호, 및 DDR SDRAM 보드로부터 스위칭 제어 신호를 얻는 것을 특징으로 하는 캘리브레이트된 지연 로킹 루프.
  14. 캘리브레이트된 지연 로킹 루프 장치에 있어서,
    클럭 입력 신호를 수신하고 클럭 입력 신호에 대응하는 클럭 출력 신호를 생성하기 위한 수신기;
    선택적으로 조절 가능한 지연을 가지는 출력 클럭 신호를 생성하기 위한 수신기로부터 클럭 출력 신호에 응답하는 선택적으로 조절 가능한 지연 라인;
    선택적으로 조절 가능한 지연 라인 및 드라이버 사이에 결합되고 (a) 상기 수신된 출력 클럭 신호와 동위상인 이미테이션 데이타 신호를 생성하고, (b) 상기 수신된 출력 클럭 신호와 동위상인 데이타 출력 신호를 생성하도록 수신된 입력 데이타 신호를 래칭하기 위하여 선택적으로 조절 가능한 지연 라인으로부터 수신된출력 클럭 신호에 응답하는 게이팅 회로를 포함하는데, 상기 게이팅 회로는 출력에 생성된 데이타 출력 신호만을 결합하기 위한 제 1 논리 값을 가지는 스위칭 제어 신호, 및 출력에 생성된 이미테이션 데이타 신호만을 결합하기 위하여 제 2 논리 값을 가지는 스위칭 제어 신호에 추가로 응답하고;
    캘리브레이트된 지연 로킹 루프 장치로부터 출력 신호로서 게이팅 회로로부터의 출력 신호를 제공하기 위한 드라이버; 및
    드라이버 출력 신호와 클럭 입력 신호를 비교하고 지연 라인으로부터 출력 클럭 신호에 대응하는 지연을 선택적으로 삽입하기 위하여 지연 라인에 제어 신호를 생성하기 위한 제 2 논리 값을 가지는 스위칭 제어 신호에 응답하고, 드라이버 출력 신호와 클럭 입력 신호의 비교를 하지 못하도록 하고 지연 라인에 의해 삽입된 가장 최근의 지연을 유지하기 위하여 제 1 논리 값을 가지는 스위칭 제어 신호에 응답하는 위상 비교기를 포하마는 드라이버의 출력에 결합된 피드백 루프를 포함하는 것을 특징으로 하는 캘리브레이트된 지연 로킹 루프.
  15. 제 14 항에 있어서, 상기 게이팅 회로는,
    지연 라인으로부터의 출력 신호에서 이미테이션 데이타 신호를 생성하기 위한 지연 라인에 의해 생성된 출력 클럭 신호에 응답하는 이미테이션 데이타 신호 생성 장치;
    지연 라인에 의해 생성된 출력 클럭 신호 및 데이타 출력 신호를 생성하기 위한 입력 데이타 신호에 응답하는 플립 플롭; 및
    제 2 플립 플롭으로부터 데이타 출력 신호를 수신하기 위한 제 1 입력 단자, 플립 플롭으로부터 이미테이션 데이타 신호를 수신하기 위한 제 2 입력 단자 및 각각 제 1 및 제 2 논리 값을 가지는 스위칭 제어 신호에 응답하는 제 1 및 제 2 입력 단자와 드라이버에 선택적으로 결합된 출력 단자를 포함하는 것을 특징으로 하는 캘리브레이트된 지연 로킹 루프.
  16. 제 15 항에 있어서, 상기 이미테이션 데이타 신호 생성 장치는,
    지연 라인으로부터 클럭 출력 신호를 수신하기 위하여 결합된 제어 단자, 입력 단자, 및 스위칭 장치의 제 2 입력 단자에 결합된 출력 단자를 포함하는 플립 플롭; 및
    플립 플롭의 입력 및 출력 단자 사이에 결합된 인버터를 포함하는 것을 특징으로 하는 캘리브레이트된 지연 로킹 루프.
  17. 제 14 항에 있어서, 상기 캘리브레이트된 지연 로킹 루프 장치는 이중 데이타 레이트(DDR) 싱크로노스 다이나믹 랜덤 액세스 메모리(SDRAM) 보드상에 설치된 칩상에 형성되고 클럭 입력 신호, 데이타 신호, 및 DDR SDRAM 보드로부터의 스위칭 제어 신호를 포함하는 것을 특징으로 하는 캘리브레이트된 지연 로킹 루프.
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