DE10117891A1 - Integrierter Taktgenerator, insbesondere zum Ansteuern eines Halbleiterspeichers mit einem Testsignal - Google Patents

Abstract

Es ist ein integrierter Taktgenerator, insbesondere zum Ansteuern eines Halbleiterspeichers mit einem Testsignal (E) angegeben, bei dem eine Verzögerungsregelschleife (2) vorgesehen ist, die in einer ersten Betriebsart ein Eingangssignal (B) mit einem Referenzsignal (C) synchronisiert und in einer zweiten, freilaufenden Betriebsart mit einem angeschlossenen Addierer (3) eine genau einstellbare Verzögerung zwischen Testsignal (E) und Referenzsignal (C) bildet. Zum Umschalten zwischen erster und zweiter Betriebsart ist eine Auswahlschaltung (4) vorgesehen. Die Verzögerungsregelschleife ist mit der I/O-Schnittstelle des integrierten Schaltkreises (1) verbunden, so daß vorteilhafterweise die erzeugten BIST-Daten (E) unmittelbar am Eingang des Halbleiterspeichers zur Verfügung stehen. Das beschriebene Prinzip ermöglicht mit geringem Aufwand ein Bereitstellen von Testsignalen mit einer hochpräzisen Verzögerung bezüglich eines Referenzsignals, wie beispielsweise für DRAMs mit großer Speicherdichte erforderlich.

Description

Die vorliegende Erfindung betrifft einen integrierten Taktge­ nerator, insbesondere zum Ansteuern eines Halbleiterspeichers mit einem Testsignal.

Heutige DRAM(Dynamic Random Access Memory)-Chips mit hohen und zunehmend großen Speicherdichten werden mit kosteninten­ siven Speichertestsystemen getestet. Auf diesen Testern wer­ den dabei Testprogramme zur Überprüfung der Funktionstaug­ lichkeit der Speicherchips eingesetzt. Dabei werden Signale mit genau definierten Spannungspegeln zu exakt definierten Zeitpunkten an den zu testenden Halbleiterschaltkreis ange­ legt. Während der Überprüfung einer Lesefunktion von dem DUT (Device Under Test) ist es darüber hinaus möglich, von dem DUT kommende Signale zu genau definierten Zeitpunkten in das Testgerät einzulesen und mit erwarteten Signalwerten zu ver­ gleichen. Die Spezifikationen heutiger DRAMs erfordern be­ reits Timing-Genauigkeiten bis hinunter zu einigen zehn Pico­ sekunden für Testzwecke, beispielsweise erfordert ein soge­ nanntes Address Setup Timing von 200 Picosekunden, daß Adreß­ daten exakt 200 Picosekunden vor der ansteigenden Flanke ei­ nes Taktsignals auf Verfügbarkeit getestet werden müssen.

Da die beschriebenen Speichertests mit den beschriebenen, ho­ hen Anforderungen an die Genauigkeit bereits heute hohe Pro­ duktions- und Testkosten verursachen, besteht der Wunsch, die Testkosten dadurch zu reduzieren, daß Funktionstests der Speicherbausteine, insbesondere Hochfrequenztests, durch den Einbau von Selbsttest-Möglichkeiten auf dem Speicherchip selbst den Test zum einen zu einem frühen Zeitpunkt in der Wertschöpfungskette und zum anderen ohne das Erfordernis ko­ stenintensiver Testapparate möglich machen.

Aufgabe der vorliegenden Erfindung ist es daher, einen inte­ grierten Taktgenerator, insbesondere zum Ansteuern eines Halbleiterspeichers mit einem Testsignal anzugeben, der ko­ stengünstig herstellbar ist und zugleich den beschriebenen, hohen Anforderungen an die zeitliche Genauigkeit der erzeug­ ten Signale genügt.

Erfindungsgemäß wird die Aufgabe gelöst mit einem integrier­ ten Taktgenerator, insbesondere zum Ansteuern eines Halblei­ terspeichers mit einem Testsignal, aufweisend

• - eine Ein-/Ausgabeschnittstelle zum Ein- oder Ausgeben von Daten zum beziehungsweise vom integrierten Schaltkreis,
• - eine Verzögerungsregelschleife mit einem ersten Eingang, der mit der Ein-/Ausgabeschnittstelle zum Zuführen eines Ein­ gangssignals gekoppelt ist, mit einem zweiten Eingang, der mit einer Taktquelle zum Zuführen eines Referenzsignals ge­ koppelt ist, und mit einem Ausgang, an dem ein von Eingangs- und Referenzsignal abhängiges Ausgangstaktsignal bereitsteht und der mit der Ein-/Ausgabeschnittstelle gekoppelt ist,
• - eine Auswahlschaltung, die mit der Verzögerungsregelschlei­ fe gekoppelt ist zum Umschalten von einer ersten, synchroni­ sierenden Betriebsart auf eine zweite, freilaufende Betriebs­ art und
• - einen Addierer, der mit der Verzögerungsregelschleife zum Bereitstellen einer einstellbaren Verzögerung zwischen Ein­ gangs- und Referenzsignal in der zweiten Betriebsart gekop­ pelt ist.

Dem integrierten Schaltkreis mit der Verzögerungsregelschlei­ fe liegt das Prinzip zugrunde, daß zunächst in der ersten Be­ triebsart das Eingangssignal mit dem Referenztaktsignal syn­ chronisiert wird und anschließend in der zweiten Betriebsart, während der die Rückkopplung der Verzögerungsregelschleife aufgehoben ist, mittels des Addierers eine gewünschte Verzö­ gerung zwischen Eingangssignal und Referenzsignal herstellbar ist. Somit können mit geringem Aufwand die gewünschten, exakten Timings zur Realsierung von BIST(Built-In Self-Test) auf Halbleiter-Speicherchips bereitgestellt sein.

Während der ersten Betriebsart kann die Synchronisation bei­ spielsweise dadurch erfolgen, daß der Addierer eine Verzöge­ rung von 0 aufaddiert und somit eine genaue Synchronisation zwischen Eingangssignal und Referenzsignal ermöglicht ist.

In der ersten Betriebsart entspricht die beschriebene Verzö­ gerungsregelschleife einer herkömmlichen Verzögerungsregel­ schleife, DLL (Delay Locked Loop).

Da mit dem beschriebenen Prinzip eine hochgenaue Verzögerung eines Datensignals bezüglich eines Referenztaktsignals mög­ lich ist, kann der beschriebene integrierte Schaltkreis ins­ besondere zur Ansteuerung von Halbleiterspeichern, beispiels­ weise DRAMs (Dynamic Random Access Memory) eingesetzt sein, deren Testspezifikationen Genauigkeiten im Picosekunden- Bereich fordern.

Beispielsweise ist mit dem beschriebenen integrierten Schalt­ kreis ein Testdatensignal genau 200 ps vor der ansteigenden Flanke des Referenztaktes generierbar.

Der integrierte Schaltkreis ist in einem Halbleiterspeicher- Chip integrierbar und demnach zur Bereitstellung von BIST (Built-In Self-Test) geeignet.

Da der Testsignal-Modus, nämlich die zweite Betriebsart des integrierten Schaltkreises, üblicherweise nur für kurze Zeit­ dauern bei BIST gefordert ist, sind bei dem beschriebenen einfachen Aufbau der Schaltung mit einem Open-Loop-Betrieb der Verzögerungsschleife keine Probleme aufgrund von mögli­ chen Temperaturdrifts zu erwarten.

Mit dem beschriebenen Prinzip ist eine signifikante Reduzie­ rung der erheblichen Testkosten von DRAMs und damit eine Re­ duzierung der Herstellkosten von DRANs insgesamt ermöglicht.

Aufgrund der einfachen Realisierbarkeit des beschriebenen Prinzips ist dieses in kostengünstiger Weise, beispielsweise im Massenherstellungsverfahren, anwendbar.

In einer bevorzugten Weiterbildung der Erfindung ist ein von der Verzögerungsregelschleife umfaßter Addierer/Subtrahierer mit der Auswahlschaltung gekoppelt zum Blockieren von Auf­ wärts- und Abwärtszählen während der zweiten Betriebsart. Eine Verzögerungsregelschleife weist üblicherweise zum Ver­ gleich eines Eingangs- mit einem Referenzsignal einen Ver­ gleicher auf, dem ein Addierer/Subtrahierer nachgeschaltet ist, welcher in Abhängigkeit von der Signalabweichung zwi­ schen den beiden Eingangssignalen des Vergleichers angesteu­ ert ist. Zum Aufheben der Synchronisierung während der zwei­ ten Betriebsart durch Unterbrechen der Rückkopplung der Ver­ zögerungsschleife kann bei vorliegendem integrierten Schalt­ kreis in einfacher Weise die Unterbrechung dadurch erfolgen, daß das Auf- und Abwärtszählen während der zweiten Betriebs­ art blockiert ist. Hierdurch kann keine Regelung durch die Verzögerungsregelschleife mehr erfolgen. Damit befindet sich diese in einem Open-Loop-Betrieb, so daß eine programmierbare und damit hochgenaue Verzögerung zwischen Eingangssignal und Taktsignal, die zuvor aufeinander synchronisiert wurden, ein­ stellbar ist.

Da der beschriebene Aufwärts-/Abwärtszähler ohnehin üblicher­ weise in Verzögerungsregelschleifen vorhanden ist, ist das Umschalten zwischen erster und zweiter Betriebsart mit beson­ ders geringem Aufwand möglich.

In einer weiteren bevorzugten Ausführungsform der Erfindung umfaßt die Verzögerungsregelschleife einen Verzögerungsbaustein, der eingangsseitig mit der Taktquelle gekoppelt ist zur Übermittlung des Referenzsignals und der ausgangsseitig abgestuft verzögerte, vom Referenzsignal abgeleitete Signale bereitstellt, und die Verzögerungsregelschleife umfaßt wei­ terhin einen Multiplexer mit einem Steuereingang, der mit ei­ nem Ausgang des Addierers/Subtrahieres verbunden ist.

Eine derartige, als sogenannte Delay Line bekannte Verzöge­ rungseinrichtung stellt eine Anzahl n vom Taktsignal abgelei­ tete Signale bereit, welche jeweils eine voneinander ver­ schiedene, abgestufte Verzögerung gegenüber dem Referenztakt­ signal aufweisen. Der Multiplexer ist vom Addierer/Sub­ trahierer angesteuert und wählt je nach Abweichung zwischen Eingangssignal und Referenztaktsignal eine der Verzögerungs­ leitungen des Verzögerungsbausteins aus. Der Multiplexer ist dabei als (1 aus n)-Multiplexer ausgebildet.

Ein derartiger Verzögerungsbaustein mit nachgeschaltetem Mul­ tiplexer ermöglicht ein besonders schnelles Einschwingen der Verzögerungsregelschleife bei besonders einfachem Aufbau.

Zudem ist der bereits beschriebene Addierer in einfacher Wei­ se mit dem Verzögerungsbaustein und dem Multiplexer zur Be­ reitstellung einer einstellbaren Verzögerung in der zweiten Betriebsart koppelbar.

In einer weiteren, bevorzugten Ausführungsform der vorliegen­ den Erfindung umfaßt die Ein-/Ausgabeschnittstelle einen Aus­ gangstreiber, der ausgangsseitig mit dem ersten Eingang der Verzögerungsregelschleife und eingangsseitig mit dem Ausgang der Verzögerungsregelschleife gekoppelt ist.

Ein derartiger Ausgangstreiber eines integrierten Schaltkrei­ ses ist als sogenannter Off-Chip-Driver, OCD, bekannt. Derar­ tige Ausgangstreiber dienen üblicherweise dazu, über ein an ihrem Ausgang angeschlossenes I/O-Pad (Anschlußfläche) Daten, beispielsweise Testdaten, von einem Halbleiterspeicher-Chip nach extern, das heißt, in ein an den Chip angeschlossenes Gerät, zu treiben. Gemäß der bevorzugten Ausführungsform ist der Ausgangstreiber in die Rückkopplungskette der Verzöge­ rungsregelschleife eingeschaltet, so daß die hochgenauen, mit der beschriebenen Anordnung erzeugbaren Testsignale unmittel­ bar an der Ein-/Ausgabeschnittstelle eines Halbleiterspei­ chers bereitstehen.

Die Besonderheit dabei ist, daß der ohnehin üblicherweise vorhandene Off-Chip-Driver OCD zum Bereitstellen von Testsi­ gnalen mitbenutzt werden kann und somit die bereitgestellten, hochgenauen Testsignale einem integrierten Halbleiterspeicher möglichst weit außerhalb, nämlich an seinem I/O-Pad, zuführ­ bar sind, so daß möglichst viele Teile des Halbleiterspei­ chers sehr realitätsnah getestet werden können.

In einer weiteren, bevorzugten Ausführungsform der vorliegen­ den Erfindung ist am Eingang des Ausgangstreibers ein Multi­ plexer angeschlossen mit einem ersten Eingang, dem ein Daten­ signal zuführbar ist, und mit einem zweiten Eingang, der mit dem Ausgang der Verzögerungsregelschleife gekoppelt ist.

Trotz des Mitbenutzens des OCD von der Verzögerungsregel­ schleife kann mit dem beschriebenen Multiplexer auch eine herkömmliche Nutzung der Ein-/Ausgabeschnittstelle des inte­ grierten Schaltkreises ermöglicht sein, da üblicherweise vom integrierten Schaltkreis nach extern zu treibende Datensigna­ le durch Umschalten mit dem Multiplexer über den Ausgangs­ treiber an einem I/O-Pad der Ein-/Ausgabeschnittstelle be­ reitstellbar sind.

In einer weiteren, bevorzugten Ausführungsform der vorliegen­ den Erfindung ist zur Kopplung von erstem Eingang und Ausgang der Verzögerungsregelschleife ein Bitmuster-Generator vorge­ sehen, der an seinem Ausgang ein Bitmuster mit der Frequenz des Ausgangstaktsignals bereitstellt.

Das bereitstellbare Bitmuster ist bevorzugt ein periodisches Bitmuster, beispielsweise eine abwechselnde Folge von logi­ schen Einsen und Nullen.

Der Bitmuster-Generator ermöglicht demnach das Bereitstellen des Eingangssignals aus dem Ausgangstaktsignal der Verzöge­ rungsregelschleife.

In einer weiteren, bevorzugten Ausführungsform der vorliegen­ den Erfindung umfaßt die Eingabe-/Ausgabeschnittstelle einen Eingangstreiber zum Ansteuern eines Halbleiterspeichers.

Der Eingangstreiber ist dabei mit seinem Eingang unmittelbar an den Ausgang des Ausgangstreibers angeschlossen und zu­ gleich mit diesem aktivierbar, so daß die mit dem integrier­ ten Schaltkreis erzeugbaren, hochgenauen Testsignale unmit­ telbar an einem möglichst weit außen am Halbleiterspeicher liegenden Anschluß zuführbar sind und somit die Qualität des von dem beschriebenen Prinzip bereitgestellten BIST genauso hoch ist, als wären die Testsignale am I/O-Pad des Halblei­ terspeichers, das heißt außerhalb des Halbleiterspeicher-Chip erzeugt, zugeführt.

In einer weiteren, bevorzugten Ausführungsform der vorliegen­ den Erfindung ist die Taktquelle als externe Quelle vorgese­ hen, das heißt außerhalb des integrierten Schaltkreises und außerhalb des Halbleiterspeicher-Chips gebildet und über eine Takt-Anschlußfläche (Clock-Pad) an den integrierten Schalt­ kreis angeschlossen. Mit der Taktquelle kann beispielsweise ein Referenzsignal mit einer Taktfrequenz von 400 MHz bereit­ stellbar sein.

In einer alternativen, bevorzugten Ausführungsform der vor­ liegenden Erfindung ist die Taktquelle intern in dem inte­ grierten Schaltkreis gebildet.

Weitere Einzelheiten der Erfindung sind Gegenstand der Un­ teransprüche.

Die Erfindung wird nachfolgend an einem Ausführungsbeispiel anhand einer Zeichnung näher erläutert.

Es zeigt:

die Figur eine beispielhafte Ausführungsform der Erfindung anhand eines Blockschaltbildes.

Die Figur zeigt einen integrierten Schaltkreis zum Ansteuern eines Halbleiterspeichers mit einem Testsignal, mit einer Ein-/Ausgabeschnittstelle 1, einer Verzögerungsregelschlei­ fe 2, einem Addierer 3 und einer Auswahlschaltung zum Akti­ vieren einer Testbetriebsart 4.

Die Ein-/Ausgabeschnittstelle 1 umfaßt einen Ausgangstrei­ ber 11 sowie einen an den Ausgang des Ausgangstreibers 11 mit seinem Eingang angeschlossenen Eingangstreiber 12. Der Aus­ gangstreiber 11 ist als sogenannter Off-Chip-Driver, OCD, ausgebildet, während der Eingangstreiber 12 als Empfänger ausgebildet ist. Der Ausgang des Ausgangstreibers 11 sowie der Eingang des Eingangstreibers 12 sind unmittelbar mit ei­ ner Anschlußfläche, englisch: Pad, des integrierten Schalt­ kreises verbunden, welche eine externe Anschlußmöglichkeit bietet. Diese Anschlußfläche ist mit dem Bezugszeichen 5 ver­ sehen.

Die Ein-/Ausgabeschnittstelle 1 dient zur Übermittlung von Datensignalen A, A' sowohl in Lese- als auch in Schreibrich­ tung des integrierten Halbleiterspeichers.

Die Verzögerungsregelschleife 2 ist mit einem ersten Ein­ gang 21 und mit einem zweiten Eingang 22 versehen, welche je­ weils mit einem Eingang eines Vergleichers 23 verbunden sind. Der Vergleicher 23 vergleicht die beiden Eingangssignale miteinander und stellt an seinem Ausgang ein von deren Abwei­ chung voneinander abhängiges Signal bereit. An den Ausgang des Vergleichers 23 ist ein Addierer/Subtrahierer 3 ange­ schlossen. Der Addierer/Subtrahierer 3 der Verzögerungsregel­ schleife, englisch DLL(Delay Locked Loop), zählt in dieser Betriebsart in Abhängigkeit des Vergleichssignalas hoch oder herunter, je nachdem, ob das am ersten Eingang 21 anliegende Eingangssignal B dem am Eingang 22 anliegenden Referenzsignal C vor- oder nacheilt.

Der zweite Eingang 22 zum Zuführen des Referenzsignals C ist weiterhin mit einem Eingang eines Verzögerungsbausteins 25 verbunden, welcher an seinen n Ausgängen eine Anzahl n vom Referenzsignal C abgeleiteter und bezüglich diesem abgestuft verzögerter Signale bereitstellt. An die n Ausgänge der Ver­ zögerungseinrichtung 25 ist ein (1 aus n)-Multiplexer 26 an­ geschlossen, der an seinem Ausgang eines der n Ausgangssigna­ le des Verzögerungsbausteins 25, in Abhängigkeit vom am Aus­ gang des Addierers/Subtrahierers 3 anliegenden Signals, be­ reitstellt. Der Ausgang des Multiplexers 26 bildet zugleich den Ausgang 27 der Verzögerungsregelschleife 2, an dem ein Ausgangstaktsignal D ableitbar ist. In einem Rückkopplungs­ zweig 11, 31, 32 ist der Ausgang 27 mit dem ersten Eingang 21 der Verzögerungsregelschleife 2 gekoppelt.

Zur Bereitstellung des Referenzsignals C ist über eine weite­ re Anschlußfläche 6 sowie über einen Treiberbaustein 7 eine Taktquelle 8 angeschlossen, welche im vorliegenden Ausfüh­ rungsbeispiel eine Referenztakt-Frequenz von 400 MHz bereit­ stellt.

Der erwähnte Rückkopplungspfad der Verzögerungsregelschlei­ fe 2 umfaßt neben dem bereits beschriebenen, als OCD (Off- Chip Driver) ausgebildeten Ausgangstreiber 11 einen Multiple­ xer 31 sowie einen Bitmuster-Generator 32.

Der Bitmuster-Generator 32 ist mit seinem Eingang zur Zufüh­ rung des Ausgangstaktsignals D an den Ausgang 27 der Verzöge­ rungsregelschleife 2 angeschlossen. Ausgangsseitig stellt der Bitmuster-Generator 32 ein Testsignal E bereit, welches eine periodische Folge von Einsen und Nullen umfaßt und mit seiner Frequenz der Frequenz des Ausgangstaktsignals D entspricht. Der Ausgang des Bitmuster-Generators 32 ist mit einem Eingang des Multiplexers 31 verbunden, der mit einem weiteren Eingang mit dem Halbleiterspeicher koppelbar ist zur Zuführung eines Datensignals A'. Der Multiplexer 31 weist weiterhin einen Um­ schalteingang auf, an dem durch Zuführen eines Umschaltsi­ gnals von einem Datenbetrieb, bei dem das Datensignal A' auf den Ausgang durchgeschaltet wird, umgeschaltet werden kann auf einen Testbetrieb, in dem das Testsignal E auf den Aus­ gang des Multiplexers 31 gegeben wird. Hierzu ist der Um­ schalteingang mit einer Auswahlschaltung 4 verbunden.

Der Rückkopplungspfad der Verzögerungsregelschleife 2 ist demnach über den Bitmuster-Generator 32, den Multiplexer 31 sowie den Ausgangstreiber 11 der I/O-Schnittstelle 1 des in­ tegrierten Schaltkreises geschlossen.

Die Auswahlschaltung 4 ist zum Umschalten von der ersten Be­ triebsart auf die zweite Betriebsart der Verzögerungsregel­ schleife und damit zum Umschalten von einem Synchronisations­ betrieb auf einen freilaufenden Testsignal-Erzeugungsbetrieb sowohl mit dem Bitmuster-Generator 32 als auch mit dem Addie­ rer/Subtrahierer 3 zu deren Ansteuerung gekoppelt.

Während der ersten Betriebsart der gezeigten Schaltung muß zum Synchronisieren des Signals B auf das Referenzsignal C die Verzögerungsregelschleife in einer geschlossenen Regel­ schleife rückgekoppelt sein. Hierfür addiert beziehungsweise subtrahiert die Addiereinheit 3 den Wert 1 je nach Ergebnis des Komparators 23. Demnach wird keine zusätzliche Verzöge­ rung zwischen Eingangssignal B und Referenzsignal C gebildet.

In Abhängigkeit vom Zählergebnis des Addierers/Subtra­ hierers 3 stellt der Multiplexer 26, wie bereits erläutert, ein Signal mit vorbestimmt einstellbarer Verzögerung an dem Ausgang 27 bereit. Dieses Signal ist als Ausgangstaktsignal D bezeichnet. Der Bitmuster-Generator 32 erzeugt eine Bitfolge 1 0 1 0 1 0 . . ., welche der Frequenz des Ausgangstaktsignals D folgt. Gemäß diesem Prinzip vergleicht während der ersten Betriebsart die Verzögerungsregelschleife 2 ständig das Ein­ gangssignal B mit dem Referenzsignal C und zählt so lange hinauf beziehungsweise herunter, bis die Signale B, C genau identisch sind. Dies ist das bekannte Prinzip einer Verzöge­ rungsregelschleife zum Synchronisieren zweier Signale aufein­ ander.

Nach einer erfolgten Synchronisation des Eingangssignals B auf das Referenzsignal C ist bei vorliegendem Schaltkreis je­ doch ein Umschalten auf eine zweite Betriebsart, zum Erzeugen von Testsignalen mit genau einstellbarer Verzögerung, mög­ lich. Hierfür wird der Addierer 3 mit der Auswahlschaltung 4 derart umgestellt, daß ein programmierbarer Wert, der einer gewünschten Verzögerung entspricht, auf das bisherige Ad­ dier-/Subtrahierergebnis addierbar beziehungsweise subtra­ hierbar ist. Zugleich wird hierbei die Synchronisation der Verzögerungsregelschleife durch Aufheben der Rückkopplung un­ terbrochen. Die Verzögerungsregelschleife 2 befindet sich folglich in der zweiten Betriebsart in einem freilaufenden Betrieb, welcher auch als sogenannter Open-Loop-Betrieb be­ zeichnet wird.

Da die Addiereinheit einen beliebigen, programmierbaren Wert auf das Vergleichsergebnis der Verzögerungsregelschleife auf­ addieren oder subtrahieren kann, können beliebige und hochge­ naue Zeitverzögerungen des Signals B bezüglich des Referenz­ signals C erzeugt werden.

Da Test-Betriebsmodi von Halbleiterspeichern üblicherweise kurze Zyklen aufweisen, ist bei dem beschriebenen Prinzip ein aufgrund von Temperaturdrifts mögliches Wegdriften der genau eingestellten Verzögerung zwischen dem Testsignal E und dem Referenzsignal C nicht zu erwarten. Falls erforderlich, könn­ te ein Testbetrieb, das heißt die zweite Betriebsart des in­ tegrierten Schaltkreises, jedoch unterbrochen werden zum schnellen Ausführen einer neuen Synchronisation des Eingangs­ signals B auf das Referenzsignal C.

Die vorliegende Erfindung ermöglicht ein Erzeugen hochgenauer Testsignale, insbesondere bezüglich ihres Timings, zum Testen der Funktionstüchtigkeit von Halbleiterspeichern. Die Erzeu­ gung der Testsignale kann dabei vorteilhafterweise auf dem Halbleiterspeicher-Chip selbst in Form eines BIST, Built-In Self-Test erfolgen. Dabei wird der ohnehin vorhandene Aus­ gangstreiber 11 des Halbleiterspeicher-Chips im Rückkopp­ lungspfad der Verzögerungsregelschleife 2 mitbenutzt, und da­ mit stehen die erzeugten Testsignale am gewünschten Anschluß bereit, nämlich eingangsseitig am Eingangstreiber 12 des Halbleiterspeichers.

Anstelle der gezeigten, externen Taktquelle könnte auch eine interne Taktquelle auf dem integrierten Schaltkreis mit inte­ griert sein.

Bezugszeichenliste

1

Ein-/Ausgabeschnittstelle

2

Verzögerungsregelschleife

3

Addierer

4

Auswahlschaltung

5

Anschlußfläche

6

Anschlußfläche

7

Treiber

8

Taktquelle

11

Ausgangstreiber

12

Eingangstreiber

21

Eingang

22

Eingang

23

Vergleicher

24

Auf-/Abwärtszähler

25

Verzögerungsbaustein

26

Multiplexer

27

Ausgang

31

Multiplexer

32

Bitmuster-Generator
A Datensignal
A' Datensignal
B Eingangssignal
C Referenzsignal
D Ausgangstaktsignal
E Testsignal

Claims (9)

1. Integrierter Taktgenerator, insbesondere zum Ansteuern ei­ nes Halbleiterspeichers mit einem Testsignal, aufweisend
eine Ein-/Ausgabeschnittstelle (1) zum Ein- oder Ausgeben von Daten (A, A') zum beziehungsweise vom integrierten Schaltkreis,
eine Verzögerungsregelschleife (2) mit einem ersten Ein­ gang (21), der mit der Ein-/Ausgabeschnittstelle (1) zum Zu­ führen eines Eingangssignals (B) gekoppelt ist, mit einem zweiten Eingang (22), der mit einer Taktquelle (6, 7, 8) zum Zuführen eines Referenzsignals (C) gekoppelt ist, und mit ei­ nem Ausgang (27), an dem ein von Eingangs- und Referenzsig­ nal (B, C) abhängiges Ausgangstaktsignal (D) bereitsteht und der mit der Ein-/Ausgabeschnittstelle (1) gekoppelt ist,
eine Auswahlschaltung (4), die mit der Verzögerungsregel­ schleife (2) gekoppelt ist zum Umschalten von einer ersten, synchronisierenden Betriebsart auf eine zweite, freilaufende Betriebsart und
einen Addierer (3), der mit der Verzögerungsregelschlei­ fe (2) zum Bereitstellen einer einstellbaren Verzögerung zwi­ schen Eingangs- und Referenzsignal (B, C) in der zweiten Be­ triebsart gekoppelt ist.

2. Integrierter Taktgenerator nach Anspruch 1, dadurch gekennzeichnet, daß der von der Verzögerungsregelschleife (2) umfaßte Addie­ rer/Subtrahierer (3) mit der Auswahlschaltung (4) gekoppelt ist zum Blockieren von Auf- und Abwärtszählen während der zweiten Betriebsart.

3. Integrierter Taktgenerator nach Anspruch 2, dadurch gekennzeichnet, daß die Verzögerungsregelschleife (2) einen Verzögerungsbau­ stein (25) umfaßt, der eingangsseitig mit der Taktquelle (8) gekoppelt ist zur Übermittlung des Referenzsignals (C) und der ausgangsseitig abgestuft verzögerte, vom Referenzsignal (C) abgeleitete Signale bereitstellt, und daß die Verzögerungsregelschleife (2) einen Multiplexer (26) umfaßt mit einem Steuereingang, der mit einem Ausgang des Ad­ dierers/Subtrahierers (3) verbunden ist.

4. Integrierter Taktgenerator nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Eingabe-/Ausgabeschnittstelle (1) einen Ausgangstrei­ ber (11) umfaßt, der ausgangsseitig mit dem ersten Ein­ gang (21) der Verzögerungsregelschleife (2) und eingangssei­ tig mit dem Ausgang (27) der Verzögerungsregelschleife (2) gekoppelt ist.

5. Integrierter Taktgenerator nach Anspruch 4, dadurch gekennzeichnet, daß am Eingang des Ausgangstreibers (11) ein Multiplexer (31) an­ geschlossen ist mit einem ersten Eingang, dem ein Datensi­ gnal (A') zuführbar ist und mit einem zweiten Eingang, der mit dem Ausgang der Verzögerungsregelschleife (2) gekoppelt ist.

6. Integrierter Taktgenerator nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß zur Kopplung von erstem Eingang (21) und Ausgang (27) der Verzögerungsregelschleife (2) ein Bitmuster-Generator (32) vorgesehen ist, der an seinem Ausgang eine Bitfolge mit der Frequenz des Ausgangstaktsignals (D) bereitstellt.

7. Integrierter Taktgenerator nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Ein-/Ausgabeschnittstelle (1) einen Eingangstreiber (12) zum Ansteuern eines Halbleiterspeichers umfaßt.

8. Integrierter Taktgenerator nach einem der Ansprüche 1 bis 7, dadurch. gekennzeichnet, daß die Taktquelle (8) als externe Quelle gebildet ist und über eine Anschlußfläche (6) an den integrierten Schaltkreis ange­ schlossen ist.

9. Integrierter Taktgenerator nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die Taktquelle (8) auf dem integrierten Schaltkreis inte­ griert ist.