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Vor
der Beschreibung der vorliegenden Erfindung wird unter Bezugnahme
auf
4 bis
7 und
9 ein bekanntes
Halbleitertestgerät
(
WO 03/036796 A1 )
erläutert,
um das Verständnis
der vorliegenden Erfindung zu erleichtern.
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Wie
in 4 gezeigt, enthält ein Halbleitertestgerät 100 einen
Periodengenerator 200, einen Mustergenerator 300,
einen Timing-Generator 400, einen Signalformformatierer 500 und
eine Logikvergleichsschaltung 600.
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Der
Periodengenerator 200 gibt Periodendaten auf der Grundlage
eines eingegebenen Referenztakts aus. Die Periodendaten werden zum
Mustergenerator 300 gesendet und als ein Ratensignal auch
zum Timing-Generator 400 gesendet (siehe 6).
Der Periodengenerator 200 erzeugt eine Adresse zum Speichern
von Daten in Speichern 211-2, 211-3, die später beschrieben
werden (siehe die 5, 8).
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Der
Mustergenerator 300 gibt auf der Grundlage der Periodendaten
ein Testmustersignal und ein Erwartungsmustersignal aus. Von diesen
Signalen wird das Testmustersignal an den Timing-Generator 400 gesendet
und das Erwartungswertmustersignal wird an die Logikvergleichsschaltung 600 gesendet.
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Das
Referenztaktsignal, das Testmustersignal und das Periodendatensignal
(Ratensignal) werden in den Timing-Generator 400 eingegeben
und der Timing-Generator
gibt ein formatiertes Taktsignal und ein Vergleichstaktsignal aus.
Von diesen Signalen wird das formatierte Taktsignal an den Signalformformatierer 500 gesendet
und das Vergleichstaktsignal wird zur Logikvergleichsschaltung 600 gesendet.
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Der
Signalformformatierer 500 formatiert das formatierte Taktsignal
in eine für
einen Test benötigte Signalform
um und sendet dann ein formatiertes Mustersignal an einen Halbleiterprüfling (im
Folgenden als „DUT” (device
under test) abgekürzt) 700.
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Gesteuert
durch das Vergleichstaktsignal vergleicht die Logikvergleichsschaltung 600 ein
Antwortsignal des DUT 700 mit dem Erwartungsmustersignal.
Auf diese Weise wird in Abhängigkeit
davon, ob das Antwortsignal mit dem Erwartungswertmustersignal übereinstimmt,
beurteilt, ob der DUT 700 gut oder schlecht ist.
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Als
nächstes
wird unter Bezugnahme auf 5 die Grundkonfiguration
eines bekannten Timing-Generators erläutert.
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Dieser
Timing-Generator 200a enthält eine Vielzahl von Timing-Erzeugungsabschnitten 210-1 bis 210-n zum
Ausgeben eines Signals (TG Out), dem eine bestimmte Verzögerung erteilt
worden ist, und eine Taktverteilungsschaltung 220a, die
einen Takt auf diese Tuning-Erzeugungsabschnitte 210-1 bis 210-n verteilt.
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Jeder
der Timing-Erzeugungsabschnitte 210-1 bis 210-n enthält eine
logische variable Verzögerungsschaltung 211,
die auf der Grundlage eines Referenzsignals Refclk ein Signal erzeugt
und ausgibt, das eine Verzögerungszeit
angibt, und eine analoge variable Verzögerungsschaltung 212,
die ein Datensignal auf der Grundlage des Signals von dieser logischen
variablen Verzögerungsschaltung 211 mit
einem Verzögerungsbetrag
versieht.
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Die
logische variable Verzögerungsschaltung 211 enthält einen
Zähler 211-1,
erste Speichermittel (Speicher (U)) 211-2, zweite Speichermittel (Speicher
(L)) 211-3, Kalibrierungsdatenspeichermittel 211-4,
eine Übereinstimmungserfassungsschaltung 211-5,
einen Addierer 211-6 und Taktperiodenverzögerungsmittel 211-7.
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Die
analoge variable Verzögerungsschaltung 212 enthält eine
UND-Schaltung 212-1, eine erste variable Verzögerungsschaltung 212-2 und
eine zweite variable Verzögerungsschaltung 212-3.
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Als
nächstes
wird unter Bezugnahme auf 6 eine Operation
des Timing-Generators
beschrieben werden.
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Die
Zeichnung ist ein Zeitablaufdiagramm, das eine zeitliche Änderung
der Signale in den einzelnen Abschnitten des Timing-Generators zeigt.
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Das
Ausgabe-Timing (Testzyklus TC) eines Signals (TG Out, ein Verzögerungstakt
im Halbleitertestgerät 100),
das vom Timing-Generator 200a ausgegeben wird, enthält einen
Punkt (TC1) 5 ns ab einem ersten Start und einen Punkt (TC2) 12 ns
ab einem zweiten Start (nach einer Periode des Refclk-Signals ab
dem ersten Start) (6(b)).
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Ein
Ratensignal, das einen Startpunkt angibt, wird in den Timing-Generator 200a eingegeben (6(c)). In Erwiderung auf die Eingabe des
Ratensignals wird der Zähler 211-1 auf
0 geleert (6(d)). Außerdem,
wenn das Ratensignal nicht eingegeben wird, wird der Zähler 211-1 bei
jeder Periode des Refclk-Signals um eins inkrementiert (6(d)).
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Wenn
der Testzyklus (TC) des Ausgangssignals (TG Out) durch die Periode
des Refclk-Signals geteilt wird, speichert das erste Speichermittel 211-2 einen
Quotienten.
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Darüber hinaus
speichert das zweite Speichermittel 211-3 einen Rest, wenn
der Testzyklus (TC) des Ausgangssignals (TG Out) durch die Periode
des Refclk-Signals geteilt wird.
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Beispielsweise
werden im Hinblick auf die 5 ns, die der Testzyklus des ersten Ausgangssignals sind,
der Quotient und der Rest unter Verwendung der folgenden Gleichung
berechnet: 5 ÷ 10 = 0... 5 (Gleichung 1)
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Durch
Gleichung 1 werden ein Quotient von 0 und ein Rest von 5 ns berechnet.
Von diesen Ergebnissen werden im ersten Speichermittel 211-2 der Quotient „0” gespeichert
und im zweiten Speichermittel 211-3 der Rest „5 ns” gespeichert
(6(e), (f)).
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Darüber hinaus
werden im Hinblick auf beispielsweise 12 ns, die der Testzyklus
des zweiten Ausgangssignals sind, der Quotient und der Rest unter
Verwendung der folgenden Gleichung berechnet: 12 ÷ 10
= 1... 2 (Gleichung 2)
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Durch
Gleichung 2 werden ein Quotient von 1 und ein Rest von 2 ns berechnet.
Von diesen Ergebnissen werden im ersten Speichermittel 211-2 der Quotient „1” gespeichert
und im zweiten Speichermittel 211-3 der Rest „2 ns” gespeichert
(6(e), (f)).
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Darüber hinaus
erfasst die Übereinstimmungserfassungsschaltung 211-5 die Übereinstimmung
zwischen einem gezählten
Wert des Zählers 211-1 und
Daten, die im ersten Speichermittel 211-2 gespeichert sind.
Die Übereinstimmungserfassungsschaltung 211-5 gibt
ein Erfassungssignal aus, wenn die zwei einander entsprechen, gibt
aber kein Erfassungssignal aus, wenn die zwei einander nicht entsprechen.
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Beispielsweise
entspricht der gezählte
Wert im ersten Zyklus des Refclk-Signals den gespeicherten Daten,
weil der Zähler „0” angibt
und der Speicherquotient „0” beträgt. In diesem
Fall wird ein Erfassungssignal ausgegeben (6(g)).
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Darüber hinaus
entspricht der gezählte
Wert beispielsweise beim zweiten Zyklus des Refclk-Signals nicht
den gespeicherten Daten, weil der Zähler „0” angibt und der Speicherquotient „1” beträgt. In diesem
Fall wird kein Erfassungssignal ausgegeben (6(g)).
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Außerdem entspricht
der gezählte
Wert beispielsweise beim dritten Zyklus des Refclk-Signals den gespeicherten
Daten, weil der Zähler „1” angibt und
der Speicherquotient „1” beträgt. In diesem
Fall wird ein Erfassungssignal ausgegeben (6(g)).
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Der
Addierer 211-6 addiert die im zweiten Speichermittel 211-3 gespeicherten
Reste und die im Kalibrierungsdatenspeichermittel 211-4 gespeicherten
CAL-Daten auf, um das Ergebnis an das Taktperiodenverzögerungsmittel 211-7 zu
senden.
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In
Erwiderung auf das Erfassungssignal von der Übereinstimmungserfassungsschaltung 211-5 und
einem Additionsergebnis (Übertrag)
vom Addierer 211-6 sendet das Taktperiodenverzögerungsmittel 211-7 ein
Verzögerungsbetragssignal
(Verzögerungsbetragssignal
mit grober Auflösung),
dessen Auflösung
einem Zyklus des Refclk-Signals entspricht, an die variable Verzögerungsschaltung 212.
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Dieses
Taktperiodenverzögerungsmittel 211-7 ist
im Speziellen eine Kombination aus einem Schieberegister und einem
Selektor und verschiebt solch eine Position, wie Refclk auszuschalten,
um die Verzögerung
mit der Auflösung
der Periode von Refclk zu erzeugen.
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Beim
Eingeben des Verzögerungsbetragssignals
aus dem Taktperiodenverzögerungsmittel 211-7 der
logischen variablen Verzögerungsschaltung 211 und
des Takts aus der Taktverteilungsschaltung 220a gibt die
UND-Schaltung 212-1 der analogen variablen Verzögerungsschaltung 212 das
Verzögerungsbetragssignal
aus.
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Die
erste variable Verzögerungsschaltung (grobe
Verzögerung) 212-2 verzögert das
Datensignal mit einer groben Auflösung.
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Die
zweite variable Verzögerungsschaltung (feine
Verzögerung) 212-3 verzögert, das
Datensignal mit einer feinen Auflösung. Dieses verzögerte Datensignal
wird als TG Out ausgegeben.
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Gemäß einer
solchen Konfiguration kann der Timing-Generator 200a auf
eine analoge Art und Weise eine gewünschte Verzögerungszeit erzeugen, um einen
Verzögerungstakt
auszugeben.
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Nun
steigt in den vergangenen Jahren mit der Miniaturisierung eines
Halbleiterbauelements die Baugröße einer
integrierten Schaltung und es wird zunehmend schwierig, den Takt
und die Daten zu verteilen.
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Entsprechendes
gilt auch für
den Timing-Generator. Es ist bei der Verteilung des Takts erforderlich,
dass eine Fortpflanzungsverzögerungszeit
und ein Versatz zwischen den Timing-Erzeugungsabschnitten kurz sind,
der Stromverbrauch klein ist und von der Schaltung selbst erzeugte
Störungen
gering sind. Tatsächlich
betrifft die Abstimmung dieser Bedingungen die Verteilung des Takts
und der Daten.
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So
sind beispielsweise bei dem in
5 dargestellten,
bekannten Taktverteilungsverfahren (gemäß
WO 03/036796 A1 ) Puffer
mit gleicher Ladekapazität
und gleicher Aussteuerungsfähigkeit
vorgesehen, so dass eine Verbrauchsstromspitze zeitlich gestreut
wird, wobei das Stromsignal eine Rechteckwelle ist, wie es in
7 gezeigt
ist. Durch diese zeitliche Streuung der Verbrauchsstromspitze werden Störungen vermindert.
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Weiterhin
ist die in
8 gezeigte Taktverteilungstechnik
bekannt (
JP 2001235521
A und
JP 08094725
A ). Hierbei findet eine „H-Tree”-Taktverteilungstechnik Verwendung,
die die Verteilungsstufen in einem Reverse-Tournament-System erhöht. Dabei lassen
sich die Leitungsverzögerungen
und Ladekapazitäten
und auf diese Weise Differenzen in der Verzögerungszeit zwischen Verteilungspfaden
gleich einstellen.
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Zum
Stand der Technik gehört
weiterhin eine Taktverteilungsschaltung (
US 6,111,448 A ), die unter anderem
eine Taktformungsschaltung, eine Vielzahl von lokalen Timing-Erzeugungsabschnitten
und eine globale Taktverteilungsschaltung umfasst, wobei zwei mit
Taktpuffern versehene globale Taktleitungen in entgegengesetzter
Reihenfolge an die Vielzahl von lokalen Timing-Erzeugungsabschnitten angeschlossen
sind und die Taktsignale zuführen.
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Weiterhin
sind variable Verzögerungsschaltungen
bekannt (
US 2005/110544
A1 ), die jeweils kaskadierte Verzögerungselemente, eine Auswahlschaltung
und einen durch Phasenkomparator, Zähler und D/A-Wandler gebildeten
Verzögerungsregelkreis
aufweisen.
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Bei
dem bekannten Timing-Generator in 5 ergibt
sich für
den verbrauchten Strom eine ungleichmäßige Taktverteilung (vergleiche 7),
was entsprechende Störungen
verursacht.
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Wenn
sich ein Taktverteilungsbereich verbreitert, nehmen auch die Pufferstufen
zu. Eine einzelne Verteilungsschaltung weist manchmal eine Fortpflanzungsverzögerungszeit
von mehreren Nanosekunden auf. Beispielsweise tritt bei einer CMOS-Schaltung
eine Verzögerungszeitschwankung
von 0,07% bis 0,10% in Bezug auf eine Spannungsschwankung von 1
mV auf. Die Genauigkeit des Timing-Generators kann entscheidend
beeinträchtigt
werden.
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Bei
der bekannten Ausführung
gemäß 8 ergibt
sich eine Kurvenform des verbrauchten Stroms (9(c)),
die gleichfalls zu beträchtlichen
Störfrequenzen
führt.
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Der
Erfindung liegt die Aufgabe zugrunde, einen Timing-Generator zu
schaffen, der bei der Verteilung von Takt und Daten einen geringeren
Stromverbrauch (Gleichstromkomponente) aufweist, wobei dieser verbrauchte
Strom verringerte Störfrequenzen verursachen
und der Versatz in der Taktverteilung zwischen den Timing-Erzeugungsabschnitten
verkleinert sein soll. Aufgabe der Erfindung ist es weiterhin, ein
Halbleitertestgerät
bereitzustellen, das diesen verbesserten Timing-Generator enthält.
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Diese
Aufgabe wird erfindungsgemäß durch einen
Timing-Generator mit den Merkmalen des Anspruches 1 und durch ein
Halbleitertestgerät
mit den Merkmalen des Anspruches 4 gelöst.
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Zweckmäßige Ausgestaltungen
der Erfindung sind Gegenstand der Unteransprüche 2 bis 3.
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Bei
dem erfindungsgemäßen Timing-Generator
ergibt sich durch die Verwendung einer gleichen Zahl von Hauptpfadpuffern
und Umkehrpfadpuffern, die jeweils gleiche Vorspannungen erhalten
und gleiche Ladekapazität
aufweisen, ein gleicher Stromverbrauch für jeden Puffer. Wird die Fortpflanzungserzögerungszeit
der Taktverteilungsschaltung so gesteuert, dass sie ein ganzzahliges
Vielfaches einer Taktperiode ist, ergibt sich ein zeitlich gleichmäßiger Taktverteilungsverbrauchsstrom
ohne nennenswerte Störfrequenzen.
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In
der Zeichnung zeigen:
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1 ein
Schaltungsdiagramm, das eine Konfiguration eines Timing-Generators
der vorliegenden Erfindung zeigt;
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2 ein
Diagramm, das die zeitlichen Änderungen
der Signale im erfindungsgemäßen Timing-Generator
gemäß 1 zeigt;
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3a bis 3c Blockdiagramme
von Ausführungsbeispielen
der Puffer;
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4 ein
Blockdiagramm eines bekannten Halbleitertestgeräts;
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5 ein
Schaltungsdiagramm eines bekannten Timing-Generators;
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6 ein
Diagramm der zeitlichen Änderungen
von Signalen des Timing-Generators gemäß 5;
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7 ein
Diagramm weiterer Signale des Timing-Generators gemäß 5;
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8 ein
Schaltungsdiagramm eines weiteren bekannten Timing-Generators; und
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9 ein
Diagramm der zeitlichen Änderungen
von Signalen des Timing-Generators gemäß 8.
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Der
in 1 dargestellte Timing-Generator 1 enthält eine
Vielzahl von Timing-Erzeugungsabschnitten 10-1 bis 10-n und
eine Taktverteilungsschaltung 20.
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Jeder
Timing-Erzeugungsabschnitt 10-1 bis 10-n enthält eine
logische variable Verzögerungsschaltung 11 und
eine analoge variable Verzögerungsschaltung 12.
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Die
logische variable Verzögerungsschaltung 11 enthält einen
Zähler 11-1,
erste Speichermittel (Speicher (U)) 11-2, zweite Speichermittel
(Speicher (L)) 11-3, Kalibrierungsdatenspeichermittel (CAL
Data) 11-4, Flanken-ID-Speichermittel (Edge ID) 11-5,
eine Übereinstimmungserfassungsschaltung 11-6,
einen ersten Addierer 11-7, einen zweiten Addierer 11-8 und
Taktperiodenverzögerungsmittel 11-9.
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Das
Kalibrierungsdatenspeichermittel 11-4 speichert CAL Data.
Dies sind Daten, die die Einstellung der Timing-Erzeugungsabschnitte
kalibrieren.
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Unter
der Vielzahl von Timing-Erzeugungsabschnitten 10-1 bis 10-n tritt
aufgrund einer Abweichung in der Fortpflanzungsverzögerungszeit
zwischen den einzelnen Komponenten ein Versatz auf, der korrigiert
werden muss. Bei dieser Korrektur wird zunächst die Fortpflanzungsverzögerungszeit
in den einzelnen Timing-Erzeugungsabschnitten 10-1 bis 10-n bei
gleicher Einstellung gemessen. Sodann werden die Timing-Erzeugungsabschnitte
entsprechend kalibriert, so dass sie an die Phase des Timing-Erzeugungsabschnitts
mit der spätesten
Phase angeglichen sind. Diese Kalibrierung besteht also in einer
entsprechenden Erhöhung
der Phaseneinstellung der einzelnen Timing-Erzeugungsabschnitte
um den Wert „CAL
Data” (Kalibrierungsdatenspeichermittel 11-4).
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Das
Flanken-ID-Speichermittel 11-5 speichert eine Flanken-ID
(Edge ID). Dies sind Daten zum Kalibrieren des Versatzes, der durch
die Taktverteilung entsteht.
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In
einem Taktverteilungssystem des vorliegenden Ausführungsbeispiels
ist der Versatz zwischen angrenzenden Timing-Erzeugungsabschnitten ein
ganzzahliger Teil einer Taktperiode. Beispielsweise beträgt der Versatz
62,5 ps, unter der Annahme, dass eine Taktperiode 2 ns beträgt und die
Zahl der Pufferstufen 32 beträgt.
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Der
Timing-Erzeugungsabschnitt 10-1, der der Eingabeseite von
Refclk am nächsten
liegt, weist infolge der Verteilungsschaltung eine Verzögerungszeit
von 62,5 ps auf; der nächste,
dann folgende Timing-Erzeugungsabschnitt 10-2 besitzt dann
eine Verzögerungszeit
von 62,5 ps·2
= 125 ps usw.
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Bei
diesem Beispiel besitzen die Timing-Erzeugungsabschnitte des Timing-Generators in den Speichermitteln 11-5 somit
zweite Kalibrierungsdaten (als Flanken-ID bezeichnet) von 62,5 ps·n.
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Der
erste Addierer 11-7 addiert die im Kalibrierungsdatenspeichermittel 11-4 gespeicherten
CAL Data und die im Flanken-ID-Speichermittel 11-5 gespeicherten
Flanken-ID auf, um das Ergebnis auszugeben.
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Der
zweite Addierer 11-8 addiert einen im zweiten Speichermittel 11-3 gespeicherten
Rest und die Ausgabe des ersten Addierers 11-7 auf, um
das Ergebnis an das Taktperiodenverzögerungsmittel 11-9 zu
senden.
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Konfigurationen
und Operationen des Zählers 11-1,
des ersten Speichermittels 11-2, des zweiten Speichermittels 11-3,
der Übereinstimmungserfassungsschaltung 11-6 und
des Taktperiodenverzögerungsmittels 11-9 in
der logischen variablen Verzögerungsschaltung 11 des
Timing-Generators 1 gemäß 1 sind
gleichartig zu den entsprechenden Elementen des bekannten Timing-Generators 200a gemäß 5.
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Die
analoge variable Verzögerungsschaltung 12 gemäß 1 enthält eine
UND-Schaltung 12-1, eine
variable Verzögerungsschaltung
(grobe Verzögerung) 12-2 und
eine variable Verzögerungsschaltung
(feine Verzögerung) 12-3.
Auch die Funktion dieser analogen variablen Verzögerungsschaltung 12 entspricht
jener der bekannten analogen variablen Verzögerungsschaltung 212 gemäß 5.
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Wenngleich
der Timing-Generator des vorliegenden Ausführungsbeispiels eine Vielzahl
von Timing-Erzeugungsabschnitten 10-1 bis 10-n enthält, kann
im Rahmen der vorliegenden Erfindung auch nur ein einziger Timing-Erzeugungsabschnitt
vorgesehen sein.
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Die
Taktverteilungsschaltung 20 dient zur Verteilung von Takten
an die entsprechenden Timing-Erzeugungsabschnitte 10-1 bis 10-n.
Sie enthält,
wie es in 1 gezeigt ist, einen Takthauptpfad 21,
Taktnebenpfade 22, Taktnebenpunkte 23, Hauptpfadpuffer 24,
einen Takteingabeanschluss 25, einen Taktumkehrpfad 26,
Umkehrpfadpuffer 27, einen Vorspannungspfad 28 und
eine Verzögerungsregelkreisschaltung
(DLL) 30.
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Der
Takthauptpfad 21 ist ein Pfad, der einen Eingangstakt (REFCLK) überträgt.
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An
den Takthauptpfad 21 sind in den Taktnebenpunkten 23 (zwischen
aufeinanderfolgenden Hauptpfadpuffern 24) die Taktnebenpfade 22 angeschlossen,
die den Takthauptpfad 21 jeweils mit den einzelnen Timing-Erzeugungsabschnitten 10-1 bis 10-n verbinden
und den Takt vom Takthauptpfad 21 zu den Timing-Erzeugungsabschnitten 10-1 bis 10-n senden.
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Die
Hauptpfadpuffer 24 sind Puffer, die den Takt mit einem
bestimmten Verzögerungsbetrag
versehen.
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Der
erste Hauptpfadpuffer 24 liegt zwischen dem Takteingabeanschluss 25 und
dem ersten Taktnebenpunkt 23.
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Der
Taktumkehrpfad 26 führt
den Takt vom Ende des Takthauptpfads 21 bis in die Nähe des Takteingabeanschlusses 25 zurück. Der
Taktumkehrpfad 26 kann auch an einer anderen Stelle des
Takthauptpfads 21 oder an einem Taktnebenpfad 22 beginnen.
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Ebenso
wie im Takthauptpfad 21 eine Kaskade von Hauptpfadpuffern 24 vorgesehen
ist, befindet sich im Taktumkehrpfad 26 eine Kaskade von
Umkehrpfadpuffern 27. Dabei entspricht die Zahl der Hauptpfadpuffer 24 der
Zahl der Umkehrpfadpuffer 27.
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Der
Vorspannungspfad 28 sendet die von der Verzögerungsregelkreisschaltung 30 ausgegebene
Vorspannung zu allen Hauptpfadpuffern 24 und Umkehrpfadpuffern 27.
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Die
Verzögerungsregelkreisschaltung
(DLL) 30 enthält
einen Phasenvergleicher (PD) 31, einen Zähler (CTR) 32 und
einen DA-Wandler (DAC) 33.
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Der
Phasenvergleicher 31 nimmt vom Takthauptpfad 21 den
Takt auf und erhält
vom unteren Ende des Taktumkehrpfads 26 den rückgeführten Takt.
Damit erfasst der Phasenvergleicher 31 die Phase zwischen
diesen Signalen und gibt ein entsprechendes Phasensignal aus.
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Der
Zähler 32 erzeugt
auf der Grundlage dieses Phasensignals des Phasenvergleichers 31 ein Steuersignal,
das der DA-Wandler 33 digital-analog wandelt. Das vom DA-Wandler 33 ausgegebene
Verzögerungszeitsteuersignal
(Vorspannungssignal) wird dann über
den Vorspannungspfad 28 zu den Hauptpfadpuffen 24 und
Umkehrpfadpuffern 27 übertragen.
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Die
Verzögerungsregelkreisschaltung 30 steuert
das Vorspannungssignal so, dass die Fortpflanzungsverzögerungszeit
in der Taktleitung (dem Takthauptpfad 21 und dem Taktumkehrpfad 26)
ein ganzzahliges Vielfaches der Taktperiode ist. Da die Hauptpfadpuffer 24 und
die Umkehrpfadpuffer 27 als Vorspannungssignal das Verzögerungszeitsteuersignal
der Verzögerungsregelkreisschaltung 30 erhalten,
ergibt sich in jeder Pufferstufe der gleiche Stromverbrauch. Folglich
stellt sich ein gleichmäßiger verbrauchter
Strom ein (vergleiche 2(c)). Dadurch werden
unerwünschte
Störfrequenzen
in der Taktleitung vermieden.
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2(a) zeigt die Signalform eines in den Takthauptpfad 21 eingegebenen
Takts (Clock In), 2(b) zeigt die Signalform
eines aus dem Takthauptpfad 21 ausgegebenen Takts (Clock
Out (TG In)) und 2(c) zeigt die Taktverteilung
des in der Taktverteilungsschaltung 20 verbrauchten Stroms.
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Wird
ein erster Takt in den Takthauptpfad 21 eingegeben (Clock
In (2(a))), so wird er zunächst durch
den Hauptpfadpuffer 24 verzögert, ehe er dann an den ersten
Timing-Erzeugungsabschnitt 10-1 ausgegeben wird (Clock
Out (2(b))). 2(c) zeigt den
sich hierbei einstellenden gleichmäßigen Stromverbrauch in der
Taktverteilungsschaltung 20.
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Die
Verzögerungszeit
der Puffer wird durch die Verzögerungsregelkreisschaltung 30 so
gesteuert, dass eine konstante Verzögerungszeit der Taktleitung
auch bei Schwankungen der Versorgungsspannung oder bei Temperaturschwankungen
aufrechterhalten wird.
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Als
nächstes
wird unter Bezugnahme auf 3 die Konfiguration
der Hauptpfadpuffer 24 und der Umkehrpfadpuffer 27 erläutert.
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3 zeigt
Schaltungsdiagramme von Konfigurationsbeispielen der Puffer, wobei
(a) eine einzelne vereinfachte Schaltung zeigt, (b) eine einzelne Verzögerungsschaltung
und (c) eine weitere Verzögerungsschaltung
zeigt.
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Die
einzelne vereinfachte Verzögerungsschaltung
gemäß 3(a) weist ein P-Kanal-MOSFET und ein N-Kanal-MOSFET auf.
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Der
Drain-Anschluss des N-Kanal-MOSFET ist mit dem Source-Anschluss
des P-Kanal-MOSFET verbunden.
Der Source-Anschluss des N-Kanal-MOSFET ist geerdet und an den Drain-Anschluss des
P-Kanal-MOSFET wird eine bestimmte Spannung angelegt. Darüber hinaus
wird in den Gate-Anschluss des P-Kanal-MOSFET BIASP eingegeben und in den Gate-Anschluss
des N-Kanal-MOSFET wird ein Signal (ein Takt in einem Taktpfad,
Daten in einem Datenpfad) eingegeben (In). Dann wird ein Signal
(ein Takt im Taktpfad, Daten im Datenpfad), verzögert gemäß dem BIASP, aus einem Anschlusspunkt
zwischen dem Drain-Anschluss des N-Kanal-MOSFET und dem Source-Anschluss
des P-Kanal-MOSFET ausgegeben (Out).
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Die
einzelne Verzögerungsschaltung
gemäß 3(b) weist zwei P-Kanal-MOSFETs und zwei N-Kanal-MOSFETs
auf.
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Der
Source-Anschluss des ersten P-Kanal-MOSFET ist mit dem Drain-Anschluss
des zweiten P-Kanal-MOSFET verbunden. Der Source-Anschluss des zweiten
P-Kanal-MOSFET ist
mit dem Drain-Anschluss des ersten N-Kanal-MOSFET verbunden. Der
Source-Anschluss des ersten N-Kanal-MOSFET ist mit dem Drain- Anschluss des zweiten
N-Kanal-MOSFET verbunden. Darüber
hinaus ist der Source-Anschluss
des zweiten N-Kanal-MOSFET geerdet und an den Drain-Anschluss des
ersten P-Kanal-MOSFET wird eine bestimmte Spannung angelegt. Darüber hinaus
wird in den Gate-Anschluss des ersten P-Kanal-MOSFET BIASPx eingegeben
und in den Gate-Anschluss des zweiten N-Kanal-MOSFET wird BIASNx
eingegeben. In den Gate-Anschluss des zweiten P-Kanal-MOSFET und in
den Gate-Anschluss des zweiten P-Kanal-MOSFET wird ein Signal (ein
Takt in einem Taktpfad, Daten in einem Datenpfad) eingegeben (In).
Dann wird ein Signal (ein Takt im Taktpfad, Daten im Datenpfad),
verzögert
gemäß dem BIASPx
und dem BIASNx, aus einem Anschlusspunkt zwischen dem Source-Anschluss
des zweiten P-Kanal-MOSFET und dem Drain-Anschluss des ersten N-Kanal-MOSFET ausgegeben
(Out).
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Das
heißt,
die einzelne Verzögerungsschaltung
weist eine Konfiguration auf, bei der in der Mitte ein CMOS-Inverter
vorgesehen ist und an beiden Seiten des CMOS-Inverters Stromquellen vorgesehen sind.
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Die
Differentialverzögerungsschaltung
gemäß 3(c) ist eine Kombination aus zwei einzelnen
vereinfachten Verzögerungsschaltungen,
wobei die Source-Anschlüsse der
N-Kanal-MOSFETs miteinander verbunden sind und wobei an die Drain-Anschlüsse des
P-Kanal-MOSFETs eine bestimmte Spannung angelegt wird. Darüber hinaus
ist der Drain-Anschluss eines dritten N-Kanal-MOSFET mit einem Punkt
verbunden, an dem die Source-Anschlüsse der N-Kanal-MOSFETs miteinander
verbunden sind, und der Source-Anschluss des dritten N-Kanal-MOSFET ist geerdet.
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Darüber hinaus
werden in die Gate-Anschlüsse
der N-Kanal-MOSFETs der zwei einzelnen vereinfachten Verzögerungsschaltungen
Signale (INP an einer Seite, INN an der anderen Seite) eingegeben
und an die Gate-Anschlüsse
der P-Kanal-MOSFETs
der einzelnen vereinfachten Verzögerungsschaltungen
wird ein Signal (BIASPx oder Vss) eingegeben.
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Dann
wird ein Signal Q aus einem der zwei einzelnen vereinfachten Verzögerungsschaltungen ausgegeben
und aus dem anderen wird ein Signal XQ ausgegeben.
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Die
Funktion der einzelnen Verzögerungsschaltung
gemäß 3(b) ist wie folgt:
Wenn der Inverter
in der Mitte dieser einzelnen Verzögerungsschaltung den Übergang
zu Hi macht, läuft ein
Strom von einer Hi-seitigen Stromquelle (dem ersten P-Kanal-MOSFET)
derart zu einer Last (Out), dass eine Ladekapazität aufgeladen
wird. Demgegenüber
wird, wenn der Inverter den Übergang
zu einer Low-Seite macht, der Strom dann von der Lastseite an die
Stromquellenseite freigegeben, um den Übergang zu machen. Diese laufenden
Ströme
werden durch die mit beiden Seiten der einzelnen Verzögerungsschaltung
verbundenen MOSFETs als eine Stromquelle verwendet und werden so
gesteuert, dass die Ströme
sowohl beim Laden als auch beim Entladen fließen.
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Eine
bestimmte Vorspannungserzeugungsquelle ist mit der Stromquelle verbunden,
welche durch einen Stromspiegel mit einem Transistor der letzten
Stufe der Vorspannungserzeugungsquelle verbunden ist. Infolge der
Stromspiegelverbindung wird der durch einen Vorspannungsgenerator
gelaufene Strom gespiegelt und jeder Strom wird gespiegelt. Somit
sind alle diese Transistoren durch die Ströme nahe diesem Vorspannungsstrom
begrenzt und der Strom, mit dem die Ladekapazität aufgeladen wird, wird gesteuert,
wenn der betreffende Puffer den Übergang
macht.
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Als
nächstes
wird das Halbleitertestgerät
der vorliegenden Erfindung beschrieben.
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Das
Halbleitertestgerät
der vorliegenden Erfindung weist eine Konfiguration auf, die mit
dem oben erwähnten
Timing-Generator 1 ausgestattet ist, der die Taktverteilungsschaltung 20 aufweist.
Die Konfiguration ist mit Ausnahme dieses Timing-Generators gleich
der in 4 gezeigten Konfiguration.
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Bei
Verwendung des erfindungsgemäßen Timing-Generators
können
daher mit einem störungsfreien
Verzögerungstakt
sehr genaue Halbleitertests durchgeführt werden.
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Statt
der beim erläuterten
Ausführungsbeispiel
verwendeten Verzögerungsregelkreisschaltung 30 können auch
andere Vorspannungserzeugungseinheiten eingesetzt werden, sofern
sie für
die Puffer ein gleiches Potential bereitstellen.