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Ein
Interpolator umfasst eine Kategorie von Schaltungen oder Systemen,
die üblicherweise
verwendet werden, um die Phase von Abtasttaktsignalen in feinen
Inkrementen einzustellen. Ein Interpolator könnte in einem Empfänger in
einer seriellen Verbindung, wie z. B. in einem Datenwiedergewinnsystem,
verwendet werden, um die Phase von Taktsignalen einzustellen, um
eine Ausrichtung mit Datenbitpulsen, die in einem eingehenden asynchronen
Datenstrom enthalten sind, zu ermöglichen. Eine weitere Implementierung
könnte
zur Verwendung in einem Mikroprozessor sein, der Eingangstaktsignale
empfängt,
die eine Frequenz aufweisen, die sich von dessen Kerntaktfrequenz
unterscheidet. Ein Interpolator in diesen Implementierungen könnte verwendet
werden, um die verschiedenen Taktsignale mit dem Kerntakt auszurichten,
um für
eine ordnungsgemäße Zeitgebung
zu sorgen. Ein Interpolator könnte
gemäß mehreren
Konfigurationen implementiert sein, wie z. B. ein stromgesteuerter
Interpolator oder ein spannungsgesteuerter Interpolator.
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1 ist ein schematisches
Diagramm eines beispielhaften Interpolators 100. Der Interpolator 100 umfasst
einen Differenzverstärker 102,
der ein erstes Takteingangssignal, clk1 (und dessen inverses oder Komplementsignal,
clk1n) empfängt,
und einen Differenzverstärker 104,
der ein zweites Takteingangssignal, clk2 (und dessen inverses oder
Komplementsignal, clk2n) empfängt.
Die Differenzverstärker 102 und 104 sind
in einer Verdrahtet-ODER-Konfiguration gekoppelt. Der Differenzverstärker 102 umfasst
Transistoren 106 und 108. Obwohl die Darstellung
unter Verwendung von n-Kanal-Metaloxidhalbleiter-(NMOS-)Transistoren
erfolgt, könnten
andere Transistortypen und Konfigurationen verwendet werden. Der
Transistor 106 ist mit einer Stromquelle 122 gekoppelt,
wobei letztere bei einem Beispiel als ein als Diode geschalteter
p-Kanal-MOS-(PMOS-)Transistor konfiguriert ist. Die Stromquelle 122 wird
durch eine Spannungsquelle VS versorgt.
Der Drain-Anschluss des Transistors 106 ist mit einem Ausgangsanschluss 109a gekoppelt,
auf dem ein Komplementärtaktsignal
clkn bereitgestellt wird. Der Drain-Anschluss des Transistors 108 ist
mit einem Ausgangsanschluss 109b gekoppelt, auf dem ein
Taktsignal elk bereitgestellt wird. Der Differenzverstärker 102 ist
außerdem
mit einer Stromsenke 114 gekoppelt. Die Stromsenke 114 könnte eine
Mehrzahl parallel konfigurierter Transistoren (z. B. NMOS) 116 aufweisen. Zu
jeder bestimmten Zeit könnte
die Gesamtzahl von Transistoren 116, die aktiviert sind,
von Null bis insgesamt N Transistoren 116 variieren.
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Der
Differenzverstärker 104 ist ähnlich wie der
Differenzverstärker 102 konfiguriert
und umfasst Transistoren 110 und 112. Der Transistor 112 ist
mit einer Stromquelle 124 gekoppelt, die mit einer Spannungsversorgung
VS gekoppelt ist. Die Drain-Anschlüsse der
Transistoren 110 und 112 sind mit den Ausgangsanschlüssen 109a bzw. 109b gekoppelt. Der
Differenzverstärker 104 ist
außerdem
mit einer Stromsenke 118 gekoppelt, die eine Mehrzahl parallel
konfigurierter Transistoren 120 umfasst, ähnlich der
Stromsenke 114.
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In
Betrieb empfängt
der Interpolator 100 Taktsignale von einer Taktquelle und
verschiebt die Taktsignalphasen in endlichen Inkrementen durch ein Einstellen
der Menge an Transistoren 116 und 120, die aktiviert
sind. Unter der Annahme von Eingangstaktsignalen clk1 und clk2,
wobei clk2 phasenmäßig um 90° relativ
zu clk1 verschoben ist, würde das
Ausgangstaktsignal clk auf dem Ausgangsanschluss 109b eine
Phasenverschiebung in dem Bereich von 0 bis 90° aufweisen. Der Interpolator 100 erzielt
diese Funktion durch die Aktivierung einer ausgewählten Menge
von Transistoren 116 und 120. Wenn z. B. alle
Transistoren 116 der Stromsenke 114 aktiviert
sind (und die Transistoren 120 nicht aktiviert sind), ist
das Ausgangstaktsignal clk auf dem Ausgangsanschluss 109b phasenmäßig gleich
clk1 (plus einer be stimmten festen Phasenverzögerung). Wenn alle Transistoren 120 aktiviert
sind (und keine Transistoren 116 aktiviert sind), ist das
Ausgangstaktsignal clk auf dem Ausgangsanschluss 109b phasenmäßig gleich
clk2 (plus einer bestimmten festen Phasenverzögerung). Jede weitere Kombination
aktivierter Transistoren 116 und/oder 120 führt zu einem Ausgangstaktsignal
clk, das eine Phase aufweist, die an eine bestimmte Stelle zwischen
clk1 und clk2 verschoben ist. So ermöglicht es die Fähigkeit
einer Verschiebung der Phase des Ausgangstaktsignals clk zu einer
Phase, die zwischen denjenigen, die durch clk1 und clk2 bereitgestellt
werden, variiert, dass der Ausgangstakt mit den eingehenden Daten
ausgerichtet werden kann.
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Eines
oder mehrere Probleme könnten
bei der in 1 gezeigten
Interpolatorarchitektur entstehen. Erstens verändert sich mit einer sich verändernden
Anzahl aktivierter Transistoren 116 und/oder 120 zwischen
Stromsenken 114 und 118 der Gewinn der Differenzverstärker-Transistor-Paare
und so variiert der Ausgangshub. Zusätzlich variiert mit einer sich verändernden
Anzahl aktivierter Stromsenkentransistoren 116 und/oder 120 die
Impedanz zu den Schienen. Eine Variation der Impedanz bewirkt eine Verschiebung
des Gleichtakts des Ausgangstaktsignals. Eine Gleichtakt-Ausgabe
bezieht sich auf den durchschnittlichen Pegel, um den die Ausgabe schwingt.
Wenn die Ausgabe schwingt, besitzt eine Stufe, die die Ausgabe empfängt, einen
bestimmten „Auslösepunkt". Die Stufe wird
dann durch diese Verschiebung bewirkt, was einen Fehler in dem interpolierten
Ergebnis bewirken kann. Außerdem
besteht eine Leistungsversorgungsempfindlichkeit, die der Funktionsweise
der Interpolatorschaltung entspricht. Anders ausgedrückt variiert
mit variierender Leistungsversorgung auch der Ausgangspegel. Schließlich verändert sich
mit einer sich verändernden
Anzahl von Stromsenkentransistoren die Slew Rate bzw. Steigungsgeschwindigkeit
und so die feste Phasenverzögerung
durch den Interpolator 100. Diese drei Probleme könnten allein
oder in Kombination eine nichtlineare Funktionsweise des Inter polators 100 bewirken,
wobei so die Fähigkeit
einer genauen Ausrichtung des verzögerten Taktes mit dem eingehenden
Datenstrom reduziert wird. Die Nichtlinearität des Interpolators 100 könnte z.
B. zu einer Komprimierung des Interpolatorbereichs führen und
einen Jitter einführen.
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Zusätzliche
Probleme herkömmlicher
Interpolatorarchitekturen umfassen die Tatsache, dass derartige
Architekturen oft eine Verfahrensabhängigkeit besitzen. Dies bedeutet,
dass jeder Chip, der hergestellt wird, unterschiedliche Charakteristika
besitzt, die oftmals als Verfahrensvariationen bezeichnet werden.
Diese Variationen können
Fehler in den Interpolator einführen.
Als ein Ergebnis bestimmter Verfahrensvariationen z. B. könnten die
Transistoren von 116 und 118 nicht identisch sein.
So könnte
das erwünschte
Gewichtungsverhalten zwischen den beiden Differenzverstärkern 102 und 104 unter
Umständen
nicht realisiert werden.
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Es
ist die Aufgabe der vorliegenden Erfindung, ein Verfahren, ein Interpolatorsystem
oder ein Datenwiedergewinnsystem mit verbesserten Charakteristika
zu schaffen.
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Diese
Aufgabe wird durch ein Verfahren gemäß Anspruch 1, ein Interpolatorsystem
gemäß Anspruch
8 oder 15 oder ein Datenwiedergewinnsystem gemäß Anspruch 19 gelöst.
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Ein
Ausführungsbeispiel
eines Verfahrens zum Betreiben eines Interpolatorsystems umfasst
ein Empfangen einer Mehrzahl von Taktsignalen; ein phasenmäßiges Verschieben
zumindest eines der Mehrzahl von Taktsignalen, um Ausgangstaktsignale bereitzustellen,
die eine definierte Spannungsvariation aufweisen; ein Erfassen eines
Spitzenspannungspegels der definierten Spannungsvariation; ein Vergleichen
des Spitzenspannungspegels mit einem Referenzspannungspegel; und
ansprechend auf den Vergleich ein Bereitstellen eines Einstellsignals
an ein Impedanzelement, das eine einstellbare Impedanz aufweist,
wobei das Einstellsignal die Impe danz verändert, um die definierte Spannungsvariation
zu setzen.
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Ein
Ausführungsbeispiel
eines Interpolatorsystems umfasst einen Interpolator, der einen
ersten und einen zweiten Ausgangsanschluss, die Ausgangssignale
bereitstellen, aufweist; einen Komparator, der mit dem ersten und
dem zweiten Ausgangsanschluss gekoppelt und konfiguriert ist, um
einen Spitzenspannungspegel der Ausgangssignale zu erfassen und
den Spitzenspannungspegel mit einem Referenzspannungspegel zu vergleichen;
und ein Impedanzelement, das mit dem Komparator und dem ersten und
dem zweiten Ausgangsanschluss gekoppelt ist, wobei der Komparator
konfiguriert ist, um ein Steuersignal an das Impedanzelement bereitzustellen,
um die Impedanz des Impedanzelements zu verändern, um eine Spannungsvariation
der Ausgangssignale zu setzen.
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Ein
Ausführungsbeispiel
eines Interpolatorsystems umfasst eine Einrichtung zum phasenmäßigen Verschieben
zumindest eines einer Mehrzahl von Taktsignalen, um Ausgangstaktsignale
bereitzustellen; eine Einrichtung zum Erfassen eines Spitzenspannungspegels
und Vergleichen des Spitzenspannungspegels mit einem Referenzspannungspegel; und
eine Einrichtung zum Setzen des Spannungshubs der Ausgangstaktsignale.
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Ein
Ausführungsbeispiel
eines Datenwiedergewinnsystems umfasst einen ersten Komparator und
einen zweiten Komparator, die konfiguriert sind, um Datensignale
zu empfangen; eine Erfassungslogik, die mit dem ersten Komparator
und dem zweiten Komparator gekoppelt ist, wobei die Erfassungslogik konfiguriert
ist, um Flanken, die Datenübergängen in den
Datensignalen entsprechen, zu erfassen; und ein Interpolatorsystem,
das mit dem ersten Komparator und dem zweiten Komparator und der
Erfassungslogik gekoppelt ist, wobei das Interpolatorsystem folgende
Merkmale umfasst: einen Interpolator, der einen ersten und einen
zweiten Ausgangsanschluss aufweist, die Ausgangssignale an den ersten Kompa rator
und den zweiten Komparator liefern; einen dritten Komparator, der
mit dem ersten und dem zweiten Ausgangsanschluss gekoppelt und konfiguriert
ist, um einen Spitzenspannungspegel der Ausgangssignale zu erfassen
und den Spitzenspannungspegel mit einem Referenzspannungspegel zu vergleichen;
und ein Impedanzelement, das mit dem dritten Komparator und dem
ersten und dem zweiten Ausgangsanschluss gekoppelt ist, wobei der
dritte Komparator konfiguriert ist, um ein Steuersignal an das Impedanzelement
zu liefern, um die Impedanz des Impedanzelementes zu verändern, um
eine Spannungsvariation der Ausgangssignale zu setzen.
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Bevorzugte
Ausführungsbeispiele
der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf
die beiliegenden Zeichnungen näher
erläutert,
wobei die Komponenten in den Zeichnungen nicht notwendigerweise
maßstabsgetreu
sind, wobei stattdessen eine klare Darstellung der Prinzipien der offenbarten
Systeme und Verfahren hervorgehoben wird, und wobei in den Zeichnungen
gleiche Bezugszeichen in allen Ansichten entsprechende Teile bezeichnen.
Es zeigen:
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1 ein
schematisches Diagramm eines beispielhaften Interpolators;
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2 ein
Blockdiagramm eines beispielhaften Datenwiedergewinnsystems, das
eine beispielhafte Implementierung für ein Interpolatorsystem darstellt;
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3 ein
Zeitdiagramm, das einer Funktionsweise des Datenwiedergewinnsystems
aus 2 entspricht;
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4 ein
schematisches Diagramm eines Ausführungsbeispiels eines Interpolatorsystems,
wie in 3 gezeigt ist; und
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5 ein
Flussdiagramm, das ein Ausführungsbeispiel
für ein
Verfahren zum Betrieb des Interpolatorsystems aus 4 darstellt.
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Hierin
sind verschiedene Ausführungsbeispiele
eines Interpolatorsystems und eines -verfahrens offenbart, was hierin
kurz als ein Interpolatorsystem bezeichnet wird. Ein Interpolatorsystem
ist konfiguriert, um für
eine einstellbare Ausgangsimpedanz zu sorgen, die den Spannungshub
der Interpolatorsystemausgabe definiert (z. B. setzt oder begrenzt). Mit
diesem Merkmal einer einstellbaren Ausgangsimpedanz kann ein Interpolatorsystem
mit erhöhter
Linearität
arbeiten, was den Interpolatorbereich verbessert und einen Jitter
reduziert. Außerdem
schafft das Merkmal der einstellbaren Ausgangsimpedanz das Interpolatorsystem
mit gesenkter Empfindlichkeit gegenüber Leistungsversorgungsvariationen
sowie eine niedrigere Frequenz- und Verfahrensabhängigkeit.
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Eine
beispielhafte Implementierung für
ein Interpolatorsystem ist in 2 gezeigt.
Die in 2 gezeigte Implementierung ist in Zuordnung zu
einem Zeitdiagramm, das in 3 dargestellt
ist, beschrieben. 4 liefert eine Blockdiagrammdarstellung
eines Interpolatorsystem-Ausführungsbeispiels
und 5 liefert eine Darstellung eines Verfahrens zum Betreiben
des Interpolatorsystems aus 4. Obwohl
ein Interpolatorsystem in dem Zusammenhang einer Datenwiedergewinnimplementierung
beschrieben ist, wird darauf verwiesen, dass weitere Implementierungen
möglich
sind. Implementierungen z. B., die von einem Interpolatorsystem
profitieren können,
das einen Taktabtastort mit verbesserter Linearität und/oder
feiner Präzision
bewegt, sind innerhalb des Schutzbereichs dieser Offenbarung.
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Eine
beispielhafte Implementierung für
ein Interpolatorsystem ist in 2 gezeigt,
die ein Blockdiagramm eines Ausführungsbeispiels
eines Datenwiedergewinnsystems 200 ist. 3 ist
ein Zeitdiagramm 300, das die Signalzeitgebung für das Datenwiedergewinnsystem 200 darstellt.
Das Datenwiedergewinnsystem 200 könnte auf einer integrierten Empfängerschaltung
(Empfänger-IC)
implementiert sein. Allgemein empfängt das Datenwiedergewinnsystem 200 einen
asyn chronen (z. B. keinen Taktreferenz-) Datenstrom, der von einer
sendenden IC (nicht gezeigt) gesendet wird. Der Datenstrom könnte eine
Serie von Datenbitpulsen umfassen, die optimal an dem Auge des Datenpulses
abgetastet werden (z. B. auf halber Strecke zwischen zwei Flanken oder
dem Übergang
von Hoch nach Tief und umgekehrt, des Datenpulses). Zum Abtasten
der Daten zu einem optimalen Punkt während einer definierten Periode
eines Datenpulses, wie z. B. an dem Mittelpunkt des Datenpulses,
implementiert das Datenwiedergewinnsystem 200 einen Kalibrierungsvorgang,
durch den eine Mehrzahl phasenverschobener Taktsignale erzeugt und
zeitlich eingestellt wird, bis eines der Taktsignale mit den Datenpulsflanken
ausgerichtet ist (d. h. den Übergängen zwischen
Hoch- und Niedrig-Spannungspegeln jedes Datenpulses in dem Datenstrom).
Die Ausrichtung eines Taktsignals mit einem Datenübergang
ermöglicht
eine optimale Positionierung (z. B. auf halber Strecke) eines Datentaktsignals
zwischen den Übergangsflanken,
was einen Mechanismus zum optimalen Abtasten des Datenstroms auf
ein Fertigstellen eines Kalibrierungsvorgangs hin liefert.
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Das
Datenwiedergewinnsystem 200 umfasst Komparatoren 202 und 204,
eine Flanken-/Datenerfassungslogik 206 und ein Interpolatorsystem 208. Bezug
nehmend auf die 2 und 3 umfasst
der eingehende Datenstrom ein Datensignal 302, auch mit
dem Buchstaben D dargestellt, auf einer Verbindung 201.
Der eingehende Datenstrom umfasst außerdem ein Datenbalkensignal 304 (auch
mit dem Buchstaben DB dargestellt) auf einer Verbindung 203.
Das Datenbalkensignal 304 ist das Inverse (d. h. das Komplement)
des Datensignals 302. Dies bedeutet, dass, wenn D hoch
ist, DB niedrig ist, und umgekehrt. Die Komparatoren 202 und 204 empfangen die
Datensignale (D) 302 und (DB) 304. Der Komparator 202 vergleicht
die Signalpegel von (D) 302 und (DB) 304 und liefert
ein Signal auf einer Verbindung 205, wenn (D) 302 größer oder
kleiner ist als (DB) 304. Der Komparator 204 vergleicht
die Signalpegel von (D) 302 und (DB) 304 und liefert
ein Signal auf einer Verbindung 207, wenn (D) 302 größer oder
kleiner als (DB) 304 ist.
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Wie
oben angezeigt ist, kann eine Funktionsweise des Datenwiedergewinnsystems 200 in
eine Kalibrierungsstufe und eine Datenabtaststufe unterteilt werden.
Während
der Kalibrierungsstufe ist ein Taktsignal (clk_edge auf einer Verbindung 209)
mit einer Datenpulsflanke oder einem Übergang, der in einem eingehenden
Datenstrom enthalten ist, ausgerichtet. Für ein leichteres Verständnis ist
eine unsymmetrische Taktgebung dargestellt. Ein einzelnes Taktsignal
clk_edge aus dem Interpolatorsystem 208 ist z. B. als auf
einer einzelnen Verbindung 209 bereitgestellt, anstelle
zweier Signale (clk_edge und Komplement), die auf zwei Verbindungen
bereitgestellt werden, gezeigt.
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Die
Signale auf Verbindungen 205 (und 207) umfassen
eine deterministische Struktur (z. B. 0101010), die die Erfassung
von Flanken in dem Datenstrom durch die Flanken-/Datenerfassungslogik 206 ermöglicht.
Die Flanken-/Datenerfassungslogik 206 könnte durch eine externe Taktquelle
getaktet werden, z. B. durch einen Takt (nicht gezeigt), der ein Taktsignal
(306) bereitstellt, das eine Phasenregelschleife (PLL,
nicht gezeigt) speist. Eine Phasenregelschleife könnte sich
auf der Empfangs-IC befinden. Die PLL läuft mit einer Rate, die gleich
der Datenrate/2 ist, und erzeugt Taktsignale in definierten Phaseninkrementen,
wie z. B. Inkrementen mit einer Phasenverschiebung von 90° (0°, 90°, 180°, 270°), um ein
Abtasten des Flankenübergangs,
gefolgt durch eine Abtastung der tatsächlichen Daten (letzteres trott
nach der Kalibrierung auf) zu ermöglichen. Daten, die von der übertragenden
IC kommen, sind oft aus verschiedenen Gründen versetzt, wie z. B. Spurverzögerungen,
usw. Ferner sind die übertragenen
Daten asynchron zu dem Empfangstakt, der an der Empfangs-IC erzeugt
wird. Um die Daten zu synchronisieren, werden die vierphasigen Taktsignale, die
durch die PLL bereitgestellt werden, zeitlich durch das Interpolatorsystem 208 verschoben.
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Fortfahrend
mit der Kalibrierungsstufe liefert die Flanken-/Datenerfassungslogik 206 Taktsignale an
das Interpolatorsystem 208. Insbesondere liefert die Flanken-/Datenerfassungslogik 206 Taktsignale 308 und 310,
die eine gleiche Polarität
aufweisen und phasenverschoben sind, über Verbindungen 213 und 214 an
das Interpolatorsystem 208. Das Interpolatorsystem 208 interpoliert
die beiden eingehenden Taktsignale 308 und 310 (durch
einen Gewichtungsvorgang), was zu einem phasenverschobenen Taktsignal
clk_edge auf der Verbindung 209 führt. Es wird angemerkt, dass
die Eingangstaktsignale, die über Verbindungen 215 und 216 bereitgestellt
werden, unter ähnlichen
Prinzipien nach einer Kalibrierung arbeiten. Das clk_edge-Signal
auf der Verbindung 209 wird durch den Komparator 202 während der
Kalibrierungsstufe zur Abtastung der Signale, die auf Verbindungen 201 und 203 ankommen,
verwendet. In der Praxis werden zwei Signale (clk_edge und dessen
Komplement) verwendet, um zumindest zwei Orte bereitzustellen, um
eine Flanke zu erfassen. So versucht das Datenwiedergewinnsystem 200 während der
Kalibrierungsstufe, die clk_data-Flanke an den korrekten Ort zu
bewegen (auf einen Datenstrom-Datenpulsübergang oder eine -flanke).
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Sobald
das Flankentaktsignal (z. B. clk_edge) als die Datenflanken des
eingehenden Datenstroms abtastend bestimmt wurde, ist der Kalibrierungsvorgang
abgeschlossen und der Datentakt (clk_data) kann dann zur Abtastung
der Datenwerte verwendet werden.
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Als
ein Beispiel dessen, wie das Datenwiedergewinnsystem 200 nach
einer Kalibrierung arbeitet (Datenabtaststufe), wird angenommen,
dass ein clk_edge-Signal 308 (auch als clock_0 dargestellt, um
eine 0°-Phasenverschiebung
in Bezug auf den Takt 306 darzustellen) auf der Verbindung 209 bereitgestellt
wird, um einen Flankenübergang
des eingehenden Datenstroms bei 316 abzutasten. Ein clk_data-Signal 310 wird
auf der Verbindung 211 bereitgestellt, um die Daten signaldaten
ungefähr
in der Mitte 318 des Datenpulses abzutasten. Das clk_data-Signal 310 ist
in Bezug auf clk_edge 308 um 90° phasenverschoben (deshalb clock_90).
Gemäß einer
Implementierung ist ähnlich
ein clk_edge-Signal 312 (clock_180) auf der Verbindung 209 vorgesehen,
um den Flankenübergang
bei 320 abzutasten, und ein clk_data-Signal 314 (clock_270)
ist auf der Verbindung 211 vorgesehen, um die Daten bei 322 abzutasten,
was vier Abtastpunkte, die in Inkrementen von 90° verschoben sind, für eine Taktperiode
liefert. Es wird angemerkt, dass eine größere oder kleinere Anzahl von
Abtastpunkten vorhanden sein kann.
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4 ist
ein schematisches Diagramm eines Ausführungsbeispiels eines Interpolatorsystems 208a.
Es wird angemerkt, dass im Gegensatz zu den 2 und 3 eine
Differenztaktgebung (im Gegensatz zu einer unsymmetrischen Taktgebung)
dargestellt ist. Das Interpolatorsystem 208a umfasst einen
Interpolator 400 und eine Spannungseinstellschaltung 428.
Der Interpolator 400 umfasst einen Differenzverstärker 402,
der eine erste Takteingabe, clk1, empfängt, und einen Differenzverstärker 404, der
eine zweite Takteingabe, clk2, empfängt. Die Differenzverstärker 402 und 404 sind
in einer Verdrahtet-ODER-Konfiguration geschaltet. Der Differenzverstärker 402 umfasst
Eingangsanschlüsse 213a und 213b für Eingangstaktsignale
clk1 bzw. dessen entsprechendes Komplement clk1n. Der Eingangsanschluss 213a könnte clk1,
z. B. clock_0 (213a-1), Bezug nehmend auf die 2 und 3,
empfangen. Der Differenzverstärker 402 umfasst
außerdem Transistoren 406 und 408.
Obwohl n-Kanal-Metalloxidhalbleiter-(NMOS-)Transistoren gezeigt sind, könnten andere
Transistortypen und -konfigurationen verwendet werden. Der Transistor 406 ist
mit einer Stromquelle 422 gekoppelt, die bei einem Ausführungsbeispiel
als ein als Diode geschalteter p-Kanal-MOS-(PMOS-)Transistor
konfiguriert ist. Die Stromquelle 422 wird durch eine Spannungsquelle VS geliefert. Der Drain-Anschluss des Transistors 406 ist
mit einem Ausgangsanschluss 209a gekoppelt, auf dem ein
Komplementärtaktsignal,
clkn, bereitgestellt wird. Der Drain-Anschluss des Transistors 408 ist
mit einem Ausgangsanschluss 209b gekoppelt, auf dem ein
Taktsignal, clk, bereitgestellt wird. Der Differenzverstärker 402 ist
außerdem
mit einer Stromsenke 414 gekoppelt. Die Stromsenke 414 umfasst
eine Mehrzahl von Transistoren (z. B. NMOS) 416 in einer
Parallelkonfiguration. Zu jeder bestimmten Zeit könnte die
Gesamtzahl von Transistoren 416, die aktiviert sind, von
Null bis insgesamt N Transistoren 416 variieren.
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Der
Differenzverstärker 404 ist
mit Transistoren 410 und 412 auf eine ähnliche
Art und Weise wie diejenige, die für den Differenzverstärker 402 gezeigt ist,
konfiguriert. Der Differenzverstärker 404 umfasst Eingangsanschlüsse 215a und 215b,
die Taktsignale clk2 bzw. dessen entsprechendes Komplement clk2n empfangen
können.
clk2 z. B. könnte
clock_90 (215a-1) Bezug nehmend auf die 2 und 3, sein.
Der Transistor 412 ist mit einer Stromquelle 424 gekoppelt.
Die Stromquelle 424, die bei einem Beispiel als ein als
Diode geschalteter PMOS-Transistor konfiguriert ist, ist mit einer
Spannungsversorgung VS gekoppelt. Der Drain-Anschluss
des Transistors 410 ist mit dem Ausgangsanschluss 209a gekoppelt.
Der Drain-Anschluss des Transistors 412 ist mit dem Ausgangsanschluss 209b gekoppelt.
Der Differenzverstärker 404 ist
außerdem
mit einer Stromsenke 418 gekoppelt, die eine Mehrzahl parallel
konfigurierter Transistoren (z. B. NMOS) 420 umfasst. Zu
jeder bestimmten Zeit könnte
die Gesamtzahl von Transistoren 420, die aktiviert sind,
von Null bis insgesamt N Transistoren 420 variieren.
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In
Betrieb verschiebt das Interpolatorsystem 208a die Taktsignalphasen
in endlichen Inkrementen durch ein Einstellen der Menge von Transistoren 416 und 420 der
Stromsenken 414 bzw. 418, die aktiviert sind.
Zum Beispiel unter der Annahme von Eingangstaktsignalen clock_0
und clock_90 auf Eingangsanschlüssen 213a bzw. 215a,
wäre der
Ausgangstakt auf dem Ausgangsanschluss 209b ein Taktsignal,
clk, mit einer Phasenverschiebung in dem Bereich von 0 bis 90°. Das Interpolatorsystem 208a erzielt
diese Funktion durch die Akti vierung eines oder mehrerer Transistoren 416 und/oder 420 der Stromsenken 414 bzw. 418.
Wie oben beschrieben ist, führt
eine Kombination aktivierter Transistoren 416 und/oder 420 zu
einem Ausgangstakt clk, der sich phasenmäßig an einer bestimmten Stelle
zwischen und einschließlich
clk1 und clk2 befindet. So ermöglicht
es die Fähigkeit
einer Verschiebung des Ausgangstaktsignals clk zwischen clk1 und
clk2, dass das Ausgangstaktsignal mit den eingehenden Daten, (D) 302 und
(DB) 304 (2), ausgerichtet werden kann.
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Die
Spannungseinstellschaltung 428 umfasst ein Impedanzelement,
das bei einem Ausführungsbeispiel
zwei Elemente mit variabler Kapazität aufweist, wie z. B. einen
variablen Kondensator 430s und 432. Die Spannungseinstellschaltung 428 umfasst
außerdem
eine Spitzenerfassungs-/Komparatorschaltung 434. Bei einigen
Ausführungsbeispielen könnten die
Kapazitätselemente 430 und 432 durch Widerstandselemente
(z. B. variable Widerstände) ersetzt
werden. Der variable Kondensator 430 ist zwischen die Versorgungsspannung
VS und den Ausgangsanschluss 209a geschaltet.
Der variable Kondensator 432 ist zwischen die Versorgungsspannung VS und den Ausgangsanschluss 209b geschaltet.
Die variablen Kondensatoren 430 und 432 können verwendet
werden, um den Pegel von Spitze zu Spitze des Spannungshubs auf
den Ausgangsanschlüssen 209a und 209b des
Interpolatorsystems 208a, basierend auf der folgenden Gleichung,
zu steuern: T = CV/I (Gleichung 1)wobei
T die Ausgangssteigungsgeschwindigkeit in einer Zeit (z. B. Sekunden)
darstellt, C gleich der Äquivalenzkapazität variabler
Kondensatoren 430 und 432 ist, V gleich der Spannung über die
Ausgangsanschlüsse 209a und 209b ist
und I gleich dem Strom ist, der durch Stromquellen 422 und 424 bereitgestellt
wird. Es ist erwünscht,
T konstant oder im Wesentlichen konstant zu halten, was durch die
Variation von C in Bezug auf I erzielt werden kann. Durch ein Verän dern der
Kapazitivlast der Interpolatorsystemausgabe kann der Spannungshub
eingeschränkt werden,
um eine lineare Funktionsweise zu ermöglichen. Zusätzlich unterstützt die
zusätzliche
Impedanzlast ein Verhindern dessen, dass eine der Takteingaben clk1
ein Ausgangstaktsignal clk/clkn, unter Ausschluss der anderen Takteingabe
clks2, auslöst.
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Die
Spannung über
die Ausgangsanschlüsse 209a und 209b wird
an die invertierenden Eingangsanschlüsse der Spitzenerfassungs-/Komparatorschaltung 434 geliefert
und mit einem vorbestimmten Referenzspannungspegel an dem nichtinvertierenden
Eingangsanschluss der Spitzenerfassungs-/Komparatorschaltung 434 verglichen.
Der Referenzspannungspegel ist ausgewählt, um eine Steuerung des
Spannungssignals sicherzustellen, und könnte so unter einem Pegel liegen,
bei dem die Spitzenerfassungs-/Komparatorschaltung 434 in
Sättigung
geht. Wenn die Spannung über
die Ausgangsanschlüsse 209a und 209b einen
definierten Schwellenwert überschreitet
(den Referenzspannungspegel) oder unter einen definierten Schwellenwert
(den Referenzspannungspegel) fällt,
liefert die Spitzenerfassungs-/Komparatorschaltung 434 ein
Einstellsignal an die variablen Kondensatoren 430 und 432,
das wirksam die Last über
die Interpolatorsystemausgabe erhöht oder senkt, um die Gleichung
1 im Wesentlichen konstant zu halten. So liefert das Interpolatorsystem 208a eine
konstante Spitze-zu-Spitze-Spannung oder eine im Wesentlichen konstante
Spitze-zu-Spitze-Spannung, was gemäß Gleichung 1 zu einem konstanten
T führt.
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Die
Kapazitätswerte
der variablen Kondensatoren 430 und 432 können unter
Verwendung der Spitzenerfassungs-/Komparatorschaltung 434 gesetzt
werden. In dem in 4 gezeigten Interpolatorsystem 208a wird
der Niederpegel-Spitzenwert des clk-/clkn-Signals (an Ausgangsanschlüssen 209a und 209b)
durch den Niederimpedanzweg zu Masse (durch Stromsenken 414 und 418)
gesetzt, wobei die Transistoren 422 und 424 Hochimpedanzwege
darstellen. So ist eine Erfassung an der Spitzenerfassungs-/Komparatorschaltung 434 auf
den Hochpegel-Spitzenwert des clk-/clkn-Signals (z. B. relativ zu der
positiven Schiene) fokussiert. Bei einigen Ausführungsbeispielen könnte das
Umgekehrte zutreffen, wobei eine Spitzenerfassung auf dem Niederpegel-Spannungshub
(z. B. relativ zu der negativen Schiene) implementiert sein kann.
Die Spitzenerfassungs-/Komparatorschaltung 434 erfasst
das Hochpegel-clk-/clkn-Signal und vergleicht dasselbe mit einem
vorbestimmten Spannungsreferenzwert. Ansprechend auf diese Erfassung
und den Vergleich liefert die Spitzenerfassungs-/Komparatorschaltung 434 ein
Einstellsignal auf einer Verbindung 436. Das Einstellsignal
wird verwendet, um die Größe (Kapazitäts- oder
Impedanzwert) der variablen Kondensatoren 430 und 432 zu
setzen, um eine feste Spitze-zu-Spitze-Spannung
an den Ausgangsanschlüssen 209a und 209b sicherzustellen.
Diese Methodik hält
den Wert von V in Gleichung 1 konstant oder im Wesentlichen konstant,
wenn das Interpolatorsystem 208a interpoliert. Da sich
C aus der Gleichung 1 verändert,
wird die relative Beziehung zwischen C und I konstant oder im Wesentlichen
konstant gehalten.
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So
wird die Beziehung aus Gleichung 1 beibehalten und das Interpolatorsystem 208a arbeitet
in einer linearen Art und Weise. Insbesondere ist die Verzögerung durch
das Interpolatorsystem 208a, wenn (x) Transistoren 416 aktiviert
sind und (N + 1 – x)
Transistoren 420 aktiviert sind, um [1/(N + 1)×(Zeit, während der
sich clkl und clk2 überlappen)]
kleiner als dann, wenn (x – 1)
Transistoren 416 aktiviert sind und [N + 1 – (x + 1)]
Transistoren 420 aktiviert sind (unter der Annahme, dass
clk1 vor clk2 ansteigt). Hier wird eine Linearität erzielt. Ferner wird diese
Beziehung in Gleichung 1 über
Verfahrens-, Spannungs- und Frequenzvariationen beibehalten. Diese Linearität impliziert,
dass ein Verändern
der Anzahl von Transistoren 416 und Transistoren 420,
die an sind (digitale Operation), eine präzise Verzögerungserzeugung als einen
Bruchteil der Überlappungszeit von
clk1 und clk2 ermöglicht.
Diese implizite Digital-Analog-Umwandlung
ermöglicht
es Digitalsteuerschaltungen, eine Taktzeitgebung in präzise gesteuerten
Inkrementen zu verändern,
was es Digitalsteuerschaltungen ermöglicht, Takte mit minimaler
Abhängigkeit
von Verfahrensparametern, Spannungsversorgung und Arbeitsfrequenz
zuverlässig
auszurichten und zu bewegen. Weiter erklärt wird die Größe des variablen
Kondensators basierend auf den Charakteristika für die Schaltung von Komponententeil
zu -teil derart gesetzt, dass angesichts einer Konstanten VREF der
Ausgangshub unabhängig
von der Variation von Teil zu Teil der gleiche oder im Wesentlichen
gleich sein wird.
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Angesichts
der obigen Beschreibung ist zu erkennen, dass ein Ausführungsbeispiel
eines Interpolatorverfahrens 208b für das Interpolatorsystem 208a (4),
wie in 5 dargestellt ist, ein Empfangen einer Mehrzahl
von Taktsignalen (502), ein phasenmäßiges Verschieben zumindest
eines der Mehrzahl von Taktsignalen, um Ausgangstaktsignale bereitzustellen,
die eine definierte Spannungsvariation aufweisen (504),
ein Erfassen eines Spitzenspannungspegels der definierten Spannungsvariationen (506),
ein Vergleichen des Spitzenspannungspegels mit einem Referenzspannungspegel
(508) und ansprechend auf den Vergleich ein Bereitstellen
eines Einstellsignals für
ein Reaktivelement, das eine einstellbare Impedanz aufweist, wobei
das Einstellsignal die Impedanz verändert, um die definierte Spannungsvariation
zu setzen (510), aufweisen kann.
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Mögliche Verfahrensbeschreibungen
oder Blöcke
in Flussdiagrammen sollten als Darstellung für Module, Segmente oder Abschnitte
eines Codes verstanden werden, die eine oder mehrere ausführbare Instruktionen
zum Implementieren spezifischer Logikfunktionen oder -schritte in
dem Verfahren umfassen könnten,
wobei andere Implementierungen innerhalb des Schutzbereichs der
Offenbarung enthalten sind, bei denen Funktionen außerhalb
der gezeigten oder erläuterten
Reihenfolge ausgeführt
werden könnten,
einschließlich,
abhängig
von der beinhalteten Funktionalität, wie für durchschnittliche Fachleute auf
diesem Gebiet zu erkennen ist, im Wesentlichen gleichzeitig oder
in umgekehrter Reihenfolge.
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Eine
oder mehrere Komponenten des Interpolatorsystems 208 (208a und 208b eingeschlossen) können in
Hardware, Software, Firmware oder einer Kombination derselben implementiert
sein. Wenn das Interpolatorsystem 208 in Hardware implementiert
ist, kann es mit einer oder einer Kombination der folgenden Technologien
implementiert sein, die alle in der Technik bekannt sind: einer
oder mehreren diskreten Logikschaltungen, die Logikgatter aufweisen, zum
Implementieren von Logikfunktionen auf Datensignale hin, einer anwendungsspezifischen
integrierten Schaltung (ASIC), die geeignete Kombinationslogikgatter
aufweist, einem oder mehreren programmierbaren Gate-Arrays (PGA),
einem freiprogrammierbaren Gatearray (FPGA), usw.