JP3584893B2

JP3584893B2 - フィルタ回路

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Inventors: 恭正長谷川
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Description

【０００１】
【発明の属する技術分野】
本発明は、フィルタ回路、特にＧｍ−Ｃ（トランスコンダクタ−Ｃ）フィルタと呼ばれるアクティブフィルタ回路及びこのようなフィルタ回路の構成要素となるトランスコンダクタに関するものである。
【０００２】
【従来の技術】
アクティブフィルタ、例えば、Ｇｍ−Ｃフィルタを構成要素とする集積化フィルタ回路に関し、フィルタのＱ値を保ったまま、カットオフ周波数ｆ_Ｃを容易にしかもリニア（線形的）に調整できるものが望まれる。
【０００３】
磁気あるいは光ディスクなどの情報記録媒体からの記録情報を再生する記録データ再生系（リードチャネル）に、ＰＲＭＬ（ＰｅｒｔｉａｌＲｅｓｐｏｎｓｅ−ＭａｘｉｍｕｍＬｉｋｅｌｉｈｏｏｄ）に代表される波形等化手法が一般的に取り入れられている。通常、記録媒体から光ピックアップまたは磁気ヘッドを介して再生される信号波形は隣接するビットデータ間の信号漏れ込み、即ち、ＩＳＩ（Ｉｎｔｅｒ−ＳｙｍｂｏｌＩｎｔｅｒｆｅｒｅｎｃｅ）が大きく、当該サンプル時刻の信号レベルのみによるデータの再生が困難である。ＰＲ（ＰｅｒｔｉａｌＲｅｓｐｏｎｓｅ）等化手法は、隣接する２〜５サンプル時刻に限りＩＳＩを許容する一方、それ以外のサンプル時刻への信号の漏れをなくすことで、後段のビタビ（Ｖｉｔｅｒｂｉ）復号アルゴリズムなどと合わせて高密度記録と再生を可能にする方法である。
【０００４】
再生信号が本質的に微分系である磁気媒体を例にとると、等化法としてＰＲ４（書き込み符号１を隣接する３サンプル列１，０，−１に等化）、ＥＰＲ４（同じく、１，１，−１，−１に等化）、ＥＥＰＲ４（同じく１，２，０，−２，−１）に等化などの微分系列が用いられ、具体的には高域強調したアナログ−ローパスフィルタが等化器として用いられる。例えば、ＧｅｅｒｔＡ．ＤｅＶｅｉｒｍａｎ及びＲｉｃｈａｒｄＧ．Ｙａｍａｓａｋｉは、文献“ＤｅｓｉｇｎｏｆａＢｉｐｏｌａｒ１０−ＭＨｚＰｒｏｇｒａｍｍａｂｌｅＣｏｎｔｉｎｕｏｕｓ−Ｔｉｍｅ０．０５°ＥｑｕｉｒｉｐｐｌｅＬｉｎｅａｒＰｈａｓｅＦｉｌｔｅｒ”，ＩＥＥＥＪｏｕｒｎａｌｏｆＳｏｌｉｄ−ＳｔａｔｅＣｉｒｃｕｉｔｓ，ｖｏｌ．２７，ｎｏ．３，Ｍａｒｃｈ１９９２において、Ｇｍ−Ｃバイクワッドフィルタ（ＢｉｑｕａｄｒａｔｉｃＦｉｌｔｅｒ、双２次状態変数フィルタ、以下、便宜上単に２次状態変数フィルタという）を構成要素とする７極２零点（７−Ｐｏｌｅ，２−Ｚｅｒｏ）フィルタを提案している。このフィルタ構成はディジタルリードチャネルに要求される位相特性のリニアリティ、即ち、良好で一定な群遅延特性を有しており、アナログ等化フィルタとして一般的に用いられている。
【０００５】
図５には、このフィルタの構成を示すブロック図である。
図示のように、このフィルタは、縦続接続されている２次状態変数フィルタ／イコライザ１０１（Ｂｉｑｕａｄ１／Ｅｑｕａｌｉｚｅｒ）、１０２（Ｂｉｑｕａｄ２）、１０３（Ｂｉｑｕａｄ３）及びローパスフィルタ（ＬＰＦ）１０４によって構成されている。なお、２次状態変数フィルタ／イコライザ１０１は、等化のためのイコライジング機能を有する。図５に示すフィルタ構成において、再生信号Ｓ_ｉｎは、所望のゲインコントロール（利得制御）を施されたあと、まず、初段の２次状態変数フィルタ／イコライザ１０１に入力され、ここでは高周波ブースト量が調整され、さらに等化のためのイコライジングが行われる。そして、後続の２次状態変数フィルタ１０２、１０３及びローパスフィルタ１０４とあわせて群遅延が一定の位相特性が達成される。上述したＶｅｉｒｍａｎ及びＹａｍａｓａｋｉによると、各フィルタの構成要素の極周波数及びそのＱ値は、図６に示す通りである。
【０００６】
図６における極周波数は、等化フィルタのカットオフ周波数で規格化されており、例えば、４００Ｍｂｐｓのデータレートのリードチャネルでは、等化フィルタのカットオフ周波数は１００ＭＨｚ程度となる。これにより等化フィルタのカットオフ周波数が１００ＭＨｚとすると、図６により、例えば、３段目の２次状態変数フィルタ１０３の極周波数、即ち、カットオフ周波数は２３１．７４ＭＨｚとなる。なお、図６の極周波数／Ｑ値の組み合わせ、即ち極の配置は、フィルタ設計において良く知られている「０．０５°等リップル誤差を持つ線形位相フィルタ」であるが、他の極周波数／Ｑ値においても適用可能で、ここでの極配置は一例に過ぎない。
【０００７】
ディスク媒体の再生データレートは、内周、外周で約２．５倍の開きがあり、また、最適なカットオフ周波数に外部コントロール手段によって調整可能であることが要求される。このとき、フィルタの構成要素となる各２次状態変数フィルタ及びローパスフィルタでは、そのＱ値が常に図６に示す値を保持し、また、各２次状態変数フィルタ及びローパスフィルタの極周波数の比は等化フィルタ全体のカットオフ周波数にかかわらず、常に図６に示される比であることが必要である。言い換えれば、再生データレートの変化に応じて等化フィルタ全体のカットオフ周波数を調整するに当たり、構成要素となる各２次状態変数フィルタ及びローパスフィルタはそれぞれのＱ値を一定に保ったまま、各極周波数が単調に増加または減少する必要がある。
【０００８】
次に、等化フィルタをＧｍ−Ｃフィルタで構成する場合の各構成要素の回路例を示し、上記カットオフ周波数及びＱ値の設計法について述べる。
図７に２次状態変数フィルタ１０２、１０３の基本構成を示し、図８に２次状態変数フィルタ／イコライザ１０１に使われるフィードフォワードパルススリミング構成を示している。さらに、図９には、１次のローパスフィルタ１０４の構成を示している。
【０００９】
図７は、差動構成を有する２次状態変数の一構成例を示している。図示のように、Ｇｍ−Ｃで構成される積分器が２段カスケード接続され、さらに出力端子に別のＧｍセルで構成された負帰還ループが接続されている。なお、図７において、負荷容量Ｃを差動容量として表現しているが、一般的には寄生容量分を考慮した容量設定のし易さや、同相帰還ループにおける位相補償容量の機能を併せ持たせるなどの理由から正相、逆相信号線と接地電位との間にそれぞれ２Ｃの容量を接続する。
【００１０】
図７に示す構成を有し、等化フィルタとして用いられる２次状態変数フィルタ１０２及び１０３の伝達関数は、次式によって与えられる。
【００１１】
【数１】

【００１２】
従って、極周波数ω_０及びフィルタのＱ（ＱｕａｌｉｔｙＦａｃｔｏｒ）は、それぞれ次式によって表される。
【００１３】
【数２】

【００１４】
図８は、フィードフォワード増幅器Ｋにより、高域ブースト量を調整可能なイコライザ部を含む等化フィルタの一構成例を示している。この等化フィルタの伝達関数は、次式によって与えられる。
【００１５】
【数３】

【００１６】
同様に、このフィルタの極周波数及びＱは、それぞれ次式によって表される。
【００１７】
【数４】

【００１８】
ここで、高域ブーストを２次状態変数フィルタ／イコライザ１０１で実現する理由は、図６から分かるように、相対的に小さいＫで高域ブーストができるためである。このため、高域ブーストの実現は、２次状態変数フィルタ／イコライザ１０１に限られず、他の２次状態変数によって実現することも可能である。
【００１９】
図９は、ローパスフィルタ１０４の一構成例を示している。図示のように、このフィルタの伝達関数は、次式によって与えられる。
【００２０】
【数５】

【００２１】
その極周波数ω_０は、次のように求められる。
【００２２】
【数６】

【００２３】
群遅延特性が一定で、カットオフ周波数可変の等化フィルタの実現は、図６に示される極周波数の比とＱ値を満たすべく、各２次状態変数フィルタの極周波数ω_０及びＱを設定することで行われる。これは通常各２次状態変数フィルタを構成するｇ_ｍを制御することで実現できる。式（１）〜（５）によれば、容量Ｃを変化させることで、それぞれのフィルタのカットオフ周波数を可変とすることも原理的は可能だが、バリキャップなどの可変容量素子を標準ＣＭＯＳ製造プロセスに集積化することは、製造プロセスの工程数を増やし、コストの上昇を招くので、通常避けるべきである。ただし、この場合においても各Ｇｍ−Ｃ積分器に接続する容量値をＣ，２Ｃ，３ＣのようにＣ単位、あるいは０．５Ｃ単位で段階的に変えることによってフィルタのカットオフ周波数を比較的に広範囲に粗く変化させ、さらにｇ_ｍ値を制御してフィルタのカットオフ周波数を連続的にしかも精度良く調整することは一般的に行われる。
【００２４】
容量Ｃを固定とした場合、ω_０及びＱの二つの値を決定するのにｇ_ｍ１，ｇ_ｍ２，ｇ_ｍ３のパラメータ（自由度）を調整することができる。通常、ｇ_ｍ２＝ｇ_ｍ３、またはｇ_ｍ１＝ｇ_ｍ３とするのが一般的である。ｇ_ｍ２＝ｇ_ｍ３とすることによって式（２）あるいは式（４）は、次の式に書き改められる。
【００２５】
【数７】

【００２６】
一方、ｇ_ｍ１＝ｇ_ｍ３とすると、式（２）あるいは式（４）は、次のように書き改められる。
【００２７】
【数８】

【００２８】
上記いずれの場合でも、２次状態変数フィルタのを構成するｇ_ｍがすべてリニアに変化することによって、Ｑを一定に保ちつつ、ω_０をやはりリニアに変化させることができる。例えば、一例として、ｇ_ｍ１とｇ_ｍ２をともに２倍にすれば、Ｑを不変に保ちつつ、カットオフ周波数ω_０を２倍に変化させることができる。
【００２９】
以上の説明から分かるように、Ｇｍ−Ｃ構成の２次状態変数フィルタ及び一次ローパスフィルタを設計する場合、回路レベルのＧｍ−Ｃ積分器として、そのｇ_ｍの値が外的手段によって制御でき、しかもリニアに制御できることが好都合となる。
【００３０】
従来よりこのような高周波フィルタ用途には、シリコンバイポーラ素子が利用されてきた。バイポーラ素子においては、周知のように、そのｇ_ｍ（以下、ＭＯＳトランジスタのｇ_ｍと区別するために、ｇ_{ｍ，ｂｉｐ} と表記する）は次の式によって示される。
【００３１】
【数９】

【００３２】
式（９）によれば、バイポーラトランジスタのｇ_{ｍ，ｂｉｐ} が、そのコレクタ電流Ｉ_Ｃに比例することを示し、比較的簡単にｇ_{ｍ，ｂｉｐ} をリニアに変化させることが可能である。
【００３３】
一方で、ＰＲＭＬリードチャネル機能は前述のビタビ復号処理、あるいはエラー訂正アルゴリズムであるリード・ソロモンなどに代表される次段論理処理と不可分であり、これらの純ディジタル処理ブロックと親和性の高いＣＭＯＳ製造プロセスでアナログＰＲ等化処理を行いたいという要望は強い。
【００３４】
ＭＯＳ素子のｇ_ｍ（以下、明確するために、ｇ_{ｍ，ＭＯＳ} と表記する）は、周知のように、次式によって示される。
【００３５】
【数１０】

【００３６】
ここで、Ｖ_ｔｈはＭＯＳトランジスタのしきい値電圧（閾値電圧）であり、Ｋ＝μＣ_ｏｘＷ／２Ｌ、且つＶ_ｅｆｆ＝Ｖ_ＧＳ−Ｖ_ｔｈである。
【００３７】
式（１０）と式（９）とを比較すると、バイポーラ素子のｇ_ｍはコレクタ電流Ｉ_Ｃに対しリニアである一方、ＣＭＯＳ素子のｇ_ｍはドレイン電流Ｉ_Ｄのルートに対してリニアであるため、ＣＭＯＳ素子の場合、何らかの外的手段によってドレイン電流Ｉ_Ｄを変化させることによってそのｇ_ｍを制御する場合は、通常、各トランスコンダクタ毎に上記ルート特性を補償するための変換機構を設け、変化範囲内における最低のｇ_{ｍ，ｍｉｎ} から、最大ｇ_{ｍ，ｍａｘ} に至るまでリニアに変化した方が制御性の点において望ましい。
【００３８】
【発明が解決しようとする課題】
ところで、上述した従来のＣＭＯＳ素子で構成された等化フィルタにおいて、例えば、ＰＲ等化フィルタのカットオフ周波数調整は５〜６ビット幅程度の調整手段によって行われる。この場合、上記ルート特性を補正する変換機構は、例えば、ルックアップテーブルによるディジタル領域の処理によっても実現でき、また、別にアナログ領域でルート特性を補償することもできる。
しかし、いずれの場合も、付加回路による回路規模の増大、消費電力の増大を招き、またこれによるフィルタ特性そのものの劣化を引き起こしている。
【００３９】
また、別の問題として、ドレイン電流Ｉ_ＤでＣＭＯＳ素子のｇ_ｍをコントロールする場合、一般に何らかのリニアライズ手段が必要であり、その結果、ＣＭＯＳ素子本来のトランスコンダクタンスが回路ｇ_ｍとして得られないという不利が生じるほか、回路規模の増加及びそれによる消費電力の増加が避けられない。
例えば、図１０に示すＭＯＳトランジスタからなる差動回路では、バイアス電流Ｉ_ＢでＭＯＳトランジスタのｇ_ｍを制御できる、その関係は次式によって表される。
【００４０】
【数１１】

【００４１】
式（１１）に示すように、非線形項が含まれる。このため、様々なリニアライズ手法によって線形化する必要があり、この結果得られるｇ_ｍは、式（１０）に示されるＭＯＳ素子の本来のｇ_{ｍ，ＭＯＳ} の値より大幅に小さいものとなってしまう。
【００４２】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、回路規模の増加を抑制でき、回路設計が容易に行え、定電源電圧動作による消費電力の低減を実現でき、オフセット周波数を安定に制御できるフィルタ回路を提供することにある。
【００４３】
【課題を解決するための手段】
上記目的を達成するため、本発明のフィルタ回路は、入力端子に入力信号が印加される第１のトランスコンダクタンスと、入力端子に出力信号が印加される第２のトランスコンダクタンスと、上記第１および第２のトランスコンダクタンスの出力側に接続され、当該トランスコンダクタンスによって駆動される負荷容量素子とを含むトランスコンダクタ−Ｃ（Ｇｍ−Ｃ）回路と、上記第１および第２のトランスコンダクタの出力信号と制御電圧に応じて、当該第１および第２のトランスコンダクタの差動出力信号の平均電圧と上記制御制御電圧とが一致するようにバイアス電圧を生成して上記第１および第２のトランスコンダクタに供給する同相電位制御回路と、を有し、上記第１および第２のトランスコンダクタの各々は、上記バイアス電圧によって出力電流が制御される第１および第２の電流源と、ゲートが正相入力端子に接続され、ソースが接地され、ドレインに上記第１の動作電流を供給する第１の電流源が接続されている第１のＭＯＳトランジスタと、ゲートが逆相入力端子に接続され、ソースが接地され、ドレインに第２の動作電流を供給する上記第２の電流源が接続されている第２のＭＯＳトランジスタと、を含む。
【００４４】
また、本発明のフィルタ回路は、入力端子に入力信号が印加される第１のトランスコンダクタンスと、入力端子に出力信号が印加され、出力端子が上記第１のトランスコンダクタンスの出力端子に接続された第２のトランスコンダクタンスと、入力端子が上記第１および第２のトランスコンダクタンスの出力端子に接続された第３のトランスコンダクタンスと、入力端子に出力信号が印加され、出力端子が上記第３のトランスコンダクタンスの出力端子に接続された第４のトランスコンダクタンスと、上記第１および第２のトランスコンダクタンスの出力側に接続され、当該トランスコンダクタンスによって駆動される第１の負荷容量素子と、上記第３および第４のトランスコンダクタンスの出力側に接続され、当該トランスコンダクタンスによって駆動される第２の負荷容量素子とを含むトランスコンダクタ−Ｃ（Ｇｍ−Ｃ）回路と、上記第１および第２のトランスコンダクタの出力信号と制御電圧に応じて、当該第１および第２のトランスコンダクタの差動出力信号の平均電圧と上記制御電圧とが一致するようにバイアス電圧を生成して上記第１および第２のトランスコンダクタに供給する第１の同相電位制御回路と、を有し、上記第３および第４のトランスコンダクタの出力信号と制御電圧に応じて、当該第３および第４のトランスコンダクタの差動出力信号の平均電圧と上記制御電圧とが一致するようにバイアス電圧を生成して上記第３および第４のトランスコンダクタに供給する第２の同相電位制御回路と、を有し、上記第１、第２、第３、および第４のトランスコンダクタの各々は、上記バイアス電圧によって出力電流が制御される第１および第２の電流源と、ゲートが正相入力端子に接続され、ソースが接地され、ドレインに上記第１の動作電流を供給する第１の電流源が接続されている第１のＭＯＳトランジスタと、ゲートが逆相入力端子に接続され、ソースが接地され、ドレインに第２の動作電流を供給する上記第２の電流源が接続されている第２のＭＯＳトランジスタと、を含む。
【００４５】
また、本発明では、好適には、上記同相電位制御回路は、上記第１と第２のＭＯＳトランジスタからなる差動回路から出力される差動出力信号と所定の基準電位とに応じて、上記制御信号を生成する。
【００４６】
また、本発明では、好適には、上記同相電位制御回路は、上記第１と第２のＭＯＳトランジスタからなる差動回路から出力される差動出力信号の平均電位が上記基準電位と一致するように上記制御信号を生成する。
【００４７】
また、本発明では、好適には、上記第１と第２のトランジスタのゲートに入力される同相電位が、所望のトランスコンダクタンス値になるように制御される。
【００４８】
さらに、本発明では、好適には、上記第１と第２のトランジスタのチャネル幅とチャネル長との比を、所望のトランスコンダクタンス値になるように設定される。
【００４９】
【発明の実施の形態】
図１は本発明に係るフィルタ回路の一実施形態を示す回路図である。
図示のように、本実施形態のフィルタ回路は、トランスコンダクタンスセル（以下、便利のためｇ_ｍセルと称する）、キャパシタ、及びバイアス回路によって構成されている。なお、このフィルタ回路は、例えば、等化フィルタとして用いられる２次状態変数フィルタ、あるいはローパスフィルタである。
【００５０】
図１は、ｇ_m セルによって構成されている２次状態変数フィルタの一実施形態を示している。図示のように、このフィルタ回路は、ｇ_m セル１０（第２のトランスコンダクタンス），２０（第１のトランスコンダクタンス），３０（第４のトランスコンダクタンス），４０（第３のトランスコンダクタンス）及びバイアス回路５０（第１の同相電位制御回路），６０（第２の同相電位制御回路）によって構成されている。
【００５１】
ｇ_ｍセル１０，２０，３０，４０は、ＣＭＯＳトランジスタによって構成されたトランスコンダクタンスセルであり、それぞれ予め設計されたｇ_ｍ及びＱを持つように形成されている。バイアス回路５０と６０は、それぞれｇ_ｍセル１０，２０及び３０，４０に共通の同相フィードバック電圧を供給する同相フィードバック回路（ＣＭＦＢ）で構成されている。
キャパシタＣ１は、ｇ_ｍセル１０と２０によって駆動され、キャパシタＣ２は、ｇ_ｍセル３０と４０によって駆動される。
【００５２】
図示のように、ｇ_ｍセル２０とｇ_ｍセル４０は、直列接続されている。ｇ_ｍセル２０の入力側に、入力信号Ｖ_ｉが印加される。ｇ_ｍセル２０の出力端子にキャパシタＣ１が接続され、ｇ_ｍセル４０の出力端子にキャパシタＣ２が接続されている。また、ｇ_ｍセル１０は、ｇ_ｍセル２０と並列に接続され、その入力端子にｇ_ｍセル４０の出力信号Ｖ_ｌｐが印加されている。ｇ_ｍセル３０は、ｇ_ｍセル４０と並列に接続され、その入力側に、ｇ_ｍセル４０の出力信号Ｖ_ｌｐが印加される。即ち、図１に示すフィルタ回路において、キャパシタＣ１は、ｇ_ｍセル１０と２０の負荷容量であり、キャパシタＣ２は、ｇ_ｍセル３０と４０の負荷容量である。
【００５３】
なお、図１に示す構成では、ｇ_ｍセルの負荷容量を形成するキャパシタＣ１とＣ２は、それぞれ差動容量として表現しているが、一般的に寄生容量分を考慮した場合、容量値の設定のし易さまたは同相帰還ループにおける位相補償容量の機能を併せ持たせるなどの理由から、例えば、負荷容量をＣとすると、この負荷容量をそれぞれｇ_ｍセルの正相、逆相出力端子と接地電位との間に接続されている２Ｃのキャパシタで構成することが望ましい。
【００５４】
バイアス回路５０は、ｇ_ｍセル２０およびｇ_ｍセル１０の出力Ｖ_Ｏと外部から入力される同相電位設定端子電圧（制御電圧Ｖ_Ｃ）に応じてバイアス電圧Ｖ_ｂｓ１を生成し、ｇ_ｍセル１０と２０にそれぞれ供給する。また、バイアス回路６０は、ｇ_ｍセル４０およびｇ_ｍセル３０の出力Ｖ_ｌｐと外部から入力される制御電圧Ｖ_Ｃに応じてバイアス電圧Ｖ_ｂｓ２を生成し、ｇ_ｍセル３０と４０にそれぞれ供給する。
なお、バイアス回路５０と６０は、ｇ_ｍセルから出力される差動出力信号の同相成分、即ち、差動出力信号の平均電圧と制御電圧Ｖ_Ｃとが一致するように、バイアス電圧Ｖ_ｂｓ１バイアス電圧Ｖ_ｂｓ２を生成する。
【００５５】
上述した構成を有するフィルタ回路において、ＣＭＯＳ素子のｇ_ｍがＶ_ｅｆｆ＝Ｖ_ＧＳ−Ｖ_ｔｈに対してリニアに変化することを利用する、即ち、それぞれのｇ_ｍセルのｇ_ｍ値を決定するＭＯＳ素子の動作点におけるＶ_ＧＳを共通電位とし、フィルタを構成する各２次状態変数フィルタまたはローパスフィルタが図６に示す極周波数及びＱ値を満たすように、そのｇ_ｍ値を決定するＭＯＳ素子のＫ、具体的には、チャネル幅Ｗを各素子毎に予め設定し、レイアウトしておき、フィルタのカットオフ周波数調整は共通電位であるＶ_ＧＳを変化させることによって行われる。
【００５６】
図１のフィルタ回路を構成するｇ_ｍセルは、例えば、図２に示すＭＯＳトランジスタからなる差動回路によって構成することができる。
図２に示すように、ｇ_ｍセルは、ＭＯＳトランジスタＭ１とＭ２及びこれらのトランジスタにそれぞれ動作電流を供給する電流源ＩＳ１とＩＳ２によって構成されている。トランジスタＭ１とＭ２のゲートが、例えば、それぞれｇ_ｍセルの正相入力端子と逆相入力端子に接続され、ソースがともに接地されている。トランジスタＭ１のドレインに電流源ＩＳ１が接続され、トランジスタＭ２のドレインに電流源ＩＳ２が接続されている。電流源ＩＳ１とＩＳ２は、バイアス回路５０または６０から供給されるバイアス電圧Ｖ_ｂｓ（例えば、図１に示すＶ_ｂｓ１またはＶ_ｂｓ２）によって出力電流が制御される。図２に示すように、これらの電流源によって、トランジスタＭ１とＭ２にそれぞれ同相電流成分の変化分ｉ_ｆが供給される。
【００５７】
図示のｇ_ｍセルにおいて、電流ｉ_１ ’及びｉ_２ ’は、トランジスタＭ１とＭ２からなる差動対によって出力される差動電流である。このため、ｇ_ｍセルの出力差動電流ｉ_ｏｄは、次式によって与えられる。
【００５８】
【数１２】

【００５９】
式（１２）から分かるように、ｇ_ｍセルの出力差動電流ｉ_ｏｄは、同相入力電圧ｖ_１ −ｖ_２に対してリニアに変化する。
【００６０】
このように、図２に示すｇ_ｍセルを用いて、２次状態変数フィルタ、またはローパスフィルタを構成し、さらに、これらのフィルタによって図１に示す本実施形態のフィルタ回路（等化フィルタ）を構成することがによって、等化フィルタのカットオフ周波数は各ｇ_ｍセルに共通に接続されているバイアス回路で供給されるバイアス電圧によって制御される。さらに、各ｇ_ｍセルのｇ_ｍの比は不変に保たれることによって各２次状態変数フィルタ及びローパスフィルタのＱ、及び群遅延特性などを保つため、各２次状態変数フィルタの極周波数の比が一定に保たれる。各ｇ_ｍセルのｇ_ｍは外部から入力される制御電圧Ｖ_Ｃに対してリニアに変化するため、関数変換機構を必要としない。
さらに、図２に示すように、ｇ_ｍセルとしてソース接地ＭＯＳトランジスタからなる差動対を用いることで、入力振幅に対して原理的にリニアなｇ_ｍを得ることが可能である。
【００６１】
以下、上述したｇ_ｍセルによって構成された本実施形態のフィルタ回路の動作について説明する。
容量負荷Ｃ１を駆動するｇ_ｍセル１０と２０は、共通のバイアス回路５０によって、バイアス電圧Ｖ_ｂｓ１が供給される。これによって、これらのｇ_ｍセルにおいてそれぞれの同相出力電位がバイアス電圧Ｖ_ｂｓ１によって設定された所望の値になるようにフィードバック制御が行われる。
【００６２】
また、同様に、容量負荷Ｃ２を駆動するｇ_ｍセル３０と４０は、共通のバイアス回路６０によって、バイアス電圧Ｖ_ｂｓ２が供給される。これによって、これらのｇ_ｍセルにおいてそれぞれの同相出力電位がバイアス電圧Ｖ_ｂｓ２によって設定された所望の値になるようにフィードバック制御が行われる。
【００６３】
さらに、図１に示すように、各ｇ_ｍセルの出力端子がそれぞれ他のｇ_ｍセル、あるいは場合によって自分自身の入力端子に接続されているため、その結果、すべてのｇ_ｍセルの入出力端子が共通の同相電位で動作し、この電位は、各ｇ_ｍセルの同相電位設定端子に与えられたバイアス電圧Ｖ_ｂｓ１またはＶ_ｂｓ２で共通に設定される。
【００６４】
ここで、ＭＯＳ素子、例えば、ＭＯＳトランジスタから構成された差動対のトランスコンダクタンスｇ_{ｍ，ＭＯＳ} は、前述した式（１０）によって与えられる。この式によれば、ＭＯＳ素子のｇ_ｍは、電圧Ｖ_ｅｆｆ即ち、ＭＯＳトランジスタのゲート−ソース間電圧Ｖ_ＧＳとそのしきい値電圧Ｖ_ｔｈとの差Ｖ_ＧＳ−Ｖ_ｔｈに対して、リニアに変化することが分かる。本実施形態では、この特徴を利用して、バイアス回路５０と６０によって共通設定されたバイアス電圧を用いてそれぞれのｇ_ｍセルのＭＯＳトランジスタのゲート−ソース間に印加することによって、ソース接地ＭＯＳトランジスタをｇ_ｍセルの入力トランジスタとすることで同相電位、即ちＭＯＳトランジスタのゲート−ソース間電圧Ｖ_ＧＳにに対してリニアなｇ_ｍを獲得する。
【００６５】
ここでは、図２に示すｇ_ｍセルによって構成された図５の２次状態変数フィルタ１０３について説明する。なお、図５における他の構成要素、例えば、２次状態変数フィルタ／イコライザ１０１、２次状態変数フィルタ１０２及びローパスフィルタ１０４についても同様の説明が当てはまる。
【００６６】
図６に示すように、２次状態変数フィルタ１０３では正規化極周波数が２．３１７４Ｈｚ、Ｑ値が２．０２２９で、Ｑ＞１である。このため、ｇ_ｍ３＝ｇ_ｍ２よりもｇ_ｍ３＝ｇ_ｍ１とした方がｇ_ｍ１を提供するｇ_ｍセルのカットオフ周波数を小さくでき、消費電力の観点から一般的に有利である。ここで、ｇ_ｍ３＝ｇ_ｍ１として説明する。
【００６７】
このとき、ω_０＝ｇ_ｍ１／Ｃ、Ｑ＝ｇ_ｍ１／ｇ_ｍ２であるから、例えば、等化フィルタ全体のカットオフ周波数を１００ＭＨｚ、Ｃ＝１ｐＦとすると、ｇ_ｍ１＝１．４５５３ｍＳ、ｇ_ｍ２＝７１９．４μＳとなる。式（１０）により、ｇ_ｍ１＝２Ｋ_１Ｖ_ｅｆｆ、またｇ_ｍ２＝２Ｋ_２Ｖ_ｅｆｆとして、Ｋ_１／Ｋ_２＝１．４５５３／０．７１９４となるように、ＭＯＳ素子のサイズを設定すれば、各ｇ_ｍセル共通の制御電圧Ｖ_ｅｆｆを変化させることによって、各ｇ_ｍ値の比、即ちＱ値を変えることなく、フィルタ回路のカットオフ周波数ｆ_Ｃを調整することができる。
【００６８】
なお、各等化フィルタの極周波数を常に図６に示す比を保つ必要があるため、結局すべてのｇ_ｍセルのｇ_ｍ値は常に互いに固定の比を保つ必要がある。このため、本実施形態のフィルタ回路において、各ｇ_ｍセルのｇ_ｍ値をきめるＭＯＳ素子のＫ、実際にはＭＯＳトランジスタのチャネル幅Ｗを上記固定の比に設定する。このようにすることで、等化フィルタ全体のカットオフ周波数の制御はｇ_ｍセルの共通の動作点電圧Ｖ_ＧＳまたは同相電位を変化させるだけで済み、取り立てて関数変換をする必要はない。
【００６９】
また、ｇ_ｍ値を決める各ＭＯＳ素子のＫを予め決めるに当たり、チャネル長Ｌをパラメータにすることも可能であるが、一般的に大きなｇ_ｍ値を獲得するために短チャネルになる傾向で、この場合短チャネル効果などによりチャネル長Ｌとｇ_ｍ値が比例関係からずれる傾向がある。このため、各ＭＯＳ素子のＫはチャネル幅Ｗで決めることがもっとも望ましい。ただし、本発明では、これに限定されるものではなく、ＭＯＳ素子のチャネル長Ｌまたはチャネル幅Ｗの何れかによってｇ_ｍセルのＫを決めることができ、それによってｇ_ｍ値を決めることができる。
【００７０】
図３は、本実施形態のフィルタ回路の利得特性を示すグラフであり、ｖ_ｃ端子電圧を変化させるときのフィルタの利得特性の変化を示す図である。
【００７１】
また、図４は、本実施形態のフィルタ回路の群遅延特性を示すグラフであり、ｖ_ｃ端子電圧を変化させるときのフィルタの群遅延特性の変化を示す図である。
【００７２】
【発明の効果】
以上説明したように、本発明のフィルタ回路によれば、フィルタを構成する各トランスコンダクタは共通の制御電圧によってそれぞれのトランスコンダクタンス（ｇ_ｍ）が制御される。このため、フィルタ回路のカットオフ周波数の調整は容易に実現でき、ルックアップテーブルによる関数変換機構あるいは関数変換回路などは一切不要である。これにより回路規模の縮小、及びそれによる消費電力の低減と付加的外乱の排除を両立できる。
また、本発明において、トランスコンダクタからなる各２次状態変数フィルタのＱ値を不変に保ちつつ、さらにフィルタの群遅延特性を達成するために重要となる各Ｇｍ−Ｃ積分器間のｇ_ｍ値の比は、経年変化などの影響を受けないＭＯＳ素子の形状パラメータ、即ちチャネル幅Ｗとチャネル長Ｌの比で決定されるので、安定なカットオフ周波数の調整を実現できる。
さらに、本発明のトランスコンダクタによれば、出力同相電位は外部で設定された同相電位制御電圧と同電位となり、出力同相電位が次段のあるいはこの出力端子と接続された他のトランスコンダクタの入力同相電位となり、その結果フィルタ全体を構成するすべてのトランスコンダクタが同一の同相電位で動作する。これによって、フィルタ回路全体の動作点の設計を容易にでき、入出力におけるダイナミックレンジの拡大、さらに低消費電力化を実現できる利点がある。
【図面の簡単な説明】
【図１】本発明に係るフィルタ回路の一実施形態を示す回路図である。
【図２】本発明のフィルタ回路を構成するコンダクタンスセルの構成を示す回路図である。
【図３】本発明のフィルタ回路の利得特性を示すグラフである。
【図４】本発明のフィルタ回路の群遅延特性を示すグラフである。
【図５】等化フィルタの一構成例を示すブロック図である。
【図６】フィルタの構成要素の極周波数及びＱ値を示す図である。
【図７】等化フィルタを構成する２次状態変数フィルタの構成を示す回路図である。
【図８】等化フィルタを構成する２次状態変数フィルタ／イコライザの構成を示す回路図である。
【図９】等化フィルタを構成するローパスフィルタの構成を示す回路図である。
【図１０】従来のトランスコンダクタンスセルの一構成例を示す回路図である。
【符号の説明】
１０，２０，３０，４０…コンダクタンスセル（ｇ_ｍセル）、５０，６０…バイアス回路、１０１…２次状態変数フィルタ／イコライザ、１０２、１０３…２次状態変数フィルタ、１０４…ローパスフィルタ、Ｖ_ＣＣ…電源電圧、ＧＮＤ…接地電位。

Claims

入力端子に入力信号が印加される第１のトランスコンダクタンスと、入力端子に出力信号が印加される第２のトランスコンダクタンスと、
上記第１および第２のトランスコンダクタンスの出力側に接続され、当該トランスコンダクタンスによって駆動される負荷容量素子とを含むトランスコンダクタ−Ｃ（Ｇｍ−Ｃ）回路と、
上記第１および第２のトランスコンダクタの出力信号と制御電圧に応じて、当該第１および第２のトランスコンダクタの差動出力信号の平均電圧と上記制御電圧とが一致するようにバイアス電圧を生成して上記第１および第２のトランスコンダクタに供給する同相電位制御回路と、を有し、
上記第１および第２のトランスコンダクタの各々は、
上記バイアス電圧によって出力電流が制御される第１および第２の電流源と、
ゲートが正相入力端子に接続され、ソースが接地され、ドレインに上記第１の動作電流を供給する第１の電流源が接続されている第１のＭＯＳトランジスタと、
ゲートが逆相入力端子に接続され、ソースが接地され、ドレインに第２の動作電流を供給する上記第２の電流源が接続されている第２のＭＯＳトランジスタと、を含む、
フィルタ回路。
上記同相電位制御回路は、上記第１と第２のＭＯＳトランジスタからなる差動回路から出力される差動出力信号と上記制御電圧とに応じて、上記制御信号を生成する
請求項１記載のフィルタ回路。
上記第１と第２のトランジスタのゲートに入力される同相電位が、所望のトランスコンダクタンス値になるように制御される
請求項１記載のフィルタ回路。
上記第１と第２のトランジスタのチャネル幅とチャネル長との比を、所望のトランスコンダクタンス値になるように設定される
請求項１記載のフィルタ回路。
入力端子に入力信号が印加される第１のトランスコンダクタンスと、入力端子に出力信号が印加され、出力端子が上記第１のトランスコンダクタンスの出力端子に接続された第２のトランスコンダクタンスと、入力端子が上記第１および第２のトランスコンダクタンスの出力端子に接続された第３のトランスコンダクタンスと、入力端子に出力信号が印加され、出力端子が上記第３のトランスコンダクタンスの出力端子に接続された第４のトランスコンダクタンスと、
上記第１および第２のトランスコンダクタンスの出力側に接続され、当該トランスコンダクタンスによって駆動される第１の負荷容量素子と、上記第３および第４のトランスコンダクタンスの出力側に接続され、当該トランスコンダクタンスによって駆動される第２の負荷容量素子とを含むトランスコンダクタ−Ｃ（Ｇｍ−Ｃ）回路と、
上記第１および第２のトランスコンダクタの出力信号と制御電圧に応じて、当該第１および第２のトランスコンダクタの差動出力信号の平均電圧と上記制御電圧とが一致するようにバイアス電圧を生成して上記第１および第２のトランスコンダクタに供給する第１の同相電位制御回路と、を有し、
上記第３および第４のトランスコンダクタの出力信号と制御電圧に応じて、当該第３および第４のトランスコンダクタの差動出力信号の平均電圧と上記制御電圧とが一致するようにバイアス電圧を生成して上記第３および第４のトランスコンダクタに供給する第２の同相電位制御回路と、を有し、
上記第１、第２、第３、および第４のトランスコンダクタの各々は、
上記バイアス電圧によって出力電流が制御される第１および第２の電流源と、
ゲートが正相入力端子に接続され、ソースが接地され、ドレインに上記第１の動作電流を供給する第１の電流源が接続されている第１のＭＯＳトランジスタと、
ゲートが逆相入力端子に接続され、ソースが接地され、ドレインに第２の動作電流を供給する上記第２の電流源が接続されている第２のＭＯＳトランジスタと、を含む、
フィルタ回路。
上記第１および第２の同相電位制御回路は、上記第１と第２のＭＯＳトランジスタからなる差動回路から出力される差動出力信号と上記制御電圧とに応じて、上記制御信号を生成する
請求項５記載のフィルタ回路。
上記第１と第２のトランジスタのゲートに入力される同相電位、並びに上記第３と第４のトランジスタのゲートに入力される同相電位が、所望のトランスコンダクタンス値になるように制御される
請求項５記載のフィルタ回路。
上記第１と第２のトランジスタのチャネル幅とチャネル長との比、並びに上記第３と第４のトランジスタのチャネル幅とチャネル長との比を、所望のトランスコンダクタンス値になるように設定される
請求項５記載のフィルタ回路。