JP2002280877A - トランスコンダクタ及びそれを用いたフィルタ回路 - Google Patents

Abstract

(57)【要約】 【課題】 回路規模の増加を抑制でき、回路設計が容易
に行え、低電源電圧動作による消費電力の低減を実現で
き、カットオフ周波数を安定に制御できるフィルタ回路
を提供する。 【解決手段】 複数のトランスコンダクタ及びトランス
コンダクタによって駆動される負荷容量素子からなるＧ
ｍ−Ｃ回路を構成要素とするフィルタ回路において、そ
れぞれのトランスコンダクタの出力同相電位を同一とな
るように、バイアス回路５０と６０によって、各トラン
スコンダクタから出力される差動出力電圧と外部から入
力される基準電位Ｖ_C に応じて、各トランスコンダクタ
に供給する制御信号（バイアス電圧Ｖ_bs1 ，Ｖ_bs2 ）を
制御し、各トランスコンダクタにおいて、ｇ_m 値が所望
の値になるようにそれぞれ同相入力電位が制御され、ま
た、差動対を構成するＭＯＳトランジスタのＷ／Ｌ比が
所定値に設定される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、フィルタ回路、特
にＧｍ−Ｃ（トランスコンダクタ−Ｃ）フィルタと呼ば
れるアクティブフィルタ回路及びこのようなフィルタ回
路の構成要素となるトランスコンダクタに関するもので
ある。

【０００２】

【従来の技術】アクティブフィルタ、例えば、Ｇｍ−Ｃ
フィルタを構成要素とする集積化フィルタ回路に関し、
フィルタのＱ値を保ったまま、カットオフ周波数ｆ_C を
容易にしかもリニア（線形的）に調整できるものが望ま
れる。

【０００３】磁気あるいは光ディスクなどの情報記録媒
体からの記録情報を再生する記録データ再生系（リード
チャネル）に、ＰＲＭＬ（Pertial Response-Maximum L
ikelihood ）に代表される波形等化手法が一般的に取り
入れられている。通常、記録媒体から光ピックアップま
たは磁気ヘッドを介して再生される信号波形は隣接する
ビットデータ間の信号漏れ込み、即ち、ＩＳＩ（Inter-
Symbol Interference）が大きく、当該サンプル時刻の
信号レベルのみによるデータの再生が困難である。ＰＲ
（Pertial Response）等化手法は、隣接する２〜５サン
プル時刻に限りＩＳＩを許容する一方、それ以外のサン
プル時刻への信号の漏れをなくすことで、後段のビタビ
（Viterbi ）復号アルゴリズムなどと合わせて高密度記
録と再生を可能にする方法である。

【０００４】再生信号が本質的に微分系である磁気媒体
を例にとると、等化法としてＰＲ４（書き込み符号１を
隣接する３サンプル列１，０，−１に等化）、ＥＰＲ４
（同じく、１，１，−１，−１に等化）、ＥＥＰＲ４
（同じく１，２，０，−２，−１）に等化などの微分系
列が用いられ、具体的には高域強調したアナログ−ロー
パスフィルタが等化器として用いられる。例えば、Geer
t A. De Veirman 及びRichard G. Yamasaki は、文献
“Design of a Bipolar 10-MHz Programmable Continuo
us-Time 0.05°Equiripple Linear Phase Filter”, IE
EE Journal of Solid-State Circuits, vol.27, no.3,
March 1992において、Ｇｍ−Ｃバイクワッドフィルタ
（Biquadratic Filter、双２次状態変数フィルタ、以
下、便宜上単に２次状態変数フィルタという）を構成要
素とする７極２零点（7-Pole, 2-Zero）フィルタを提案
している。このフィルタ構成はディジタルリードチャネ
ルに要求される位相特性のリニアリティ、即ち、良好で
一定な群遅延特性を有しており、アナログ等化フィルタ
として一般的に用いられている。

【０００５】図５には、このフィルタの構成を示すブロ
ック図である。図示のように、このフィルタは、縦続接
続されている２次状態変数フィルタ／イコライザ１０１
（Biquad1/Equalizer ）、１０２（Biquad2 ）、１０３
（Biquad3 ）及びローパスフィルタ（ＬＰＦ）１０４に
よって構成されている。なお、２次状態変数フィルタ／
イコライザ１０１は、等化のためのイコライジング機能
を有する。図５に示すフィルタ構成において、再生信号
Ｓ_inは、所望のゲインコントロール（利得制御）を施さ
れたあと、まず、初段の２次状態変数フィルタ／イコラ
イザ１０１に入力され、ここでは高周波ブースト量が調
整され、さらに等化のためのイコライジングが行われ
る。そして、後続の２次状態変数フィルタ１０２、１０
３及びローパスフィルタ１０４とあわせて群遅延が一定
の位相特性が達成される。上述したVeirman 及び Yamas
aki によると、各フィルタの構成要素の極周波数及びそ
のＱ値は、図６に示す通りである。

【０００６】図６における極周波数は、等化フィルタの
カットオフ周波数で規格化されており、例えば、４００
Ｍｂｐｓのデータレートのリードチャネルでは、等化フ
ィルタのカットオフ周波数は１００ＭＨｚ程度となる。
これにより等化フィルタのカットオフ周波数が１００Ｍ
Ｈｚとすると、図６により、例えば、３段目の２次状態
変数フィルタ１０３の極周波数、即ち、カットオフ周波
数は２３１．７４ＭＨｚとなる。なお、図６の極周波数
／Ｑ値の組み合わせ、即ち極の配置は、フィルタ設計に
おいて良く知られている「０．０５°等リップル誤差を
持つ線形位相フィルタ」であるが、他の極周波数／Ｑ値
においても適用可能で、ここでの極配置は一例に過ぎな
い。

【０００７】ディスク媒体の再生データレートは、内
周、外周で約２．５倍の開きがあり、また、最適なカッ
トオフ周波数に外部コントロール手段によって調整可能
であることが要求される。このとき、フィルタの構成要
素となる各２次状態変数フィルタ及びローパスフィルタ
では、そのＱ値が常に図６に示す値を保持し、また、各
２次状態変数フィルタ及びローパスフィルタの極周波数
の比は等化フィルタ全体のカットオフ周波数にかかわら
ず、常に図６に示される比であることが必要である。言
い換えれば、再生データレートの変化に応じて等化フィ
ルタ全体のカットオフ周波数を調整するに当たり、構成
要素となる各２次状態変数フィルタ及びローパスフィル
タはそれぞれのＱ値を一定に保ったまま、各極周波数が
単調に増加または減少する必要がある。

【０００８】次に、等化フィルタをＧｍ−Ｃフィルタで
構成する場合の各構成要素の回路例を示し、上記カット
オフ周波数及びＱ値の設計法について述べる。図７に２
次状態変数フィルタ１０２、１０３の基本構成を示し、
図８に２次状態変数フィルタ／イコライザ１０１に使わ
れるフィードフォワードパルススリミング構成を示して
いる。さらに、図９には、１次のローパスフィルタ１０
４の構成を示している。

【０００９】図７は、差動構成を有する２次状態変数の
一構成例を示している。図示のように、Ｇｍ−Ｃで構成
される積分器が２段カスケード接続され、さらに出力端
子に別のＧｍセルで構成された負帰還ループが接続され
ている。なお、図７において、負荷容量Ｃを差動容量と
して表現しているが、一般的には寄生容量分を考慮した
容量設定のし易さや、同相帰還ループにおける位相補償
容量の機能を併せ持たせるなどの理由から正相、逆相信
号線と接地電位との間にそれぞれ２Ｃの容量を接続す
る。

【００１０】図７に示す構成を有し、等化フィルタとし
て用いられる２次状態変数フィルタ１０２及び１０３の
伝達関数は、次式によって与えられる。

【００１１】

【数１】

【００１２】従って、極周波数ω₀ 及びフィルタのＱ
（Quality Factor）は、それぞれ次式によって表され
る。

【００１３】

【数２】

【００１４】図８は、フィードフォワード増幅器Ｋによ
り、高域ブースト量を調整可能なイコライザ部を含む等
化フィルタの一構成例を示している。この等化フィルタ
の伝達関数は、次式によって与えられる。

【００１５】

【数３】

【００１６】同様に、このフィルタの極周波数及びＱ
は、それぞれ次式によって表される。

【００１７】

【数４】

【００１８】ここで、高域ブーストを２次状態変数フィ
ルタ／イコライザ１０１で実現する理由は、図６から分
かるように、相対的に小さいＫで高域ブーストができる
ためである。このため、高域ブーストの実現は、２次状
態変数フィルタ／イコライザ１０１に限られず、他の２
次状態変数によって実現することも可能である。

【００１９】図９は、ローパスフィルタ１０４の一構成
例を示している。図示のように、このフィルタの伝達関
数は、次式によって与えられる。

【００２０】

【数５】

【００２１】その極周波数ω₀ は、次のように求められ
る。

【００２２】

【数６】

【００２３】群遅延特性が一定で、カットオフ周波数可
変の等化フィルタの実現は、図６に示される極周波数の
比とＱ値を満たすべく、各２次状態変数フィルタの極周
波数ω₀ 及びＱを設定することで行われる。これは通常
各２次状態変数フィルタを構成するｇ_m を制御すること
で実現できる。式（１）〜（５）によれば、容量Ｃを変
化させることで、それぞれのフィルタのカットオフ周波
数を可変とすることも原理的は可能だが、バリキャップ
などの可変容量素子を標準ＣＭＯＳ製造プロセスに集積
化することは、製造プロセスの工程数を増やし、コスト
の上昇を招くので、通常避けるべきである。ただし、こ
の場合においても各Ｇｍ−Ｃ積分器に接続する容量値を
Ｃ，２Ｃ，３ＣのようにＣ単位、あるいは０．５Ｃ単位
で段階的に変えることによってフィルタのカットオフ周
波数を比較的に広範囲に粗く変化させ、さらにｇ_m 値を
制御してフィルタのカットオフ周波数を連続的にしかも
精度良く調整することは一般的に行われる。

【００２４】容量Ｃを固定とした場合、ω₀ 及びＱの二
つの値を決定するのにｇ_m1，ｇ_m2，ｇ_m3のパラメータ
（自由度）を調整することができる。通常、ｇ_m2＝
ｇ_m3、またはｇ_m1＝ｇ_m3とするのが一般的である。ｇ_m2
＝ｇ_m3とすることによって式（２）あるいは式（４）
は、次の式に書き改められる。

【００２５】

【数７】

【００２６】一方、ｇ_m1＝ｇ_m3とすると、式（２）ある
いは式（４）は、次のように書き改められる。

【００２７】

【数８】

【００２８】上記いずれの場合でも、２次状態変数フィ
ルタのを構成するｇ_m がすべてリニアに変化することに
よって、Ｑを一定に保ちつつ、ω₀ をやはりリニアに変
化させることができる。例えば、一例として、ｇ_m1とｇ
_m2をともに２倍にすれば、Ｑを不変に保ちつつ、カット
オフ周波数ω₀ を２倍に変化させることができる。

【００２９】以上の説明から分かるように、Ｇｍ−Ｃ構
成の２次状態変数フィルタ及び一次ローパスフィルタを
設計する場合、回路レベルのＧｍ−Ｃ積分器として、そ
のｇ _m の値が外的手段によって制御でき、しかもリニア
に制御できることが好都合となる。

【００３０】従来よりこのような高周波フィルタ用途に
は、シリコンバイポーラ素子が利用されてきた。バイポ
ーラ素子においては、周知のように、そのｇ_m （以下、
ＭＯＳトランジスタのｇ_m と区別するために、ｇ_m,bip
と表記する）は次の式によって示される。

【００３１】

【数９】

【００３２】式（９）によれば、バイポーラトランジス
タのｇ_m,bip が、そのコレクタ電流Ｉ_C に比例すること
を示し、比較的簡単にｇ_m,bip をリニアに変化させるこ
とが可能である。

【００３３】一方で、ＰＲＭＬリードチャネル機能は前
述のビタビ復号処理、あるいはエラー訂正アルゴリズム
であるリード・ソロモンなどに代表される次段論理処理
と不可分であり、これらの純ディジタル処理ブロックと
親和性の高いＣＭＯＳ製造プロセスでアナログＰＲ等化
処理を行いたいという要望は強い。

【００３４】ＭＯＳ素子のｇ_m （以下、明確するため
に、ｇ_m,MOS と表記する）は、周知のように、次式によ
って示される。

【００３５】

【数１０】

【００３６】ここで、Ｖ_thはＭＯＳトランジスタのしき
い値電圧（閾値電圧）であり、Ｋ＝μＣ_oxＷ／２Ｌ、且
つＶ_eff ＝Ｖ_GS−Ｖ_thである。

【００３７】式（１０）と式（９）とを比較すると、バ
イポーラ素子のｇ_m はコレクタ電流Ｉ_C に対しリニアで
ある一方、ＣＭＯＳ素子のｇ_m はドレイン電流Ｉ_D のル
ートに対してリニアであるため、ＣＭＯＳ素子の場合、
何らかの外的手段によってドレイン電流Ｉ_D を変化させ
ることによってそのｇ_m を制御する場合は、通常、各ト
ランスコンダクタ毎に上記ルート特性を補償するための
変換機構を設け、変化範囲内における最低のｇ_m,min か
ら、最大ｇ_m,max に至るまでリニアに変化した方が制御
性の点において望ましい。

【００３８】

【発明が解決しようとする課題】ところで、上述した従
来のＣＭＯＳ素子で構成された等化フィルタにおいて、
例えば、ＰＲ等化フィルタのカットオフ周波数調整は５
〜６ビット幅程度の調整手段によって行われる。この場
合、上記ルート特性を補正する変換機構は、例えば、ル
ックアップテーブルによるディジタル領域の処理によっ
ても実現でき、また、別にアナログ領域でルート特性を
補償することもできる。しかし、いずれの場合も、付加
回路による回路規模の増大、消費電力の増大を招き、ま
たこれによるフィルタ特性そのものの劣化を引き起こし
ている。

【００３９】また、別の問題として、ドレイン電流Ｉ_D
でＣＭＯＳ素子のｇ_m をコントロールする場合、一般に
何らかのリニアライズ手段が必要であり、その結果、Ｃ
ＭＯＳ素子本来のトランスコンダクタンスが回路ｇ_m と
して得られないという不利が生じるほか、回路規模の増
加及びそれによる消費電力の増加が避けられない。例え
ば、図１０に示すＭＯＳトランジスタからなる差動回路
では、バイアス電流Ｉ_B でＭＯＳトランジスタのｇ_m を
制御できる、その関係は次式によって表される。

【００４０】

【数１１】

【００４１】式（１１）に示すように、非線形項が含ま
れる。このため、様々なリニアライズ手法によって線形
化する必要があり、この結果得られるｇ_m は、式（１
０）に示されるＭＯＳ素子の本来のｇ_m,MOS の値より大
幅に小さいものとなってしまう。

【００４２】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、回路規模の増加を抑制でき、回
路設計が容易に行え、定電源電圧動作による消費電力の
低減を実現でき、オフセット周波数を安定に制御できる
フィルタ回路を提供することにある。

【００４３】

【課題を解決するための手段】上記目的を達成するた
め、本発明のトランスコンダクタは、ゲートが正相入力
端子に接続され、ソースが接地され、ドレインに第１の
動作電流を供給する第１の電流源が接続されている第１
のＭＯＳトランジスタと、ゲートが逆相入力端子に接続
され、ソースが接地され、ドレインに第２の動作電流を
供給する第２の電流源が接続されている第２のＭＯＳト
ランジスタとを含む差動回路と、上記差動回路から出力
される差動出力信号と所定の基準電位とに応じて上記第
１及び第２の電流源の出力電流を制御する制御回路とを
有する。

【００４４】また、本発明のフィルタ回路は、少なくと
も２つのトランスコンダクタ及びトランスコンダクタに
よって駆動される負荷容量素子とを含むトランスコンダ
クタ−Ｃ（Ｇｍ−Ｃ）回路と、上記各トランスコンダク
タの出力同相電位を同一に設定する制御信号を各上記ト
ランスコンダクタに供給する同相電位制御回路とを有
し、上記トランスコンダクタは、ゲートが正相入力端子
に接続され、ソースが接地され、ドレインに第１の動作
電流を供給する第１の電流源が接続されている第１のＭ
ＯＳトランジスタと、ゲートが逆相入力端子に接続さ
れ、ソースが接地され、ドレインに第２の動作電流を供
給する第２の電流源が接続されている第２のＭＯＳトラ
ンジスタとを有する。

【００４５】また、本発明では、好適には、上記同相電
位制御回路は、上記第１と第２のＭＯＳトランジスタか
らなる差動回路から出力される差動出力信号と所定の基
準電位とに応じて、上記制御信号を生成する。

【００４６】また、本発明では、好適には、上記同相電
位制御回路は、上記第１と第２のＭＯＳトランジスタか
らなる差動回路から出力される差動出力信号の平均電位
が上記基準電位と一致するように上記制御信号を生成す
る。

【００４７】また、本発明では、好適には、上記第１と
第２のトランジスタのゲートに入力される同相電位が、
所望のトランスコンダクタンス値になるように制御され
る。

【００４８】さらに、本発明では、好適には、上記第１
と第２のトランジスタのチャネル幅とチャネル長との比
を、所望のトランスコンダクタンス値になるように設定
される。

【００４９】

【発明の実施の形態】図１は本発明に係るフィルタ回路
の一実施形態を示す回路図である。図示のように、本実
施形態のフィルタ回路は、トランスコンダクタンスセル
（以下、便利のためｇ_m セルと称する）、キャパシタ、
及びバイアス回路によって構成されている。なお、この
フィルタ回路は、例えば、等化フィルタとして用いられ
る２次状態変数フィルタ、あるいはローパスフィルタで
ある。

【００５０】図１は、ｇ_m セルによって構成されている
２次状態変数フィルタの一実施形態を示している。図示
のように、このフィルタ回路は、ｇ_m セル１０，２０，
３０，４０及びバイアス回路５０，６０によって構成さ
れている。

【００５１】ｇ_m セル１０，２０，３０，４０は、ＣＭ
ＯＳトランジスタによって構成されたトランスコンダク
タンスセルであり、それぞれ予め設計されたｇ_m 及びＱ
を持つように形成されている。バイアス回路５０と６０
は、それぞれｇ_m セル１０，２０及び３０，４０に共通
の同相フィードバック電圧を供給する同相フィードバッ
ク回路（ＣＭＦＢ）で構成されている。キャパシタＣ１
は、ｇ_m セル１０と２０によって駆動され、キャパシタ
Ｃ２は、ｇ_m セル３０と４０によって駆動される。

【００５２】図示のように、ｇ_m セル２０とｇ_m セル４
０は、直列接続されている。ｇ_m セル２０の入力側に、
入力信号Ｖ_i が印加される。ｇ_m セル２０の出力端子に
キャパシタＣ１が接続され、ｇ_m セル４０の出力端子に
キャパシタＣ２が接続されている。また、ｇ_m セル１０
は、ｇ_m セル２０と並列に接続され、その入力端子にｇ
_m セル４０の出力信号Ｖ_lpが印加されている。ｇ_m セル
３０は、ｇ_m セル４０と並列に接続され、その入力側
に、ｇ_m セル４０の出力信号Ｖ_lpが印加される。即ち、
図１に示すフィルタ回路において、キャパシタＣ１は、
ｇ_m セル１０と２０の負荷容量であり、キャパシタＣ２
は、ｇ_m セル３０と４０の負荷容量である。

【００５３】なお、図１に示す構成では、ｇ_m セルの負
荷容量を形成するキャパシタＣ１とＣ２は、それぞれ差
動容量として表現しているが、一般的に寄生容量分を考
慮した場合、容量値の設定のし易さまたは同相帰還ルー
プにおける位相補償容量の機能を併せ持たせるなどの理
由から、例えば、負荷容量をＣとすると、この負荷容量
をそれぞれｇ_m セルの正相、逆相出力端子と接地電位と
の間に接続されている２Ｃのキャパシタで構成すること
が望ましい。

【００５４】バイアス回路５０は、ｇ_m セル２０および
ｇ_m セル１０の出力Ｖ_O と外部から入力される同相電位
設定端子電圧（制御電圧Ｖ_C ）に応じてバイアス電圧Ｖ
_bs1を生成し、ｇ_m セル１０と２０にそれぞれ供給す
る。また、バイアス回路６０は、ｇ_m セル４０およびｇ
_m セル３０の出力Ｖ_lpと外部から入力される制御電圧Ｖ
_C に応じてバイアス電圧Ｖ_bs2 を生成し、ｇ_m セル３０
と４０にそれぞれ供給する。なお、バイアス回路５０と
６０は、ｇ_m セルから出力される差動出力信号の同相成
分、即ち、差動出力信号の平均電圧と制御電圧Ｖ_C とが
一致するように、バイアス電圧Ｖ_bs1 バイアス電圧Ｖ
_bs2 を生成する。

【００５５】上述した構成を有するフィルタ回路におい
て、ＣＭＯＳ素子のｇ_m がＶ_eff ＝Ｖ_GS−Ｖ_thに対して
リニアに変化することを利用する、即ち、それぞれのｇ
_m セルのｇ_m 値を決定するＭＯＳ素子の動作点における
Ｖ_GSを共通電位とし、フィルタを構成する各２次状態変
数フィルタまたはローパスフィルタが図６に示す極周波
数及びＱ値を満たすように、そのｇ_m 値を決定するＭＯ
Ｓ素子のＫ、具体的には、チャネル幅Ｗを各素子毎に予
め設定し、レイアウトしておき、フィルタのカットオフ
周波数調整は共通電位であるＶ_GSを変化させることによ
って行われる。

【００５６】図１のフィルタ回路を構成するｇ_m セル
は、例えば、図２に示すＭＯＳトランジスタからなる差
動回路によって構成することができる。図２に示すよう
に、ｇ_m セルは、ＭＯＳトランジスタＭ１とＭ２及びこ
れらのトランジスタにそれぞれ動作電流を供給する電流
源ＩＳ１とＩＳ２によって構成されている。トランジス
タＭ１とＭ２のゲートが、例えば、それぞれｇ_m セルの
正相入力端子と逆相入力端子に接続され、ソースがとも
に接地されている。トランジスタＭ１のドレインに電流
源ＩＳ１が接続され、トランジスタＭ２のドレインに電
流源ＩＳ２が接続されている。電流源ＩＳ１とＩＳ２
は、バイアス回路５０または６０から供給されるバイア
ス電圧Ｖ_bs（例えば、図１に示すＶ_bs1 またはＶ_bs2 ）
によって出力電流が制御される。図２に示すように、こ
れらの電流源によって、トランジスタＭ１とＭ２にそれ
ぞれ同相電流成分の変化分ｉ_f が供給される。

【００５７】図示のｇ_m セルにおいて、電流ｉ₁ ’及び
ｉ₂ ’は、トランジスタＭ１とＭ２からなる差動対によ
って出力される差動電流である。このため、ｇ_m セルの
出力差動電流ｉ_odは、次式によって与えられる。

【００５８】

【数１２】

【００５９】式（１２）から分かるように、ｇ_m セルの
出力差動電流ｉ_odは、同相入力電圧ｖ₁ −ｖ₂ に対して
リニアに変化する。

【００６０】このように、図２に示すｇ_m セルを用い
て、２次状態変数フィルタ、またはローパスフィルタを
構成し、さらに、これらのフィルタによって図１に示す
本実施形態のフィルタ回路（等化フィルタ）を構成する
ことがによって、等化フィルタのカットオフ周波数は各
ｇ_m セルに共通に接続されているバイアス回路で供給さ
れるバイアス電圧によって制御される。さらに、各ｇ_m
セルのｇ_m の比は不変に保たれることによって各２次状
態変数フィルタ及びローパスフィルタのＱ、及び群遅延
特性などを保つため、各２次状態変数フィルタの極周波
数の比が一定に保たれる。各ｇ_m セルのｇ_m は外部から
入力される制御電圧Ｖ_C に対してリニアに変化するた
め、関数変換機構を必要としない。さらに、図２に示す
ように、ｇ_m セルとしてソース接地ＭＯＳトランジスタ
からなる差動対を用いることで、入力振幅に対して原理
的にリニアなｇ_m を得ることが可能である。

【００６１】以下、上述したｇ_m セルによって構成され
た本実施形態のフィルタ回路の動作について説明する。
容量負荷Ｃ１を駆動するｇ_m セル１０と２０は、共通の
バイアス回路５０によって、バイアス電圧Ｖ_bs1 が供給
される。これによって、これらのｇ_m セルにおいてそれ
ぞれの同相出力電位がバイアス電圧Ｖ_bs1 によって設定
された所望の値になるようにフィードバック制御が行わ
れる。

【００６２】また、同様に、容量負荷Ｃ２を駆動するｇ
_m セル３０と４０は、共通のバイアス回路６０によっ
て、バイアス電圧Ｖ_bs2 が供給される。これによって、
これらのｇ_m セルにおいてそれぞれの同相出力電位がバ
イアス電圧Ｖ_bs2 によって設定された所望の値になるよ
うにフィードバック制御が行われる。

【００６３】さらに、図１に示すように、各ｇ_m セルの
出力端子がそれぞれ他のｇ_m セル、あるいは場合によっ
て自分自身の入力端子に接続されているため、その結
果、すべてのｇ_m セルの入出力端子が共通の同相電位で
動作し、この電位は、各ｇ_m セルの同相電位設定端子に
与えられたバイアス電圧Ｖ_bs1 またはＶ_bs2 で共通に設
定される。

【００６４】ここで、ＭＯＳ素子、例えば、ＭＯＳトラ
ンジスタから構成された差動対のトランスコンダクタン
スｇ_m,MOS は、前述した式（１０）によって与えられ
る。この式によれば、ＭＯＳ素子のｇ_m は、電圧Ｖ_eff
即ち、ＭＯＳトランジスタのゲート−ソース間電圧Ｖ_GS
とそのしきい値電圧Ｖ_thとの差Ｖ_GS−Ｖ_thに対して、リ
ニアに変化することが分かる。本実施形態では、この特
徴を利用して、バイアス回路５０と６０によって共通設
定されたバイアス電圧を用いてそれぞれのｇ_m セルのＭ
ＯＳトランジスタのゲート−ソース間に印加することに
よって、ソース接地ＭＯＳトランジスタをｇ_m セルの入
力トランジスタとすることで同相電位、即ちＭＯＳトラ
ンジスタのゲート−ソース間電圧Ｖ_GSにに対してリニア
なｇ_m を獲得する。

【００６５】ここでは、図２に示すｇ_m セルによって構
成された図５の２次状態変数フィルタ１０３について説
明する。なお、図５における他の構成要素、例えば、２
次状態変数フィルタ／イコライザ１０１、２次状態変数
フィルタ１０２及びローパスフィルタ１０４についても
同様の説明が当てはまる。

【００６６】図６に示すように、２次状態変数フィルタ
１０３では正規化極周波数が２．３１７４Ｈｚ、Ｑ値が
２．０２２９で、Ｑ＞１である。このため、ｇ_m3＝ｇ_m2
よりもｇ_m3＝ｇ_m1とした方がｇ_m1を提供するｇ_m セルの
カットオフ周波数を小さくでき、消費電力の観点から一
般的に有利である。ここで、ｇ_m3＝ｇ_m1として説明す
る。

【００６７】このとき、ω₀ ＝ｇ_m1／Ｃ、Ｑ＝ｇ_m1／ｇ
_m2であるから、例えば、等化フィルタ全体のカットオフ
周波数を１００ＭＨｚ、Ｃ＝１ｐＦとすると、ｇ_m1＝
１．４５５３ｍＳ、ｇ_m2＝７１９．４μＳとなる。式
（１０）により、ｇ_m1＝２Ｋ₁ Ｖ _eff 、またｇ_m2＝２Ｋ
₂ Ｖ_eff として、Ｋ₁ ／Ｋ₂ ＝１．４５５３／０．７１
９４となるように、ＭＯＳ素子のサイズを設定すれば、
各ｇ_m セル共通の制御電圧Ｖ_eff を変化させることによ
って、各ｇ_m 値の比、即ちＱ値を変えることなく、フィ
ルタ回路のカットオフ周波数ｆ_C を調整することができ
る。

【００６８】なお、各等化フィルタの極周波数を常に図
６に示す比を保つ必要があるため、結局すべてのｇ_m セ
ルのｇ_m 値は常に互いに固定の比を保つ必要がある。こ
のため、本実施形態のフィルタ回路において、各ｇ_m セ
ルのｇ_m 値をきめるＭＯＳ素子のＫ、実際にはＭＯＳト
ランジスタのチャネル幅Ｗを上記固定の比に設定する。
このようにすることで、等化フィルタ全体のカットオフ
周波数の制御はｇ_m セルの共通の動作点電圧Ｖ_GSまたは
同相電位を変化させるだけで済み、取り立てて関数変換
をする必要はない。

【００６９】また、ｇ_m 値を決める各ＭＯＳ素子のＫを
予め決めるに当たり、チャネル長Ｌをパラメータにする
ことも可能であるが、一般的に大きなｇ_m 値を獲得する
ために短チャネルになる傾向で、この場合短チャネル効
果などによりチャネル長Ｌとｇ_m 値が比例関係からずれ
る傾向がある。このため、各ＭＯＳ素子のＫはチャネル
幅Ｗで決めることがもっとも望ましい。ただし、本発明
では、これに限定されるものではなく、ＭＯＳ素子のチ
ャネル長Ｌまたはチャネル幅Ｗの何れかによってｇ_m セ
ルのＫを決めることができ、それによってｇ_m 値を決め
ることができる。

【００７０】図３は、本実施形態のフィルタ回路の利得
特性を示すグラフであり、ｖ_c 端子電圧を変化させると
きのフィルタの利得特性の変化を示す図である。

【００７１】また、図４は、本実施形態のフィルタ回路
の群遅延特性を示すグラフであり、ｖ_c 端子電圧を変化
させるときのフィルタの群遅延特性の変化を示す図であ
る。

【００７２】

【発明の効果】以上説明したように、本発明のフィルタ
回路によれば、フィルタを構成する各トランスコンダク
タは共通の制御電圧によってそれぞれのトランスコンダ
クタンス（ｇ_m ）が制御される。このため、フィルタ回
路のカットオフ周波数の調整は容易に実現でき、ルック
アップテーブルによる関数変換機構あるいは関数変換回
路などは一切不要である。これにより回路規模の縮小、
及びそれによる消費電力の低減と付加的外乱の排除を両
立できる。また、本発明において、トランスコンダクタ
からなる各２次状態変数フィルタのＱ値を不変に保ちつ
つ、さらにフィルタの群遅延特性を達成するために重要
となる各Ｇｍ−Ｃ積分器間のｇ_m 値の比は、経年変化な
どの影響を受けないＭＯＳ素子の形状パラメータ、即ち
チャネル幅Ｗとチャネル長Ｌの比で決定されるので、安
定なカットオフ周波数の調整を実現できる。さらに、本
発明のトランスコンダクタによれば、出力同相電位は外
部で設定された同相電位制御電圧と同電位となり、出力
同相電位が次段のあるいはこの出力端子と接続された他
のトランスコンダクタの入力同相電位となり、その結果
フィルタ全体を構成するすべてのトランスコンダクタが
同一の同相電位で動作する。これによって、フィルタ回
路全体の動作点の設計を容易にでき、入出力におけるダ
イナミックレンジの拡大、さらに低消費電力化を実現で
きる利点がある。

【図面の簡単な説明】

【図１】本発明に係るフィルタ回路の一実施形態を示す
回路図である。

【図２】本発明のフィルタ回路を構成するコンダクタン
スセルの構成を示す回路図である。

【図３】本発明のフィルタ回路の利得特性を示すグラフ
である。

【図４】本発明のフィルタ回路の群遅延特性を示すグラ
フである。

【図５】等化フィルタの一構成例を示すブロック図であ
る。

【図６】フィルタの構成要素の極周波数及びＱ値を示す
図である。

【図７】等化フィルタを構成する２次状態変数フィルタ
の構成を示す回路図である。

【図８】等化フィルタを構成する２次状態変数フィルタ
／イコライザの構成を示す回路図である。

【図９】等化フィルタを構成するローパスフィルタの構
成を示す回路図である。

【図１０】従来のトランスコンダクタンスセルの一構成
例を示す回路図である。

【符号の説明】

１０，２０，３０，４０…コンダクタンスセル（ｇ_m セ
ル）、５０，６０…バイアス回路、１０１…２次状態変
数フィルタ／イコライザ、１０２、１０３…２次状態変
数フィルタ、１０４…ローパスフィルタ、Ｖ_CC…電源電
圧、ＧＮＤ…接地電位。

フロントページの続き Ｆターム(参考） 5J066 AA01 AA12 CA36 CA37 CA92 FA16 HA10 HA29 KA05 KA07 KA12 KA41 KA42 MA08 MA14 MA21 ND01 ND22 ND23 PD02 SA00 TA01 TA03 5J069 AA01 AA12 CA36 CA37 CA92 FA16 HA10 HA29 KA05 KA07 KA12 KA41 KA42 MA08 MA14 MA21 SA00 TA01 TA03 5J098 AA03 AA14 AB03 AB12 AC02 AC13 AC22 AD14 AD23 AD24 AD25 CA02 CA08 CB01 CB09

Claims (9)

【特許請求の範囲】
1. 【請求項１】ゲートが正相入力端子に接続され、ソース
   が接地され、ドレインに第１の動作電流を供給する第１
   の電流源が接続されている第１のＭＯＳトランジスタ
   と、ゲートが逆相入力端子に接続され、ソースが接地さ
   れ、ドレインに第２の動作電流を供給する第２の電流源
   が接続されている第２のＭＯＳトランジスタとを含む差
   動回路と、 上記差動回路から出力される差動出力信号と所定の基準
   電位とに応じて上記第１及び第２の電流源の出力電流を
   制御する制御回路とを有するトランスコンダクタ。
2. 【請求項２】上記制御回路は、上記差動出力信号の平均
   電位が上記基準電位と一致するように上記第１及び第２
   の電流源の出力電流を制御する請求項１記載のトランス
   コンダクタ。
3. 【請求項３】上記差動回路を構成する上記第１と第２の
   トランジスタのゲートに入力される同相電位が、所望の
   トランスコンダクタンス値になるように制御される請求
   項１記載のトランスコンダクタ。
4. 【請求項４】上記差動回路を構成する上記第１と第２の
   トランジスタのチャネル幅とチャネル長との比を、所望
   のトランスコンダクタンス値になるように設定される請
   求項１記載のトランスコンダクタ。
5. 【請求項５】少なくとも２つのトランスコンダクタ及び
   トランスコンダクタによって駆動される負荷容量素子と
   を含むトランスコンダクタ−Ｃ（Ｇｍ−Ｃ）回路と、 上記各トランスコンダクタの出力同相電位を同一に設定
   する制御信号を各上記トランスコンダクタに供給する同
   相電位制御回路とを有し、上記トランスコンダクタは、 ゲートが正相入力端子に接続され、ソースが接地され、
   ドレインに第１の動作電流を供給する第１の電流源が接
   続されている第１のＭＯＳトランジスタと、 ゲートが逆相入力端子に接続され、ソースが接地され、
   ドレインに第２の動作電流を供給する第２の電流源が接
   続されている第２のＭＯＳトランジスタとを有するフィ
   ルタ回路。
6. 【請求項６】上記同相電位制御回路は、上記第１と第２
   のＭＯＳトランジスタからなる差動回路から出力される
   差動出力信号と所定の基準電位とに応じて、上記制御信
   号を生成する請求項５記載のフィルタ回路。
7. 【請求項７】上記同相電位制御回路は、上記第１と第２
   のＭＯＳトランジスタからなる差動回路から出力される
   差動出力信号の平均電位が上記基準電位と一致するよう
   に上記制御信号を生成する請求項６記載のフィルタ回
   路。
8. 【請求項８】上記第１と第２のトランジスタのゲートに
   入力される同相電位が、所望のトランスコンダクタンス
   値になるように制御される請求項５記載のフィルタ回
   路。
9. 【請求項９】上記第１と第２のトランジスタのチャネル
   幅とチャネル長との比を、所望のトランスコンダクタン
   ス値になるように設定される請求項５記載のフィルタ回
   路。