JP2000068761A - 半導体増幅回路 - Google Patents
半導体増幅回路Info
- Publication number
- JP2000068761A JP2000068761A JP23154898A JP23154898A JP2000068761A JP 2000068761 A JP2000068761 A JP 2000068761A JP 23154898 A JP23154898 A JP 23154898A JP 23154898 A JP23154898 A JP 23154898A JP 2000068761 A JP2000068761 A JP 2000068761A
- Authority
- JP
- Japan
- Prior art keywords
- mos transistors
- source
- amplifier circuit
- capacitance
- mos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
(57)【要約】
【課題】 理想的な特性を有する積分器が構成可能なＯ
ＴＡ回路を得る。 【解決手段】 相互コンダクタンス制御端子にそのゲー
トを接続したＭＯＳトランジスタ１、そのゲートを差動
入力端子に接続した一対のＭＯＳトランジスタ２、３、
バイアス入力端子にそのゲートを接続した一対のＭＯＳ
トランジスタ４、５、ＭＯＳトランジスタ１のソース、
ドレインに接続された電流源６、７およびＭＯＳトラン
ジスタ４、５のドレインに接続された電流源８、９によ
って構成されるＯＴＡ回路において、第４、第５のＭＯ
Ｓトランジスタのソースに第１、第２の容量を付加し
て、半導体増幅器を構成する。
ＴＡ回路を得る。 【解決手段】 相互コンダクタンス制御端子にそのゲー
トを接続したＭＯＳトランジスタ１、そのゲートを差動
入力端子に接続した一対のＭＯＳトランジスタ２、３、
バイアス入力端子にそのゲートを接続した一対のＭＯＳ
トランジスタ４、５、ＭＯＳトランジスタ１のソース、
ドレインに接続された電流源６、７およびＭＯＳトラン
ジスタ４、５のドレインに接続された電流源８、９によ
って構成されるＯＴＡ回路において、第４、第５のＭＯ
Ｓトランジスタのソースに第１、第２の容量を付加し
て、半導体増幅器を構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
搭載する半導体増幅回路に関するものであり、特にＭＯ
Ｓトランジスタを使用したＯＴＡ(Operational Transco
nductance Amplifier)構造を有する半導体増幅器に関す
る。
搭載する半導体増幅回路に関するものであり、特にＭＯ
Ｓトランジスタを使用したＯＴＡ(Operational Transco
nductance Amplifier)構造を有する半導体増幅器に関す
る。
【０００２】
【従来の技術】近年、半導体集積回路の集積度の向上に
伴い、従来は外付け部品であった信号処理のためのフィ
ルタ等を集積回路に搭載することが望まれている。集積
回路に搭載するアクティブフィルタとして積分器が用い
られるが、クオリティファクター（以下、Ｑ値と略す）
の高いフィルタを実現するためには、理想に近い積分器
が望まれる。
伴い、従来は外付け部品であった信号処理のためのフィ
ルタ等を集積回路に搭載することが望まれている。集積
回路に搭載するアクティブフィルタとして積分器が用い
られるが、クオリティファクター（以下、Ｑ値と略す）
の高いフィルタを実現するためには、理想に近い積分器
が望まれる。
【０００３】アクティブフィルタに用いる積分器の回路
構成には種々のものがあるが、Ｇｍ−Ｃ構成の積分器は
より高周波数まで扱えると言う点で有利な特性を有して
いる。Ｇｍ−Ｃ構成の積分器は、ＧｍアンプであるＯＴ
Ａ回路と容量負荷Ｃによって構成される。ＯＴＡ回路と
しては、線形領域で動作するＭＯＳトランジスタを用い
たものが、その良好な線形特性により優れている。
構成には種々のものがあるが、Ｇｍ−Ｃ構成の積分器は
より高周波数まで扱えると言う点で有利な特性を有して
いる。Ｇｍ−Ｃ構成の積分器は、ＧｍアンプであるＯＴ
Ａ回路と容量負荷Ｃによって構成される。ＯＴＡ回路と
しては、線形領域で動作するＭＯＳトランジスタを用い
たものが、その良好な線形特性により優れている。
【０００４】図１に従来の一般的なＯＴＡの回路構成を
示す。このＯＴＡ回路は、線形領域で動作する第１のＭ
ＯＳトランジスタ１と、そのゲートを差動入力端子Ｉｎ
＋、Ｉｎ−に接続しかつそのソースをＭＯＳトランジス
タ１のソース・ドレイン間に接続した第２、第３のＭＯ
Ｓトランジスタ２、３を有している。このＭＯＳトラン
ジスタ２、３のドレインには、一定のバイアス電圧信号
を入力するための第４、第５のＭＯＳトランジスタ４、
５のソースが接続されている。なお、このバイアス信号
は、ＭＯＳトランジスタ４、５のゲートに入力される。
示す。このＯＴＡ回路は、線形領域で動作する第１のＭ
ＯＳトランジスタ１と、そのゲートを差動入力端子Ｉｎ
＋、Ｉｎ−に接続しかつそのソースをＭＯＳトランジス
タ１のソース・ドレイン間に接続した第２、第３のＭＯ
Ｓトランジスタ２、３を有している。このＭＯＳトラン
ジスタ２、３のドレインには、一定のバイアス電圧信号
を入力するための第４、第５のＭＯＳトランジスタ４、
５のソースが接続されている。なお、このバイアス信号
は、ＭＯＳトランジスタ４、５のゲートに入力される。
【０００５】更に、第１のＭＯＳトランジスタ１のソー
ス、ドレインに第１、第２の電流源６、７が、第４、第
５のＭＯＳトランジスタ４、５のドレインに第３、第４
の電流源８、９が接続されている。差動出力端子Ｏｕｔ
＋、Ｏｕｔ−は、第４、第５のＭＯＳトランジスタ４、
５のドレインと各電流源８、９間に設けられる。なお、
図１に示すＯＴＡ回路の相互コンダクタンスＧｍは、Ｇ
ｍ制御端子である第１のトランジスタ１のゲートに入力
される電圧によって制御される。またバイアス信号が入
力される第４、第５のＭＯＳトランジスタ４、５は、こ
のＯＴＡ回路の出力抵抗Ｒｏを増大させるためのもので
ある。
ス、ドレインに第１、第２の電流源６、７が、第４、第
５のＭＯＳトランジスタ４、５のドレインに第３、第４
の電流源８、９が接続されている。差動出力端子Ｏｕｔ
＋、Ｏｕｔ−は、第４、第５のＭＯＳトランジスタ４、
５のドレインと各電流源８、９間に設けられる。なお、
図１に示すＯＴＡ回路の相互コンダクタンスＧｍは、Ｇ
ｍ制御端子である第１のトランジスタ１のゲートに入力
される電圧によって制御される。またバイアス信号が入
力される第４、第５のＭＯＳトランジスタ４、５は、こ
のＯＴＡ回路の出力抵抗Ｒｏを増大させるためのもので
ある。
【０００６】以上のような一般的なＯＴＡ回路におい
て、その各出力端子Ｏｕｔ＋、Ｏｕｔ−に負荷容量ＣL
を接続することにより、積分器が構成される。このよう
にして構成された積分器のゲイン・位相特性図を図２に
示す。また図２の特性図を基にしてこの積分器の等価回
路を構成すると、図３に示すものが得られる。なお図３
の等価回路は、シングルエンドとして簡略化して示して
いる。
て、その各出力端子Ｏｕｔ＋、Ｏｕｔ−に負荷容量ＣL
を接続することにより、積分器が構成される。このよう
にして構成された積分器のゲイン・位相特性図を図２に
示す。また図２の特性図を基にしてこの積分器の等価回
路を構成すると、図３に示すものが得られる。なお図３
の等価回路は、シングルエンドとして簡略化して示して
いる。
【０００７】図３において、ＲO は出力抵抗、ＣL は積
分器を構成するための負荷容量である。バイアス端子が
接続される図１のＭＯＳトランジスタ対４、５は、この
出力抵抗ＲO を増大させるためのものである。ＧO は出
力コンダクタンスであって、図１のＭＯＳトランジスタ
対４、５によって決まる値である。ＣM は、第４、第５
のＭＯＳトランジスタ対４、５に起因する寄生容量（主
にチャネルおよびジャンクション容量）であり、第２、
第３のＭＯＳトランジスタ対２、３のドレイン端子に付
くものである。
分器を構成するための負荷容量である。バイアス端子が
接続される図１のＭＯＳトランジスタ対４、５は、この
出力抵抗ＲO を増大させるためのものである。ＧO は出
力コンダクタンスであって、図１のＭＯＳトランジスタ
対４、５によって決まる値である。ＣM は、第４、第５
のＭＯＳトランジスタ対４、５に起因する寄生容量（主
にチャネルおよびジャンクション容量）であり、第２、
第３のＭＯＳトランジスタ対２、３のドレイン端子に付
くものである。
【０００８】さらにＧI は入力コンダクタンスを示し、
図１のＭＯＳトランジスタ対２、３によって決まる値で
ある。Ｒc は線形領域で動作するＭＯＳトランジスタ１
のオン抵抗、Ｃc は第１、第２および第３のＭＯＳトラ
ンジスタ１、２、３に起因する寄生容量である。なおＭ
ＯＳトランジスタ１のオン抵抗Ｒc は、Ｇｍ制御端子の
電圧によってその値が制御される。
図１のＭＯＳトランジスタ対２、３によって決まる値で
ある。Ｒc は線形領域で動作するＭＯＳトランジスタ１
のオン抵抗、Ｃc は第１、第２および第３のＭＯＳトラ
ンジスタ１、２、３に起因する寄生容量である。なおＭ
ＯＳトランジスタ１のオン抵抗Ｒc は、Ｇｍ制御端子の
電圧によってその値が制御される。
【０００９】以上の様な回路構成を有する積分器におい
て、その特性角周波数は、ゲインが０ｄＢとなる１／
（Ｒc ＣL ）である。
て、その特性角周波数は、ゲインが０ｄＢとなる１／
（Ｒc ＣL ）である。
【００１０】
【発明が解決しようとする課題】ＯＴＡ回路を用いた従
来の積分器では、図２に示す様に、寄生容量Ｃc によっ
て角周波数１／（Ｒc Ｃc ）に寄生の零点、および角周
波数ＧO ／ＣM に寄生の極が形成される。寄生の零点１
／（Ｒc Ｃc ）の存在によって、使用帯域で積分器の位
相が進むと、図２の位相特性図に示すように位相曲線が
−９０°より持ち上がってしまい、積分器としての特性
を劣化させる。その結果フィルタのＱ値も小さくなり、
高Ｑ値のフィルタの設計が困難となる。
来の積分器では、図２に示す様に、寄生容量Ｃc によっ
て角周波数１／（Ｒc Ｃc ）に寄生の零点、および角周
波数ＧO ／ＣM に寄生の極が形成される。寄生の零点１
／（Ｒc Ｃc ）の存在によって、使用帯域で積分器の位
相が進むと、図２の位相特性図に示すように位相曲線が
−９０°より持ち上がってしまい、積分器としての特性
を劣化させる。その結果フィルタのＱ値も小さくなり、
高Ｑ値のフィルタの設計が困難となる。
【００１１】従って、理想的な特性を有する積分器を得
るためには、積分器の動作範囲を狭めるこのような零点
は存在しない方が良いが、ＭＯＳトランジスタを使用す
る限りこのような零点および極は避けえない。寄生容量
Ｃc を小さくすると、この寄生の零点１／（Ｒc Ｃc ）
は高周波数側に移動し、そのため図２の位相の持ち上が
り点も高周波数側に移動するので、この零点による悪影
響は小さくなる。寄生容量Ｃc を小さくするためには線
形領域で動作するＭＯＳトランジスタ１、２および３の
サイズを小さくする必要がある。ところが、ＭＯＳトラ
ンジスタのサイズを小さくすると、Ｇｍ値の相対精度が
悪化する。従って、寄生容量を小さくすることによって
積分器の周波数特性を改善しようとする試みは、あまり
実現性がない。
るためには、積分器の動作範囲を狭めるこのような零点
は存在しない方が良いが、ＭＯＳトランジスタを使用す
る限りこのような零点および極は避けえない。寄生容量
Ｃc を小さくすると、この寄生の零点１／（Ｒc Ｃc ）
は高周波数側に移動し、そのため図２の位相の持ち上が
り点も高周波数側に移動するので、この零点による悪影
響は小さくなる。寄生容量Ｃc を小さくするためには線
形領域で動作するＭＯＳトランジスタ１、２および３の
サイズを小さくする必要がある。ところが、ＭＯＳトラ
ンジスタのサイズを小さくすると、Ｇｍ値の相対精度が
悪化する。従って、寄生容量を小さくすることによって
積分器の周波数特性を改善しようとする試みは、あまり
実現性がない。
【００１２】本発明は、従来のＯＴＡ回路における上記
の問題を解決すべくなされたものであり、線形領域で動
作するＭＯＳトランジスタのサイズを小さくすることな
く、寄生容量Ｃc によって生じる零点を補償し、高Ｑ値
のフィルタを実現することが可能な半導体増幅回路を提
供する目的でなされたものである。
の問題を解決すべくなされたものであり、線形領域で動
作するＭＯＳトランジスタのサイズを小さくすることな
く、寄生容量Ｃc によって生じる零点を補償し、高Ｑ値
のフィルタを実現することが可能な半導体増幅回路を提
供する目的でなされたものである。
【００１３】
【課題を解決するための手段】上記課題は、一対の差動
入力端子と、そのゲートを相互コンダクタンス制御端子
に接続した第１のＭＯＳトランジスタと、そのゲートを
差動入力端子に接続しそのソースを前記第１のＭＯＳト
ランジスタのソース、ドレインの何れかに接続した一対
の第２、第３のＭＯＳトランジスタと、そのゲートを一
定のバイアス信号入力端子に接続しそのソースを第２、
第３のＭＯＳトランジスタのそれぞれのドレインに接続
した一対の第４、第５のＭＯＳトランジスタと、第１の
ＭＯＳトランジスタのソース、ドレインにそれぞれ接続
した第１、第２の電流源と、第４および第５のＭＯＳト
ランジスタのドレインにそれぞれ接続した第３、第４の
電流源と、第４、第５のＭＯＳトランジスタのドレイン
と第３、第４の電流源間に設けた一対の差動出力端子
と、更に第４、第５のＭＯＳトランジスタのそれぞれの
ソースに一端を接続し他端を固定電位に接続した第１、
第２の容量とを具備する、半導体増幅回路によって達成
される。
入力端子と、そのゲートを相互コンダクタンス制御端子
に接続した第１のＭＯＳトランジスタと、そのゲートを
差動入力端子に接続しそのソースを前記第１のＭＯＳト
ランジスタのソース、ドレインの何れかに接続した一対
の第２、第３のＭＯＳトランジスタと、そのゲートを一
定のバイアス信号入力端子に接続しそのソースを第２、
第３のＭＯＳトランジスタのそれぞれのドレインに接続
した一対の第４、第５のＭＯＳトランジスタと、第１の
ＭＯＳトランジスタのソース、ドレインにそれぞれ接続
した第１、第２の電流源と、第４および第５のＭＯＳト
ランジスタのドレインにそれぞれ接続した第３、第４の
電流源と、第４、第５のＭＯＳトランジスタのドレイン
と第３、第４の電流源間に設けた一対の差動出力端子
と、更に第４、第５のＭＯＳトランジスタのそれぞれの
ソースに一端を接続し他端を固定電位に接続した第１、
第２の容量とを具備する、半導体増幅回路によって達成
される。
【００１４】以上の構成を有する半導体増幅回路では、
第１、第２の容量の値を選択することによって、第４、
第５のＭＯＳトランジスタに起因する寄生容量の値を見
かけ上制御することができる。従って、この回路の差動
出力端子に負荷容量を接続して積分器を構成した場合、
第４、第５のＭＯＳトランジスタに起因する寄生容量に
よって生じるゲイン・位相特性上の寄生の極を、第１、
第２の容量の選択によって移動させることができる。そ
のため、第１、第２および第３のＭＯＳトランジスタに
起因する寄生容量によって発生する寄生の零点方向へ、
前記の極を移動させることにより、寄生の零点が存在す
ることによる悪影響を補償し、理想に近い特性を有する
積分器を構成することが可能となる。
第１、第２の容量の値を選択することによって、第４、
第５のＭＯＳトランジスタに起因する寄生容量の値を見
かけ上制御することができる。従って、この回路の差動
出力端子に負荷容量を接続して積分器を構成した場合、
第４、第５のＭＯＳトランジスタに起因する寄生容量に
よって生じるゲイン・位相特性上の寄生の極を、第１、
第２の容量の選択によって移動させることができる。そ
のため、第１、第２および第３のＭＯＳトランジスタに
起因する寄生容量によって発生する寄生の零点方向へ、
前記の極を移動させることにより、寄生の零点が存在す
ることによる悪影響を補償し、理想に近い特性を有する
積分器を構成することが可能となる。
【００１５】
【発明の実施の形態】本発明では、寄生容量Ｃc を小さ
くすることによって図２に示す寄生の零点１／（Ｒc Ｃ
c ）を高周波数側に移動させる代わりに、寄生の極ＧO
／ＣM を寄生の零点方向、即ち低周波数側に移動させる
ことによって、この零点が存在することによる位相特性
への悪影響を補償しようとするものである。図２に示す
特性図において、寄生の極ＧO ／ＣM よりも角周波数が
進むと、ゲインは再び減少を開始し、その結果零点の影
響で一旦持ち上がった位相曲線も、再び−９０°に向か
って低下を始める。
くすることによって図２に示す寄生の零点１／（Ｒc Ｃ
c ）を高周波数側に移動させる代わりに、寄生の極ＧO
／ＣM を寄生の零点方向、即ち低周波数側に移動させる
ことによって、この零点が存在することによる位相特性
への悪影響を補償しようとするものである。図２に示す
特性図において、寄生の極ＧO ／ＣM よりも角周波数が
進むと、ゲインは再び減少を開始し、その結果零点の影
響で一旦持ち上がった位相曲線も、再び−９０°に向か
って低下を始める。
【００１６】従って、理想的には寄生の極ＧO ／ＣM を
寄生の零点１／（Ｒc Ｃc ）まで低周波数側に移動させ
ると、この零点における影響が補償され、位相はより高
周波数側まで−９０°近くを維持するようになり、積分
器としての特性が向上する。ＧO はバイアス端子が接続
されたＭＯＳトランジスタ対４、５で決まる出力コンダ
クタンスであり、あまり変化させることはできない。
寄生の零点１／（Ｒc Ｃc ）まで低周波数側に移動させ
ると、この零点における影響が補償され、位相はより高
周波数側まで−９０°近くを維持するようになり、積分
器としての特性が向上する。ＧO はバイアス端子が接続
されたＭＯＳトランジスタ対４、５で決まる出力コンダ
クタンスであり、あまり変化させることはできない。
【００１７】そのため本発明では、トランジスタ対２、
３のドレインに付く容量ＣM の値を調整することによっ
て、寄生の極ＧO ／ＣM を低周波数側に移動させ、零点
の悪影響を補償する構成を取る。以下に本発明の実施例
を図面を参照して説明する。なお、以下に示す図面にお
いて、図１と同じ符号は同一または類似の構成要素を示
し、従ってその説明は重複しない。
３のドレインに付く容量ＣM の値を調整することによっ
て、寄生の極ＧO ／ＣM を低周波数側に移動させ、零点
の悪影響を補償する構成を取る。以下に本発明の実施例
を図面を参照して説明する。なお、以下に示す図面にお
いて、図１と同じ符号は同一または類似の構成要素を示
し、従ってその説明は重複しない。
【００１８】図４は本発明の第１の実施例にかかるＯＴ
Ａ回路の回路図である。図示するようにこの実施例で
は、図１に示す従来のＯＴＡ回路に対して、ＭＯＳトラ
ンジスタ対４、５のソースに、新たに容量１０、１１を
付加した構成を特徴とする。図４では、容量１０、１１
の一端は接地されているが、必ずしも接地する必要はな
く、固定電位であれば良い。
Ａ回路の回路図である。図示するようにこの実施例で
は、図１に示す従来のＯＴＡ回路に対して、ＭＯＳトラ
ンジスタ対４、５のソースに、新たに容量１０、１１を
付加した構成を特徴とする。図４では、容量１０、１１
の一端は接地されているが、必ずしも接地する必要はな
く、固定電位であれば良い。
【００１９】容量１０、１１の大きさは、ＭＯＳトラン
ジスタ４、５に起因する寄生容量Ｃ M との合成値ＣＭ
が、ＧO ／ＣＭの値を出来るだけ１／（Ｒc Ｃc ）の値
に近づける様に選択する。この様にすることによって、
Ｇｍ値の相対バラツキを増大させることなく、寄生容量
Ｃc による零点の積分器特性に与える悪影響を低減でき
るので、Ｇｍ−Ｃ構成の積分器が理想的な積分器の特性
に近くなる。
ジスタ４、５に起因する寄生容量Ｃ M との合成値ＣＭ
が、ＧO ／ＣＭの値を出来るだけ１／（Ｒc Ｃc ）の値
に近づける様に選択する。この様にすることによって、
Ｇｍ値の相対バラツキを増大させることなく、寄生容量
Ｃc による零点の積分器特性に与える悪影響を低減でき
るので、Ｇｍ−Ｃ構成の積分器が理想的な積分器の特性
に近くなる。
【００２０】なお、このＯＴＡ回路によって積分器を構
成する場合は、出力端子Ｏｕｔ＋およびＯｕｔ−に、図
に点線で示すように負荷容量ＣL を接続する。図５は本
発明の第２の実施例のＯＴＡ回路を示す。この実施例で
は、上記容量１０、１１を、ＭＯＳトランジスタ１２、
１３で構成したことを特徴とする。なお、ＭＯＳトラン
ジスタ１２、１３は図５に示すようにそのソースおよび
ドレインを接続しかつゲートを固定電位に接続して容量
として動作するように構成されている。
成する場合は、出力端子Ｏｕｔ＋およびＯｕｔ−に、図
に点線で示すように負荷容量ＣL を接続する。図５は本
発明の第２の実施例のＯＴＡ回路を示す。この実施例で
は、上記容量１０、１１を、ＭＯＳトランジスタ１２、
１３で構成したことを特徴とする。なお、ＭＯＳトラン
ジスタ１２、１３は図５に示すようにそのソースおよび
ドレインを接続しかつゲートを固定電位に接続して容量
として動作するように構成されている。
【００２１】この実施例では、実際の半導体装置の製造
に当たって、他のＭＯＳトランジスタと同一の製造工程
においてＭＯＳトランジスタ１２、１３を製造すること
が可能である。これによって、零点を発生させるＭＯＳ
トランジスタの寄生容量Ｃcと、極を生み出すＭＯＳト
ランジスタ１２、１３の容量とが比例関係となり、容量
Ｃc の変動による寄生零点の移動と容量ＣＭの変動によ
る極の移動が同じとなる。その結果容量ＣＭは製造工程
の変動に伴う容量Ｃc の変動の影響を受けず、設計通り
の結果を得ることができる。
に当たって、他のＭＯＳトランジスタと同一の製造工程
においてＭＯＳトランジスタ１２、１３を製造すること
が可能である。これによって、零点を発生させるＭＯＳ
トランジスタの寄生容量Ｃcと、極を生み出すＭＯＳト
ランジスタ１２、１３の容量とが比例関係となり、容量
Ｃc の変動による寄生零点の移動と容量ＣＭの変動によ
る極の移動が同じとなる。その結果容量ＣＭは製造工程
の変動に伴う容量Ｃc の変動の影響を受けず、設計通り
の結果を得ることができる。
【００２２】図６は本発明の第３の実施例のＯＴＡ回路
を示す。この実施例では、図５に示す容量１０、１１の
値を出来るだけ小さくしようとするものであり、そのた
めに、ＭＯＳトランジスタ対４、５のソース間に、無極
性の容量１４を接続した構成を取る。この構成によっ
て、図４、５に示した各実施例の場合に比べて、その必
要な容量は１／４となる。
を示す。この実施例では、図５に示す容量１０、１１の
値を出来るだけ小さくしようとするものであり、そのた
めに、ＭＯＳトランジスタ対４、５のソース間に、無極
性の容量１４を接続した構成を取る。この構成によっ
て、図４、５に示した各実施例の場合に比べて、その必
要な容量は１／４となる。
【００２３】
【発明の効果】以上、実施例を挙げて説明したように、
本発明によればＯＴＡ回路のＧｍ値の相対バラツキを増
大させることなく、寄生容量による零点の影響を出来る
だけ低減することが可能である。そのため、このＯＴＡ
回路をＧｍ−Ｃ構成の積分器として用いた場合、その角
周波数−位相特性は理想的な積分器の特性に近くなるの
で、半導体集積回路に搭載可能な高Ｑ値のフィルタを得
ることができる。これによって、フィルタを用いる装置
全体の小型化に寄与するところが大きい。
本発明によればＯＴＡ回路のＧｍ値の相対バラツキを増
大させることなく、寄生容量による零点の影響を出来る
だけ低減することが可能である。そのため、このＯＴＡ
回路をＧｍ−Ｃ構成の積分器として用いた場合、その角
周波数−位相特性は理想的な積分器の特性に近くなるの
で、半導体集積回路に搭載可能な高Ｑ値のフィルタを得
ることができる。これによって、フィルタを用いる装置
全体の小型化に寄与するところが大きい。
【図１】従来のＯＴＡ回路の回路構成を示す図。
【図２】図１のＯＴＡ回路を積分器として使用した場合
のゲイン・位相特性を示すグラフ。
のゲイン・位相特性を示すグラフ。
【図３】図２の特性を示す積分器の等価回路図。
【図４】本発明の第１の実施例にかかるＯＴＡ回路の回
路図。
路図。
【図５】本発明の第２の実施例にかかるＯＴＡ回路の回
路図。
路図。
【図６】本発明の第３の実施例にかかるＯＴＡ回路の回
路図。
路図。
１、２、３、４、５…ＭＯＳトランジスタ ６、７、８、９…電流源 １０、１１…容量 １２、１３…ＭＯＳトランジスタ １４…容量
Claims (5)
- 【請求項１】 一対の差動入力端子と、そのゲートを相
互コンダクタンス制御端子に接続した第１のＭＯＳトラ
ンジスタと、そのゲートを前記差動入力端子に接続しそ
のソースを前記第１のＭＯＳトランジスタのソース、ド
レインの何れかに接続した一対の第２、第３のＭＯＳト
ランジスタと、そのゲートを一定のバイアス信号入力端
子に接続しそのソースを前記第２、第３のＭＯＳトラン
ジスタのドレインにそれぞれ接続した一対の第４、第５
のＭＯＳトランジスタと、前記第１のＭＯＳトランジス
タのソース、ドレインにそれぞれ接続した第１、第２の
電流源と、前記第４および第５のＭＯＳトランジスタの
ドレインにそれぞれ接続した第３、第４の電流源と、前
記第４、第５のＭＯＳトランジスタのドレインと前記第
３、第４の電流源間に設けた一対の差動出力端子と、更
に前記第４、第５のＭＯＳトランジスタのそれぞれのソ
ースに一端を接続し他端を固定電位に接続した第１、第
２の容量とを具備する、半導体増幅回路。 - 【請求項２】 前記第１、第２の容量は、前記差動出力
端子に負荷容量を接続して構成する積分器のゲイン・位
相特性において、前記第１、第２および第３のＭＯＳト
ランジスタに起因する寄生容量によって生じる寄生の零
点を、前記第４、第５のＭＯＳトランジスタに起因する
寄生容量と前記第１、第２の容量との合計の容量で生じ
る寄生の極によって補償するように、その値が選択され
るものである、請求項１に記載の半導体増幅回路。 - 【請求項３】 前記第１、第２の容量は、そのゲートを
固定電位に接続し、そのソース、ドレイン間を共通に接
続しかつ前記第４、第５のＭＯＳトランジスタのソース
にそれぞれ接続した第６、第７のＭＯＳトランジスタで
構成されるものである、請求項１または２に記載の半導
体増幅回路。 - 【請求項４】 前記第１、第２の容量は、前記第４およ
び第５のＭＯＳトランジスタのソース間に接続された一
個の容量によって構成されるものである、請求項１また
は２に記載の半導体増幅回路。 - 【請求項５】 請求項１乃至４の何れか１項に記載の半
導体増幅回路の差動出力端子に負荷容量を接続して構成
した積分器。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23154898A JP4086371B2 (ja) | 1998-08-18 | 1998-08-18 | 半導体増幅回路 |
| US09/362,707 US6307427B1 (en) | 1998-08-06 | 1999-07-29 | Filter characteristic regulating apparatus and regulating method therefor |
| KR1019990031776A KR100662584B1 (ko) | 1998-08-06 | 1999-08-03 | 필터 특성 조절 장치 및 그 조절 방법 |
| FR9910250A FR2787950B1 (fr) | 1998-08-06 | 1999-08-06 | Appareil et procede de regulation de caracteristique de filtrage |
| US09/923,544 US6570412B2 (en) | 1998-08-06 | 2001-08-08 | Filter characteristic regulating apparatus and regulating method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23154898A JP4086371B2 (ja) | 1998-08-18 | 1998-08-18 | 半導体増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000068761A true JP2000068761A (ja) | 2000-03-03 |
| JP4086371B2 JP4086371B2 (ja) | 2008-05-14 |
Family
ID=16925227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23154898A Expired - Fee Related JP4086371B2 (ja) | 1998-08-06 | 1998-08-18 | 半導体増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4086371B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002280877A (ja) * | 2001-03-14 | 2002-09-27 | Sony Corp | トランスコンダクタ及びそれを用いたフィルタ回路 |
| WO2004077666A1 (ja) * | 2003-01-20 | 2004-09-10 | Nec Corporation | 利得可変電圧・電流変換回路とこれを用いたフィルタ回路 |
| US6867650B2 (en) | 2001-12-10 | 2005-03-15 | Nec Electronics Corporation | Variable gain amplifier circuit |
| JP2013520101A (ja) * | 2010-02-12 | 2013-05-30 | ニューランズ・インコーポレーテッド | 広帯域アナログ無線周波数を処理する構成要素 |
| CN107005203A (zh) * | 2014-12-10 | 2017-08-01 | 高通股份有限公司 | 低功率运算跨导放大器 |
| CN113533829A (zh) * | 2021-09-15 | 2021-10-22 | 武汉市聚芯微电子有限责任公司 | 电流检测电路及方法 |
-
1998
- 1998-08-18 JP JP23154898A patent/JP4086371B2/ja not_active Expired - Fee Related
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002280877A (ja) * | 2001-03-14 | 2002-09-27 | Sony Corp | トランスコンダクタ及びそれを用いたフィルタ回路 |
| US6867650B2 (en) | 2001-12-10 | 2005-03-15 | Nec Electronics Corporation | Variable gain amplifier circuit |
| WO2004077666A1 (ja) * | 2003-01-20 | 2004-09-10 | Nec Corporation | 利得可変電圧・電流変換回路とこれを用いたフィルタ回路 |
| JP2013520101A (ja) * | 2010-02-12 | 2013-05-30 | ニューランズ・インコーポレーテッド | 広帯域アナログ無線周波数を処理する構成要素 |
| CN107005203A (zh) * | 2014-12-10 | 2017-08-01 | 高通股份有限公司 | 低功率运算跨导放大器 |
| EP3231087A1 (en) * | 2014-12-10 | 2017-10-18 | Qualcomm Incorporated | Low power operational transconductance amplifier |
| JP2017537556A (ja) * | 2014-12-10 | 2017-12-14 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 低電力演算トランスコンダクタンス増幅器 |
| CN107005203B (zh) * | 2014-12-10 | 2020-06-26 | 高通股份有限公司 | 低功率运算跨导放大器 |
| EP3231087B1 (en) * | 2014-12-10 | 2022-01-05 | Qualcomm Incorporated | Low power operational transconductance amplifier |
| CN113533829A (zh) * | 2021-09-15 | 2021-10-22 | 武汉市聚芯微电子有限责任公司 | 电流检测电路及方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4086371B2 (ja) | 2008-05-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7420423B2 (en) | Active balun device | |
| US6335655B1 (en) | Filter circuit | |
| JP4273729B2 (ja) | 可変利得増幅器 | |
| US5345190A (en) | Modular low voltage filter with common mode feedback | |
| JP2004343373A (ja) | アクティブインダクタンス回路及び差動アンプ回路 | |
| CN108540102B (zh) | 可编程增益放大装置 | |
| US8487693B2 (en) | Self calibrated, broadband, tunable, active oscillator with unity gain cells for multi-standard and/or multiband channel selection | |
| JP2001237672A (ja) | 能動インダクタ | |
| Sánchez-Rodríguez et al. | A 1.2-V 450-μW $ G_ {m} $-$ C $ Bluetooth Channel Filter Using a Novel Gain-Boosted Tunable Transconductor | |
| JP3556577B2 (ja) | インピーダンス変換回路 | |
| JP4670969B2 (ja) | バイアス回路及びそれを備えたｇｍ−Ｃフィルタ回路並びに半導体集積回路 | |
| US4686487A (en) | Current mirror amplifier | |
| JPH10209781A (ja) | 差動回路を含む電子回路 | |
| JPH04233312A (ja) | マイクロ波能動フィルタ回路 | |
| JP4086371B2 (ja) | 半導体増幅回路 | |
| JP2009207031A (ja) | 増幅回路 | |
| US9252744B2 (en) | Low-noise electronic circuit simulating the behavior of an inductance | |
| JPH0846457A (ja) | トランスコンダクタ回路およびアクティブ・フィルター | |
| CN110661494A (zh) | 高频放大电路及半导体设备 | |
| KR100776664B1 (ko) | 초광대역 능동 차동 신호 저대역 통과 여파기 | |
| JP2007028503A (ja) | 電圧―電流変換回路及びそれを備える差動電圧増幅回路、電圧制御利得可変増幅回路ならびにミキサ回路 | |
| JP2007274180A (ja) | 負荷回路及びこれを用いた同調回路 | |
| Córdova et al. | A 2.3-GHz CMOS high-Q bandpass filter design using an active inductor | |
| JPH11205055A (ja) | 可変利得差動増幅回路 | |
| CN106505958B (zh) | 用于70m中频高线性度复数带通滤波器的运算放大器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050704 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070806 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070814 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080122 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080219 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110228 Year of fee payment: 3 |
|
| R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |