JP4670969B2 - バイアス回路及びそれを備えたｇｍ−Ｃフィルタ回路並びに半導体集積回路 - Google Patents
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Description
本発明は、バイアス回路及びそれを備えたｇｍ−Ｃフィルタ回路並びに半導体集積回路に関する。
無線通信装置や光ディスク装置などの電子機器においては、信号処理を行うためのフィルタ回路が広く用いられている。かかる電子機器においては小型化や高速化の要請が強く、それに伴いフィルタ回路においても小型化や高速化が求められている。
小型化や高速化を実現するためのフィルタ回路として、ＯＴＡ（Operational Transconductance Amplifier）とコンデンサとを用いて構成されるｇｍ−Ｃフィルタ回路がある。
このｇｍ−Ｃフィルタ回路では、温度や電源電圧によるｇｍ値の変動を抑制するために、図６に示すようにｇｍ−Ｃフィルタ部の各ＯＴＡのｇｍを一定にするためのバイアス回路が設けられる。
図７にｇｍ−Ｃフィルタ用のバイアス回路１００の従来構成を示す。このバイアス回路１００は、ＮＭＯＳトランジスタＱ１３の電子の移動度（モビリティ（μｎ））とＮＭＯＳトランジスタＱ１３のドレイン−ソース間電流Ｉｄｓの電流値との積が一定になるように動作する。
同図において、電流源Ｉ１０によりＮＭＯＳトランジスタＱ１３，Ｑ１４へ供給される電流比をｋ：１とすると、ＮＭＯＳトランジスタＱ１３のトランスコンダクタンスｇｍ１は以下の式（１）で表すことができる。なお、ＮＭＯＳトランジスタＱ１３のチャネル幅をＷ1、チャネル長をＬ1とし、ＮＭＯＳトランジスタＱ１４のチャネル幅をＷ2、チャネル長をＬ2としている。
この式（１）から、ＮＭＯＳトランジスタＱ１３のＶｔｈの製造バラツキ、温度や電源電圧の変動に依存しないトランスコンダクタンスｇｍ１の値が得られることが分かる。
しかし、図７に示すバイアス回路１００は理想的な回路であり、ＮＭＯＳトランジスタＱ１３，Ｑ１４のドレイン電流の比は実際には図８に示すようにＰＭＯＳトランジスタＱ１１，Ｑ１２によるカレントミラーの電流比で設定される。
図８に示すバイアス回路２００では、温度上昇に伴って、ＰＭＯＳトランジスタＱ１１，Ｑ１２のモビリティ（μｎ）が低下する。このとき、ＰＭＯＳトランジスタＱ１２のドレイン−ソース間電圧はそのゲート−ソース間電圧と等しく増加する。しかし、一方で、ＭＯＳトランジスタＱ１１のゲート−ソース間電圧の増加に伴って、ＮＭＯＳトランジスタＱ１３のゲート−ソース間電圧が増加するのにも関わらず、そのドレイン−ソース間電圧は減少してしまう。
従って、ＰＭＯＳトランジスタＱ１１，Ｑ１２のドレイン−ソース電流の比ｋは、温度上昇に伴い減少することになり、図９に示すように、トランスコンダクタンスｇｍ１は温度上昇に伴って単調減少する。
ＰＭＯＳトランジスタＱ１１とＮＭＯＳトランジスタＱ１３との間、及びＰＭＯＳトランジスタＱ１２とＮＭＯＳトランジスタＱ１４との間にそれぞれＰＭＯＳトランジスタをカスコード接続することも考えられる。しかし、上記現象を軽減するに留まり、問題を解決するまでには至らない。
上記現象を回避する手段として、図１０に示すように、入力される第１の基準電圧を電流に変換して出力する第１の電圧電流変換回路と、この第１の電圧電流変換回路の出力電流に応じた電圧を発生する抵抗Ｒｅｘｔと、この抵抗Ｒｅｘｔにより発生された電圧と第２の基準電圧の電圧差に応じた電流を出力する第２の電圧電流変換回路と、この第２の電圧電流変換回路の出力電流を電圧に変換して出力する電流電圧変換回路と、この電流電圧変換回路の出力電圧により第１の電圧電流変換回路の第１の基準電圧を入力する入力回路の動作点を電圧差が無くなるまで変化させる帰還手段と設けるものが提案されている（特許文献１参照）。
上記特許文献１に記載の回路では、トランジスタＭ３のトランスコンダクタンスは、Ｒｅｘｔの逆数と(Ｖ２／Ｖ１)の積となり、精度良く設定することが可能となる。
しかしながら、上記特許文献１に記載の回路では、少なくともバッファが２つ必要となるなど、実装面積が大きく増加してしまうという課題がある。
本発明は、実装面積の増加を抑えつつ、温度変動や閾値電圧Ｖｔｈの製造バラツキでの影響を抑えることができるバイアス回路及びそれを備えたｇｍ−Ｃフィルタ回路並びに半導体集積回路を提供することを目的とする。
そこで、上記課題を解決するために、請求項１に記載の発明は、第１電流源をなす第１のＰＭＯＳトランジスタと、第１のＰＭＯＳトランジスタのソース及びバックゲートは電源に接続され、前記第１のＰＭＯＳトランジスタのカレントミラー回路を構成し、第２電流源をなす第２のＰＭＯＳトランジスタと、第２のＰＭＯＳトランジスタのゲートとドレインが前記第１のＰＭＯＳトランジスタのゲートに接続され、第２のＰＭＯＳトランジスタのソース及びバックゲートは電源に接続され、前記第１電流源からそのドレインに電流が供給される第１のＮＭＯＳトランジスタと、前記第１のＮＭＯＳトランジスタのバックゲートとソースが接続され、前記第１のＰＭＯＳトランジスタと前記第１のＮＭＯＳトランジスタのドレイン同士が接続され、前記第１のＮＭＯＳトランジスタとカレントミラー回路を構成し、前記第２電流源からそのドレインに電流が供給される第２のＮＭＯＳトランジスタと、前記第２のＮＭＯＳトランジスタのバックゲートとソースが接続され、第２のＰＭＯＳトランジスタと第２のＮＭＯＳトランジスタのドレイン同士が接続され、前記第１のＮＭＯＳトランジスタのゲートとドレインには第２のＮＭＯＳトランジスタのゲートと接続され、前記第２のＮＭＯＳトランジスタのソースとグランドとの間に接続された抵抗と、を備え、さらに、前記第１のＮＭＯＳトランジスタのソースとグランドとの間に前記第１のＮＭＯＳトランジスタのトランスコンダクタンス調整用の抵抗成分としての三極管領域で動作するＭＯＳトランジスタを接続したバイアス回路とした。
また、請求項２に記載の発明は、請求項１に記載のバイアス回路において、前記第２のＰＭＯＳトランジスタのソースと電源との間に前記第２のＰＭＯＳトランジスタのトランスコンダクタンス調整用の第２の抵抗成分としての三極管領域で動作するＭＯＳトランジスタを接続したものである。
また、請求項３に記載の発明は、請求項１又は請求項２に記載のバイアス回路において、前記各抵抗成分としてのＺｒ及び／又はＺｓは以下の式により設定する請求項１又は請求項２に記載のバイアス回路。式 ｇｍｔ＝ｇｍ１／（１＋ｇｍ１×Ｚｒ）又はｇｍｔ＝ｇｍ１／（１＋ｇｍ１×Ｚｓ）。ｇｍｔは、第１のＮＭＯＳトランジスタと抵抗成分Ｚｒとの合成トランスコンダクタンス又は第２のＰＭＯＳトランジスタと第２の抵抗成分Ｚｓとの合成トランスコンダクタンスであり、ｇｍ１は、第１のＮＭＯＳトランジスタ又は第２のＰＭＯＳトランジスタのトランスコンダクタンスである。
また、請求項４に記載の発明は、オペレーショナル トランスコンダクタンス アンプリファとコンデンサとで構成されるｇｍ−Ｃフィルタ部と、当該ｇｍ−Ｃフィルタ部にバイアス電圧を出力するバイアス回路とを備え、前記バイアス回路は、第１電流源をなす第１のＰＭＯＳトランジスタと、第１のＰＭＯＳトランジスタのソース及びバックゲートは電源に接続され、前記第１のＰＭＯＳトランジスタのカレントミラー回路を構成し、第２電流源をなす第２のＰＭＯＳトランジスタと、第２のＰＭＯＳトランジスタのゲートとドレインが前記第１のＰＭＯＳトランジスタのゲートに接続され、第２のＰＭＯＳトランジスタのソース及びバックゲートは電源に接続され、前記第１電流源からそのドレインに電流が供給される第１のＮＭＯＳトランジスタと、前記第１のＮＭＯＳトランジスタのバックゲートとソースが接続され、前記第１のＰＭＯＳトランジスタと前記第１のＮＭＯＳトランジスタのドレイン同士が接続され、前記第１のＮＭＯＳトランジスタとカレントミラー回路を構成し、前記第２電流源からそのドレインに電流が供給される第２のＮＭＯＳトランジスタと、前記第２のＮＭＯＳトランジスタのバックゲートとソースが接続され、第２のＰＭＯＳトランジスタと第２のＮＭＯＳトランジスタのドレイン同士が接続され、前記第１のＮＭＯＳトランジスタのゲートとドレインには第２のＮＭＯＳトランジスタのゲートと接続され、前記第２のＮＭＯＳトランジスタのソースとグランドとの間に接続された抵抗と、を備え、さらに、前記第１のＮＭＯＳトランジスタのソースとグランドとの間に前記第１のＮＭＯＳトランジスタのトランスコンダクタンス調整用の抵抗成分としての三極管領域で動作するＭＯＳトランジスタを接続し、前記ｇｍ−Ｃフィルタ部は、前記第１のＮＭＯＳトランジスタのドレインの電圧を前記バイアス電圧として入力するｇｍ−Ｃフィルタ回路とした。
また、請求項５に記載の発明は、オペレーショナル トランスコンダクタンス アンプリファとコンデンサとで構成されるｇｍ−Ｃフィルタ部と、当該ｇｍ−Ｃフィルタ部にバイアス電圧を出力するバイアス回路とを備え、前記バイアス回路は、第１電流源をなす第１のＰＭＯＳトランジスタと、第１のＰＭＯＳトランジスタのソース及びバックゲートは電源に接続され、前記第１のＰＭＯＳトランジスタのカレントミラー回路を構成し、第２電流源をなす第２のＰＭＯＳトランジスタと、第２のＰＭＯＳトランジスタのゲートとドレインが前記第１のＰＭＯＳトランジスタのゲートに接続され、第２のＰＭＯＳトランジスタのソース及びバックゲートは電源に接続され、前記第１電流源からそのドレインに電流が供給される第１のＮＭＯＳトランジスタと、前記第１のＮＭＯＳトランジスタのバックゲートとソースが接続され、前記第１のＰＭＯＳトランジスタと前記第１のＮＭＯＳトランジスタのドレイン同士が接続され、前記第１のＮＭＯＳトランジスタとカレントミラー回路を構成し、前記第２電流源からそのドレインに電流が供給される第２のＮＭＯＳトランジスタと、前記第２のＮＭＯＳトランジスタのバックゲートとソースが接続され、第２のＰＭＯＳトランジスタと第２のＮＭＯＳトランジスタのドレイン同士が接続され、前記第１のＮＭＯＳトランジスタのゲートとドレインには第２のＮＭＯＳトランジスタのゲートと接続され、前記第２のＮＭＯＳトランジスタのソースとグランドとの間に接続された抵抗と、を備え、さらに、前記第１のＮＭＯＳトランジスタのソースとグランドとの間に前記第１のＮＭＯＳトランジスタのトランスコンダクタンス調整用の抵抗成分としての三極管領域で動作するＭＯＳトランジスタを接続するための接続端子を設けた半導体集積回路とした。
本発明によれば、温度変動、製造バラツキの影響を抑制することができるバイアス回路及びそれを備えたｇｍ−Ｃフィルタ回路並びに半導体集積回路を提供することができる。従って、例えば、所望のカットオフ周波数を設定できる高精度なｇｍ−Ｃフィルタ回路を従来技術より少ない実装面積で提供可能になる。また、一般的なオペアンプを構成するときに用いる差動増幅器を必要としないため、それより低電圧(例えば、電源電圧１Ｖ以下)での動作も可能である。
本発明の実施形態に係るｇｍ−Ｃフィルタ回路は、ＩＣ（半導体集積回路）内に構成されたものであり、温度変動や製造バラツキの影響を抑制し、所望のカットオフ周波数を設定できる高精度なフィルタ回路であり、小型化や高速化を実現したものである。
このｇｍ−Ｃフィルタ回路には、ＯＴＡ（Operational Transconductance Amplifier）とコンデンサとで構成されるｇｍ−Ｃフィルタ部を有している。
さらに、このｇｍ−Ｃフィルタ回路には、ｇｍ−Ｃフィルタ部における各ＯＴＡのｇｍを一定にするためのバイアス回路が設けられる。
このバイアス回路は、第１電流源をなす第１のＰＭＯＳトランジスタと、この第１のＰＭＯＳトランジスタのカレントミラー回路を構成し、第２電流源をなす第２のＰＭＯＳトランジスタとを備えている。
また、第１電流源からドレインに電流が供給される第１のＮＭＯＳトランジスタと、この第１のＮＭＯＳトランジスタとカレントミラー回路を構成し、第２電流源からドレインに電流が供給される第２のＮＭＯＳトランジスタとを備えている。
また、第１のＮＭＯＳトランジスタのソースとグランドとの間に接続された抵抗を備えている。
さらに、このバイアス回路には、第２のＮＭＯＳトランジスタのソースとグランドとの間にｇｍ調整用の抵抗成分を接続している。
このようにｇｍ調整用の抵抗成分を設けることにより、温度変動や製造バラツキの影響を抑制したバイアス回路を提供することができる。
従って、例えば、このバイアス回路を用いることにより、高精度なｇｍ−Ｃフィルタ回路を従来技術より少ない実装面積で提供することができる。また、一般的なオペアンプを構成するときに用いる差動増幅器を必要としないため、それより低電圧(例えば、電源電圧１Ｖ以下)での動作も可能となる。
以下、さらに本実施形態のバイアス回路及びそれを備えたｇｍ−Ｃフィルタ回路を具体的に説明する。
［１．ｇｍ−Ｃフィルタ回路］
以下、バイアス回路及びこのバイアス回路を用いたｇｍ−Ｃフィルタ回路の具体的構成を図面を参照して説明する。
以下、バイアス回路及びこのバイアス回路を用いたｇｍ−Ｃフィルタ回路の具体的構成を図面を参照して説明する。
まず、ｇｍ−Ｃフィルタ回路の具体的構成を図１を参照して説明する。図１及び図２は本実施形態のバイアス回路を備えたｇｍ−Ｃフィルタ回路の構成を示す図である。
図１に示すように、本実施形態のｇｍ−Ｃフィルタ回路１は、ｇｍ−Ｃフィルタ部１０と、バイアス回路１１とから構成される。
ｇｍ−Ｃフィルタ部１０は、所望のカットオフ周波数を設定できるフィルタ回路であり、ＯＴＡ１〜ＯＴＡ４とコンデンサＣ１、Ｃ２とで構成される。なお、ＯＴＡ１〜ＯＴＡ４のトランスコンダクタンスをそれぞれｇｍ１，ｇｍ３，ｇｍ２，ｇｍ１としている。
入力信号Ｖｉｎは、ＯＴＡ１の入力端子(+,-)に入力され、ＯＴＡ１の出力端子(+,-)から増幅されて出力される。ＯＴＡ１の出力(+,-)はＯＴＡ２の入力端子(+,-)に入力され、ＯＴＡ２の出力端子(+,-)から増幅されて出力信号Ｖｏｕｔとして出力される。
ＯＴＡ２の出力端子(+,-)から出力される出力信号Ｖｏｕｔは、コンデンサＣ２に印加され、ＯＴＡ３の入力端子(-,+)、ＯＴＡ４の入力端子(-,+)及びＯＴＡ３の出力端子(+,-)に入力される。また、ＯＴＡ４の出力(+,-)はコンデンサＣ１及びＯＴＡ２の入力端子(+,-)に入力される。
このように構成することで、ｇｍ−Ｃフィルタ回路１は以下の特性を有する２次のＬＰＦ（ローパスフィルタ）回路となる。なお、ωoはｇｍ−Ｃフィルタ回路１のカットオフ周波数、Ｑはｇｍ−Ｃフィルタ回路１のクオリティファクタである。
図２に示すように、このｇｍ−Ｃフィルタ部１０には、当該フィルタ部１０の出力のバイアス電圧を決定するためのＣＭＦＢ部１０ａが設けられる。そして、このＣＭＦＢ部１０ａへ入力されるバイアス回路１１の出力バイアス電圧Ｖｂに基づき、ＯＴＡ１〜ＯＴＡ４のトランスコンダクタンスｇｍ１〜ｇｍ３が精度よく調整される。
しかし、従来のバイアス回路では、電源変動や閾値電圧Ｖｔｈのバラツキなどがあると出力バイアス電圧Ｖｂが変動することになるため、本実施形態におけるバイアス回路１１では温度変動や閾値電圧Ｖｔｈの製造バラツキでの影響を抑えることとしている。
［２．バイアス回路］
次に、上記バイアス回路１１の構成及び特性について具体的に説明する。図３は本実施形態のバイアス回路の構成を示す図、図４は本実施形態のバイアス回路の特性を示す図である。
次に、上記バイアス回路１１の構成及び特性について具体的に説明する。図３は本実施形態のバイアス回路の構成を示す図、図４は本実施形態のバイアス回路の特性を示す図である。
図３に示すように、本実施形態に係るバイアス回路１１は、第１電流源Ｉａと第２電流源Ｉｂとを備えており、この第１電流源Ｉａと第２電流源Ｉｂとの電流比はｋ：１である。
第１電流源Ｉａは、電流値ｋＩの電流源であり、第１のＰＭＯＳトランジスタＱ１から構成される。第１のＰＭＯＳトランジスタＱ１のソース及びバックゲートは電源ＶＤＤに接続される。
第２電流源Ｉｂは、電流値Ｉの電流源であり、ゲートとドレインが第１のＰＭＯＳトランジスタＱ１のゲートと接続されてカレントミラー回路を構成する第２のＰＭＯＳトランジスタＱ２から構成される。また、この第２のＰＭＯＳトランジスタＱ２のソース及びバックゲートは電源ＶＤＤに接続される。
このバイアス回路１１では、第１電流源Ｉａと第２電流源Ｉｂからそれぞれ第１及び第２のＮＭＯＳトランジスタＱ３，Ｑ４のドレインに電流が供給される。すなわち、第１電流源Ｉａである第１のＰＭＯＳトランジスタＱ１と第１のＮＭＯＳトランジスタＱ３のドレイン同士が接続され、第２電流源Ｉｂである第２のＰＭＯＳトランジスタＱ２と第２のＮＭＯＳトランジスタＱ４のドレイン同士が接続される。そして、第１のＮＭＯＳトランジスタＱ３のドレイン電流が第１電流源Ｉａから供給され、第２のＮＭＯＳトランジスタＱ４のドレイン電流が第２電流源Ｉｂから供給される。
また、第１のＮＭＯＳトランジスタＱ３のゲートとドレインには第２のＮＭＯＳトランジスタＱ４のゲートと接続されて、第１及び第２のＮＭＯＳトランジスタＱ３，Ｑ４とでカレントミラー回路が構成される。
さらに、第２のＮＭＯＳトランジスタＱ４のソースとグランドＧＮＤとの間に抵抗Ｒが接続される。
このバイアス回路１１は、上述の構成により、第１のＮＭＯＳトランジスタＱ３の電子の移動度（モビリティ（μｎ））と第１のＮＭＯＳトランジスタＱ３のドレイン−ソース間電流の電流値との積が一定になるように動作してバイアス電圧Ｖｂを出力する。
しかし、ＰＭＯＳトランジスタＱ１，Ｑ２のドレイン−ソース電流の比ｋは、温度上昇に伴い減少することになり、第１のＮＭＯＳトランジスタＱ３のトランスコンダクタンスｇｍ１は温度上昇に伴って単調減少する。
そこで、従来のバイアス回路のような第１のＮＭＯＳトランジスタＱ３のソースをグランドＧＮＤへ接続することに代え、本実施形態のバイアス回路１１では、第１のＮＭＯＳトランジスタＱ３のソースを抵抗成分Ｚｒを介してグランドＧＮＤに接続している。
なお、この抵抗成分Ｚｒは抵抗素子で三極管領域で動作するＮＭＯＳトランジスタにより構成する。
ここで、直列に接続した第３のトランジスタＱ３と抵抗成分Ｚｒとの合成トランスコンダクタンスをｇｍｔとすると、以下の式（５）で表すことができる。なお、第３のトランジスタＱ３のトランスコンダクタンスをｇｍ１としている。
従って、温度上昇に伴うｇｍ１の低下率と１＋ｇｍ１×Ｚｒの低下率が等しくなるように抵抗成分Ｚｒを設定することにより、図４に示すように合成トランスコンダクタンスｇｍｔの値は温度変動に対する影響が抑制される。
このようにバイアス回路１１では、抵抗成分Ｚｒを設け、第１のＮＭＯＳトランジスタＱ３のソースとグランドＧＮＤとの間に電圧Ｖｒを発生させることで、温度上昇等によって発生するトランスコンダクタンスｇｍ１値の低下を相殺するようにしている。
また、第１のＮＭＯＳトランジスタＱ３のバックゲートをグランドＧＮＤに接続すると、ソース−バックゲート間の電圧Ｖｓｂが発生し、閾値電圧Ｖｔｈの変動が発生する。しかし、このとき抵抗成分Ｚｒを設けていることから、合成トランスコンダクタンスｇｍｔの温度依存性を抑えることが可能となり、有効な手段となる。
なお、ＭＯＳトランジスタＱ１〜Ｑ４のチャネル幅またはチャネル長に可変範囲を持たせ、合成トランスコンダクタンスｇｍｔの調整範囲を持たせることもできる。
また、一般に半導体集積回路（ＩＣ）内の抵抗はバラツキが少なくとも１０％はあるため、抵抗Ｒを半導体集積回路外に設けることが望ましい。
以上のように、本実施形態に係るバイアス回路１１では、第１のＮＭＯＳトランジスタＱ３のソースとグランドＧＮＤ間に抵抗成分Ｚｒを設け、これによりバイアス回路１１において合成トランスコンダクタンスｇｍｔの温度依存性を抑えている。
従って、所望のカットオフ周波数を設定できる高精度なｇｍ−Ｃフィルタ回路を従来技術より少ない実装面積で提供可能になる。
また、一般的なオペアンプを構成するときに用いる差動増幅器を必要としないため、それより低電圧(例えば、電源電圧１Ｖ以下)での動作も可能である。
［３．変形例］
次に、バイアス回路の変形例を説明する。図５はバイアス回路の変形例の構成を示す図である。なお、図３に示すバイアス回路１１と同様の構成要素については同一符号を用いて説明を省略する。
次に、バイアス回路の変形例を説明する。図５はバイアス回路の変形例の構成を示す図である。なお、図３に示すバイアス回路１１と同様の構成要素については同一符号を用いて説明を省略する。
図５に示すバイアス回路２１では、図３に示すバイアス回路１１の構成に加え、第２のＰＭＯＳトランジスタＱ２のソースと電源ＶＤＤとの間に第２の抵抗成分Ｚｓを設けたバイアス回路である。
このように抵抗成分Ｚｒに加え、第２の抵抗成分Ｚｓを設けることにより、トランスコンダクタンス成分ｇｍｔの温度依存性をより抑えることができる。
本発明に係る実施の一形態について具体的に説明したが、本発明は、上述した実施の形態に限定されるものでなく、本発明の技術的思想に基づく各種の変形は可能である。
１ バイアス回路
１０ ｇｍ−Ｃフィルタ部
１１ バイアス回路
Ｑ１ 第１のＰＭＯＳトランジスタ
Ｑ２ 第２のＰＭＯＳトランジスタ
Ｑ３ 第１のＮＭＯＳトランジスタ
Ｑ４ 第２のＮＭＯＳトランジスタ
Ｒ１ 抵抗
Ｚｒ 抵抗成分
Ｚｓ 第２の抵抗成分
１０ ｇｍ−Ｃフィルタ部
１１ バイアス回路
Ｑ１ 第１のＰＭＯＳトランジスタ
Ｑ２ 第２のＰＭＯＳトランジスタ
Ｑ３ 第１のＮＭＯＳトランジスタ
Ｑ４ 第２のＮＭＯＳトランジスタ
Ｒ１ 抵抗
Ｚｒ 抵抗成分
Ｚｓ 第２の抵抗成分
Claims (5)
- 第１電流源をなす第１のＰＭＯＳトランジスタと、
第１のＰＭＯＳトランジスタのソース及びバックゲートは電源に接続され、前記第１のＰＭＯＳトランジスタのカレントミラー回路を構成し、第２電流源をなす第２のＰＭＯＳトランジスタと、第２のＰＭＯＳトランジスタのゲートとドレインが前記第１のＰＭＯＳトランジスタのゲートに接続され、第２のＰＭＯＳトランジスタのソース及びバックゲートは電源に接続され、
前記第１電流源からそのドレインに電流が供給される第１のＮＭＯＳトランジスタと、
前記第１のＮＭＯＳトランジスタのバックゲートとソースが接続され、前記第１のＰＭＯＳトランジスタと前記第１のＮＭＯＳトランジスタのドレイン同士が接続され、
前記第１のＮＭＯＳトランジスタとカレントミラー回路を構成し、前記第２電流源からそのドレインに電流が供給される第２のＮＭＯＳトランジスタと、
前記第２のＮＭＯＳトランジスタのバックゲートとソースが接続され、
第２のＰＭＯＳトランジスタと第２のＮＭＯＳトランジスタのドレイン同士が接続され、
前記第１のＮＭＯＳトランジスタのゲートとドレインには第２のＮＭＯＳトランジスタのゲートと接続され、
前記第２のＮＭＯＳトランジスタのソースとグランドとの間に接続された抵抗と、を備え、
さらに、前記第１のＮＭＯＳトランジスタのソースとグランドとの間に前記第１のＮＭＯＳトランジスタのトランスコンダクタンス調整用の抵抗成分としての三極管領域で動作するＭＯＳトランジスタを接続したバイアス回路。 - 前記第２のＰＭＯＳトランジスタのソースと電源との間に前記第２のＰＭＯＳトランジスタのトランスコンダクタンス調整用の第２の抵抗成分としての三極管領域で動作するＭＯＳトランジスタを接続した請求項１に記載のバイアス回路。
- 前記各抵抗成分としてのＺｒ又はＺｓは以下の数４及び／又は数５により設定する請求項１又は請求項２に記載のバイアス回路。ｇｍｔは、第１のＮＭＯＳトランジスタと抵抗成分Ｚｒとの合成トランスコンダクタンス又は第２のＰＭＯＳトランジスタと第２の抵抗成分Ｚｓとの合成トランスコンダクタンスであり、ｇｍ１は、第１のＮＭＯＳトランジスタ又は第２のＰＭＯＳトランジスタのトランスコンダクタンスである。
- オペレーショナル トランスコンダクタンス アンプリファとコンデンサとで構成されるｇｍ−Ｃフィルタ部と、当該ｇｍ−Ｃフィルタ部にバイアス電圧を出力するバイアス回路とを備え、
前記バイアス回路は、
第１電流源をなす第１のＰＭＯＳトランジスタと、
第１のＰＭＯＳトランジスタのソース及びバックゲートは電源に接続され、前記第１のＰＭＯＳトランジスタのカレントミラー回路を構成し、第２電流源をなす第２のＰＭＯＳトランジスタと、第２のＰＭＯＳトランジスタのゲートとドレインが前記第１のＰＭＯＳトランジスタのゲートに接続され、第２のＰＭＯＳトランジスタのソース及びバックゲートは電源に接続され、
前記第１電流源からそのドレインに電流が供給される第１のＮＭＯＳトランジスタと、
前記第１のＮＭＯＳトランジスタのバックゲートとソースが接続され、前記第１のＰＭＯＳトランジスタと前記第１のＮＭＯＳトランジスタのドレイン同士が接続され、
前記第１のＮＭＯＳトランジスタとカレントミラー回路を構成し、前記第２電流源からそのドレインに電流が供給される第２のＮＭＯＳトランジスタと、
前記第２のＮＭＯＳトランジスタのバックゲートとソースが接続され、
第２のＰＭＯＳトランジスタと第２のＮＭＯＳトランジスタのドレイン同士が接続され、
前記第１のＮＭＯＳトランジスタのゲートとドレインには第２のＮＭＯＳトランジスタのゲートと接続され、
前記第２のＮＭＯＳトランジスタのソースとグランドとの間に接続された抵抗と、を備え、
さらに、前記第１のＮＭＯＳトランジスタのソースとグランドとの間に前記第１のＮＭＯＳトランジスタのトランスコンダクタンス調整用の抵抗成分としての三極管領域で動作するＭＯＳトランジスタを接続し、
前記ｇｍ−Ｃフィルタ部は、前記第１のＮＭＯＳトランジスタのドレインの電圧を前記バイアス電圧として入力するｇｍ−Ｃフィルタ回路。 - オペレーショナル トランスコンダクタンス アンプリファとコンデンサとで構成されるｇｍ−Ｃフィルタ部と、当該ｇｍ−Ｃフィルタ部にバイアス電圧を出力するバイアス回路とを備え、
前記バイアス回路は、
第１電流源をなす第１のＰＭＯＳトランジスタと、
第１のＰＭＯＳトランジスタのソース及びバックゲートは電源に接続され、前記第１のＰＭＯＳトランジスタのカレントミラー回路を構成し、第２電流源をなす第２のＰＭＯＳトランジスタと、第２のＰＭＯＳトランジスタのゲートとドレインが前記第１のＰＭＯＳトランジスタのゲートに接続され、第２のＰＭＯＳトランジスタのソース及びバックゲートは電源に接続され、
前記第１電流源からそのドレインに電流が供給される第１のＮＭＯＳトランジスタと、
前記第１のＮＭＯＳトランジスタのバックゲートとソースが接続され、前記第１のＰＭＯＳトランジスタと前記第１のＮＭＯＳトランジスタのドレイン同士が接続され、
前記第１のＮＭＯＳトランジスタとカレントミラー回路を構成し、前記第２電流源からそのドレインに電流が供給される第２のＮＭＯＳトランジスタと、
前記第２のＮＭＯＳトランジスタのバックゲートとソースが接続され、
第２のＰＭＯＳトランジスタと第２のＮＭＯＳトランジスタのドレイン同士が接続され、
前記第１のＮＭＯＳトランジスタのゲートとドレインには第２のＮＭＯＳトランジスタのゲートと接続され、
前記第２のＮＭＯＳトランジスタのソースとグランドとの間に接続された抵抗と、を備え、
さらに、前記第１のＮＭＯＳトランジスタのソースとグランドとの間に前記第１のＮＭＯＳトランジスタのトランスコンダクタンス調整用の抵抗成分としての三極管領域で動作するＭＯＳトランジスタを接続するための接続端子を設けた半導体集積回路。
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