JP2008514130A - 広い同調域を有する線形トランスコンダクタンスセル - Google Patents

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Abstract

トランスコンダクタンスセルが開示されている。トランスコンダクタンスセルは片端接地の(single-ended)ものであってもよいし、あるいは差動のものであってもよい。トランスコンダクタンスセルは同調可能な劣化回路を備えることができる。同調可能な劣化回路は直列接続された複数の電界効果トランジスタを有することができ、該電界効果トランジスタのそれぞれは同調電圧を受けるよう構成されたゲートを有する、
【選択図】図4

Description

本開示は一般的には電子機器に関するものであり、さらに詳しくは良好な同調域を有するトランスコンダクタンス(transconductance)セルに関するものである。
今日、ほとんど全ての電子適用において広範囲にわたってフィルタが使用されている。フィルタは、周波数に関する信号の振幅および、または位相特性を変更する電子ネットワークである。従って、フィルタは、ある周波数範囲内の信号を強調し、他の周波数範囲内の信号を阻止するために電子回路において使用されてもよい。フィルタの動作(behavior)は、その伝達関数の式により周波数領域において数学的に表される。この伝達関数は、様々な周波数での入力信号の振幅に対するフィルタの効果を表している。
トランスコンダクタンスセル(Gmセル)は、ローパスフィルタのような、フィルタ設計の基本的構築(building)ブロックとしてしばしば使用されている。ローパスフィルタは低周波信号を通過させ、そのフィルタの極(pole)周波数より上の周波数における信号を阻止する。フィルタの極周波数は、信号出力が中心周波数より3デシベル下がった(drops)周波数に等しい。極周波数より下の周波数の範囲は、フィルタの通過域として知られている。理想のローパスフィルタは、その通過域にわたってフラットな(flat)応答を有する伝送関数を有している。しかし、実際の実施においては、ローパスフィルタは、Gmセルの非直線性のためにその通過域において信号ひずみ(distortion)を受ける可能性がある。従って、ローパスフィルタ設計のために改善された直線性を有するGmセルが必要とされ続けている。
本願の一つの観点において、トランスコンダクタンスセルは、直列接続された複数の電界効果トランジスタを有する同調可能な劣化回路を備え、電界効果トランジスタのそれぞれは、同調電圧を受けるよう構成されたゲートを有している。
本願の別の観点において、トランスコンダクタンスセルは、同調電圧を受けるよう構成されたタップ付き(tapped)電圧分割器(divider)ネットワークを有する同調可能な劣化回路を備えている。この同調可能な劣化回路は更に、直列接続された複数の電界効果トランジスタを備え、該電界効果トランジスタのそれぞれはタップの異なる1つに結合されたゲートを有している。
本発明の更に別の観点において、差動(differential)トランスコンダクタンスセルは、一対の入力トランジスタと、直列接続された複数の電界効果トランジスタを備えた第1のレッグおよび直列接続された複数の電界効果トランジスタを備えた第2のレッグを有する同調可能な劣化回路とを具備し、該第1のレッグの一端は入力トランジスタの第1のものに結合され、該第2のレッグの一端は入力トランジスタの第2のものに結合され、該電界効果トランジスタのそれぞれは同調電圧を受けるように構成されたゲートを有している。
本発明の別の観点において、差動トランスコンダクタンスセルは、一対の入力装置と、直列接続された複数の電界効果トランジスタを備えた第1のレッグおよび直列接続された複数の電界効果トランジスタを備えた第2のレッグを有する同調可能な劣化回路とを具備し、前記第1のレッグの一端は入力トランジスタの第1のものに結合され、第2のレッグの一端は入力トランジスタの第2のものに結合されている。該同調可能な劣化回路は更に、複数のタップの異なる1つに結合されたゲートを有する電界効果トランジスタの各対を用いて同調電圧を受けるよう構成されたタップ付き電圧分割器ネットワークを備え、該電界効果トランジスタ対のそれぞれは、第1のレッグからの電界効果トランジスタの1つと、第2のレッグからの電界効果トランジスタの1つを備える。
本発明の更に別の観点において、フィルタは同調可能な劣化回路を有するトランスコンダクタンスセルを備え、該同調可能な劣化回路は直列接続された複数の電界効果トランジスタを有し、該電界効果トランジスタのそれぞれは同調電圧を受けるよう構成されたゲートを有している。該フィルタは更に、トランスコンダクタンスセルの出力に結合されたシャント(shunt)キャパシタを備えている。
本発明の他の実施形態は、本発明の様々な実施形態がイラストにより図示・説明されている以下の詳細な説明から当業者に容易に明らかになることが認識される。お分かりのとおり、本発明は他の異なる実施形態が可能であり、そのそれぞれの詳細は全て、本発明の技術的範囲を逸脱することなく様々な他の点において改良可能である。従って、図面と詳細な説明は限定的なものではなく本質的に例示的なものであると解釈すべきである。
本発明の観点は、添付図面において限定的ではなく例示的に図示されている。
添付の図面と関連して以下に記載する詳細な説明は本発明の様々な実施形態の説明のためのものであり、本発明が実践されうる唯一の実施形態を表すものではない。この開示に記載されている各実施形態は本発明の一例として提供されているに過ぎず、必ずしも他の実施形態より好ましいあるいは有効なものであるとは限らないと解釈すべきである。本発明を徹底的に理解するために、詳細な説明には具体的な詳細が含まれている。しかし、本発明はこれらの具体的な詳細がなくとも実施可能であることが当業者に明らかになるであろう。本発明の概念を曖昧にすることを避ける目的で、いくつかの例においては周知の構成や装置がブロック図で図示されている。
図1はフィルタの機能的ブロック図である。フィルタ102は、所望のフィルタ応答を発生するために、出力回路中にシャントキャパシタCを有するGmセル104を使用してもよい。フィルタ102の伝達関数は、周波数領域において次の式によって表される。
Figure 2008514130
ここで、GmはGmセルのトランスコンダクタンスである。
先に説明したとおり、フィルタの極周波数は、信号出力Voutが中心周波数より3デシベル下った周波数に等しい。この定義を考慮すると、極周波数はトランスコンダクタンスと共に変化することが検査により即座にわかる。従って、フィルタの帯域通過はGmセル104のトランスコンダクタンスを調整することで制御可能である。
図2は、対称ソース結合差動(symmetrical source-coupled differential)増幅器を具備するGmセルの概略図である。Gmセル104は、一対の入力n−チャネル(n-channel)電界効果トランジスタ(FET)202aおよび202bを有するものとして図示されているが、その代わりに、一対のp−チャネル(p-channel)FETを用いて実施されることができる。各入力FET202aおよび202bは、そのドレイン回路中にアクティブ(active)負荷204aおよび204bをそれぞれ含んでいる。アクティブ負荷はp−チャネルFETとして図示されているが、その代わりにn−チャネルFETであることができる。Gmセル104は更に、各入力FET202aおよび202bのソース回路中でフィードバック抵抗器Rを用いて実施される劣化回路206を含んでいてもよい。定電流源208は劣化回路206に結合されていてもよい。
フィードバック抵抗器RはGmセル104の直線性を改善するために使用されることができ、結果的にその通過域にわたって比較的平坦な応答を有する伝達関数が得られる。残念ながら、フィードバック抵抗器Rは、結果的に固定トランスコンダクタンスを有するGmセル104を生じさせ、従って、フィルタの通過域を調整して、プロセス、電圧および気温変化を補償することは難しい可能性がある。フィルタの通過域がプロセス、電圧および気温変化にわたって一定のままであることを保証するために、Gmセルのトランスコンダクタンスは調整可能でなければならない。これは、固定フィードバック抵抗器Rを可変フィードバック抵抗器と交換することにより達成可能である。
図3は、劣化回路において可変フィードバック抵抗器として電界効果トランジスタ(FET)を使用している同調可能なGmセルの概略図である。Gmセル104は、そのコレクタ回路中にアクティブ負荷304aおよび304bをそれぞれ有する一対の入力バイポーラ(bipolar)トランジスタ302aおよび302bを含んでいてもよい。Gm104は更に、各入力トランジスタ302aおよび302bのエミッタ回路においてFET308aおよび308bを用いて実施されている同調可能な劣化回路306を含んでいてもよい。定電流源310は、この同調可能な劣化回路306に結合されていてもよい。
FET308aおよび308bは、同調電圧をゲートに印加することによってGmセル104のトランスコンダクタンスを変化させるための手段を備えている。このアプローチの欠点は、フィルタの直線性がFET308aおよび308bの非直線性のために悪化する可能性があることである。この状況を改善するために、図4に示されているように、一対の固定抵抗器Rは、1つが各入力トランジスタ302aおよび302bのエミッタ回路中に挿入された状態で、同調可能な劣化回路306において使用されることができる。図4に示されているように、FETと組み合わせて固定抵抗器を用いて実施される劣化回路は、結果的に、同調範囲を減少させるが、直線性における何らかの改善をもたらすことができる。
FETの非直線性は、図5に示されているドレイン特性カーブのセットを参照して論じられる。各ドレイン特性カーブは、1つの与えられたゲートソース電圧(VGS)に対するドレイン-ソース電圧(VDS)の関数としてドレイン-ソース電流(IDS)を示している。
ドレイン特性カーブは2つの領域:トリオード(triode)領域502と飽和領域504、に分割される。トリオード領域502において、ドレイン特性は以下の式で示される:
Figure 2008514130
ここで、μは多数キャリアの移動度である;
Oは単位面積当りのゲートキャパシタンスである;
Lはチャネル長である;
Wはチャネル幅である;及び
TはFETが伝導を開始する閾値ゲート-ソース電圧VGSである。
FETの抵抗rDSはドレイン-ソース電流(VDS/IDS)によって分割されるドレイン-ソース電流に等しく、式(2)から次のように導き出される:
Figure 2008514130
式(3)は以下のように書き換え可能である:
Figure 2008514130
式(4)から検査によって、分母の最後の項がゼロになると、FETの抵抗rDSはドレイン-ソース電圧VDSから独立することが即座にわかる。換言すると、ゲート-ソース電圧VGSがプロセス、電圧及び気温変化を補償するために固定値に合わせられる(tuned)と、信号が入力トランジスタ302aおよび302b(図3参照)のベースに与えられたときのドレイン-ソース電圧VDSの変化に関わらず、フィードバック抵抗rDSは、分母の最後の項がゼロになると一定になる。従って、この項はFETの直線性をよく示し、以降、直線性ファクタfLINとして表される:
Figure 2008514130
式(5)は、静止(quiescent)ドレイン-ソース電圧VDSを低下させて、同調あるいはゲート-ソース電圧VGSを増加させることにより、FETの直線性を改善することができることを表している。これは、各ドレイン特性カーブが、より低いドレイン-ソース電圧VDSでより直線形になることを図示している図5と一致している。図5は更に、トリオード領域502における任意の与えられたドレイン-ソース電圧VDSに関して、ゲート-ソース電圧VGSが増加するにつれて、ドレイン特性カーブが次第に、より直線的になることを図示している。
図6は、トリオード領域の線形部分において動作する劣化FETを使用する同調可能なGmセルの概略図である。このアプローチの結果、セルの直線性を損なうことなく広い同調範囲が得られる。Gmセル104は一対の入力装置を含んでいる。これらの入力装置は図6においてバイポーラトランジスタ602aおよび602bとして示されているが、その代わりに、任意の入力装置であってもよい。この例において、バイポーラトランジスタ602aおよび602bはそれぞれ、それらの各コレクタ回路中にアクティブ負荷604aおよび604bを有していてもよい。Gmセル104は更に、入力装置に結合された同調可能な劣化回路606を含んでいてもよく、図6に示されている例ではバイポーラトランジスタ602aおよび602bのエミッタに結合されている。定電流源608は同調可能な劣化回路606に結合されてもよい。
図6に示されているように、同調可能な劣化回路606は、一方のバイポーラトランジスタ602aのエミッタに結合されている第1のレッグ610aと、他方のバイポーラトランジスタ602bのエミッタに結合されている第2のレッグ610bとを含むことができる。第1のレッグ610aは、第1のセットのFET(Q11〜Q1n)と直列接続されたフィードバック抵抗器Rを含んでいてもよく、第2のレッグ610bは第2のセットのFET(Q21〜Q2n)と直列接続されたフィードバック抵抗器Rを含んでいてもよい。“直列”接続とは、同じ電流が構成部分を通って流れることを意味する。図6において、同調可能な劣化回路606の第1(あるいは第2)のレッグにおけるフィードバックトランジスタおよびFETは、同じドレイン-ソース電流IDSがそれらの各々を通って流れるので直列であると言われる。直列“接続”とは、図示されているように直接的であることが可能であり、あるいは、状況において適切な場合には、例えば、介在するまたは中間の装置や他の手段を経由して、間接的であることができる。
同調可能な劣化回路606は更に、タップ付き電圧分割器ネットワーク612を含んでもよい。図6に図示されている例において、タップ付き電圧分割器ネットワーク612が、直列接続された多数の抵抗器Rbと共に示されている。もっとも、他の電圧分割器ネットワークを使用してもよい。タップ付き電圧分割器ネットワーク612は同調電圧を受けるための正の入力と、抵抗器Rgndを介して接地端子に接続されている負の入力とを含んでいる。タップ付き電圧分割器ネットワークは更にn個のタップを含んでいる。図6に示されているように、第1のタップT1 は、第1および第2のレッグ610aおよび610bのそれぞれにおけるFETQ11およびQ21 のゲートに接続されている。同様に第2のタップT2 はFETQ12およびQ22 のゲートに接続されていることが示されており、第nのタップTn はFETQ1nおよびQ2n のゲートに接続されていることが示されている。
構成部分の値は、良好な同調範囲を有する線形Gmセルが得られるように選択されることができる。これは、様々な方法で達成可能である。構成部分の値を選択するのに適した開始ポイントは、バイポーラトランジスタ602aおよび602bのゼロ励起動作ポイントである。典型的に“静止”ポイントと呼ばれるゼロ励起動作ポイントは、アクティブ領域において、好ましくは、各トランジスタの出力特性カーブの中央においてトランジスタをバイアスするよう選択されることができる。それぞれの静止ポイントで動作するトランジスタを用いて、極周波数より下の入力信号の経時変化した(time-varyng) イクスカーション(excursions)を出力において忠実に再生しなければならない。
各バイポーラトランジスタ602aおよび602bを通った静止電流が判定されると、劣化回路606中の各FETに関するドレイン-ソース電圧VDS は式(2)を用いて計算されることができる。計算されたドレイン-ソース電圧VDSが比較的小さい場合、Gmセルは劣化回路606の各レッグ610aおよび610bにおける1つのFETを用いて妥当な直線性を有して動作することができる。しかし、計算されたドレイン-ソース電圧VDS が増加するにつれて、図5のドレイン特性カーブから検査によって分かるように、単一のFETは非直線的に動作しはじめることができる。劣化回路606の各レッグ610aおよび610b中のマルチプル(multiple)のFETを使用することによって、各FETのドレイン-ソース電圧VDS を減少させることができる。図5を参照すると、これはトリオード領域の線形部分に向かってドレイン特性カーブの下方に各FETの動作ポイントを移動させ、その結果より直線的なGmセルになる。
FETの適切な数が決定されると、ゲート-ソース電圧VGSを増加させることにより直線性が更に改善されることができる。これは、劣化回路606中の電圧分割器ネットワーク612を用いて達成されてもよい。より低いFETQ11およびQ21(VGS1)のためのゲート-ソース電圧VGSは、電圧分割器ネットワーク612への負の入力において抵抗器Rgndによって設定されることができる。FETに印加されるゲート-ソース電圧VGSは、各タップ間の一連の抵抗器Rbを用いて電圧分割器ネットワークの一番下から一番上へ徐々に増加されることができる。各FETに印加されるゲート-ソース電圧VGSは、それの直ぐ下のFETのドレイン-ソースVDS電圧の降下を補償するために増加されなければならない。従って、FETQ12およびQ22のゲート-ソースVGSは、VGS1+ΔVでなければならず、またFETQ1nおよびQ2nのゲート-ソースVGSは、VGS1+nΔVでなければならない。ここでΔVは次式により表される:
Figure 2008514130
開示されている実施形態の上記した説明は、当業者が本発明を行ったり使用したりすることを可能にするために提供されている。これらの実施形態への様々な改良は当業者に容易に明らかとなり、ここに規定されている一般的原理は本発明の技術的範囲を逸脱することなく他の実施形態に適応されることができる。従って、本発明はここに示されている実施形態に制限されるものではなく、ここに開示されている原理及び新規の特徴と一致する最も広い技術範囲を与えられる。
Gmセルを用いたフィルタの機能的ブロック図。 対称ソース結合差動増幅器を使用するGmセルの概略図。 劣化回路において可変抵抗器として電界効果トランジスタ(FETs)を使用する同調可能なGmセルの概略図。 劣化回路において固定抵抗器と組み合わせて電界効果トランジスタ(FETs)を使用する同調可能なGmセルの概略図。 FETのドレイン特性カーブを示す図。 トリオード領域の線形部分において動作する劣化FETを使用する同調可能なGmセルの概略図。

Claims (21)

  1. 直列接続された複数の電界効果トランジスタを有する同調可能な劣化回路を具備し、前記電界効果トランジスタのそれぞれは同調電圧を受けるよう構成されたゲートを有する、トランスコンダクタンスセル。
  2. 前記同調可能な劣化回路は更に、前記電界効果トランジスタに直列接続されているフィードバック抵抗器を具備する、請求項1に記載のトランスコンダクタンスセル。
  3. 前記同調可能な回路は更に、タップの異なる1つを経由して前記電界効果トランジスタの各々に同調電圧を印加するように構成されたタップ付き電圧分割器ネットワークを具備する、請求項1に記載のトランスコンダクタンスセル。
  4. 前記タップ付き電圧分割器ネットワークは、前記同調電圧が前記タップ付き電圧分割器ネットワークに印加されると隣接する複数のタップ対のそれぞれの間に差動電圧を発生するよう構成され、前記差動電圧は電界効果トランジスタのうちの1つの静止ドレイン-ソース電圧に等しい、請求項3に記載のトランスコンダクタンスセル。
  5. 前記タップ付き電圧分割器ネットワークは直列接続された1以上の抵抗器を具備し、前記1以上の抵抗器のそれぞれは異なる隣接する複数のタップ対の間に配置されている、請求項3に記載のトランスコンダクタンスセル。
  6. 前記1以上の抵抗器のそれぞれは、同調電圧が前記タップ付き電圧分割器ネットワークに印加されると、隣接する複数のタップ対のそれぞれの間において差動電圧となる値を有し、前記差動電圧は前記電界効果トランジスタのうちの1つの前記静止ドレイン-ソース電圧に等しい、請求項5に記載のトランスコンダクタンスセル。
  7. 同調電圧を受けるよう構成されたタップ付き電圧分割器ネットワークと、直列接続された複数の電界効果トランジスタとを有する同調可能な劣化回路を具備し、前記電界効果トランジスタのそれぞれは複数のタップの中の異なる1つに結合されたゲートを有する、トランスコンダクタンスセル。
  8. 前記同調可能な劣化回路は更に、前記電界効果トランジスタに直列接続されたフィードバック抵抗器を具備する、請求項7に記載のトランスコンダクタンスセル。
  9. 前記タップ付き電圧分割器ネットワークは直列接続された1以上の抵抗器を具備し、前記1以上の抵抗器のそれぞれは異なる隣接する複数のタップ対の間に配置されている、請求項7に記載のトランスコンダクタンスセル。
  10. 前記1以上の抵抗器のそれぞれは、同調電圧が前記タップ付き電圧分割器ネットワークに印加されるとそれぞれ異なる隣接する複数のタップ対の間において差動電圧となる値を有し、前記差動電圧は前記電界効果トランジスタのうちの1つの前記静止ドレイン-ソース電圧に等しい、請求項9に記載のトランスコンダクタンスセル。
  11. 下記を具備する差動トランスコンダクタンスセル:
    一対の入力トランジスタ;及び
    直列接続された複数の電界効果トランジスタを備える第1のレッグおよび直列接続された複数の電界効果トランジスタを備える第2のレッグを有する同調可能な劣化回路;
    ここにおいて、前記第1のレッグの一端は前記入力トランジスタの第1のものに結合され、前記第2のレッグの一端は前記入力トランジスタの第2のものに結合され、前記電界効果トランジスタのそれぞれは同調電圧を受けるよう構成されたゲートを有する。
  12. 前記同調可能な劣化回路はさらに、前記第1のレッグにおいて前記電界効果トランジスタと直列接続された第1のフィードバック抵抗器と、前記第2のレッグにおいて前記電界効果トランジスタと直列接続された第2のフィードバック抵抗器とを具備する、請求項11に記載のトランスコンダクタンスセル。
  13. 前記同調可能な回路は更にタップ付き電圧分割器ネットワークを具備し、前記複数のタップのそれぞれは電界効果トランジスタの異なる対に同調電圧を印加するように構成され、前記電界効果トランジスタ対のそれぞれは前記第1のレッグからの電界効果トランジスタのうちの1つと、前記第2のレッグからの電界効果トランジスタのうちの1つを備える、請求項11に記載のトランスコンダクタンスセル。
  14. 前記タップ付き電圧分割器ネットワークは、同調電圧が前記タップ付き電圧分割器ネットワークに印加されると各隣接する複数のタップ対の間に差動電圧を発生するよう構成され、前記差動電圧は前記電界効果トランジスタのうちの1つの静止ドレイン-ソース電圧に等しい、請求項13に記載のトランスコンダクタンスセル。
  15. 前記タップ付き電圧分割器ネットワークは直列接続された1以上の抵抗器を具備し、前記1以上の抵抗器のそれぞれは異なる隣接する複数のタップ対の間に配置されている、請求項13に記載のトランスコンダクタンスセル。
  16. 前記1以上の抵抗器のそれぞれは、同調電圧が前記タップ付き電圧分割器ネットワークに印加されると、異なる隣接する複数のタップ対のそれぞれの間において差動電圧となる値を有し、前記差動電圧は前記電界効果トランジスタのうちの1つの前記静止ドレイン-ソース電圧に等しい、請求項15に記載のトランスコンダクタンスセル。
  17. 下記を含むトランスコンダクタンスセル:
    一対の入力装置;及び
    直列接続された複数の電界効果トランジスタを備える第1のレッグと直列接続された複数の電界効果トランジスタを備える第2のレッグとを有する同調可能な劣化回路;
    ここにおいて、前記第1のレッグの一端は前記入力トランジスタの第1のものに結合され、前記第2のレッグの一端は前記入力トランジスタの第2のものに結合され、前記同調可能な劣化回路は更に同調電圧を受けるよう構成されたタップ付き電圧分割器ネットワークを有し、各電界効果トランジスタ対は複数のタップの異なる1つに結合されたゲートを有し、前記各電界効果トランジスタ対は前記第1のレッグからの前記電界効果トランジスタの1つと、前記第2のレッグからの前記電界効果トランジスタの1つを備える。
  18. 前記同調可能な劣化回路は更に、前記第1のレッグにおいて前記電界効果トランジスタと直列接続された第1のフィードバック抵抗器と、前記第2のレッグにおいて前記電界効果トランジスタと直列接続された第2のフィードバック抵抗器とを具備する、請求項17に記載のトランスコンダクタンスセル。
  19. 前記タップ付き電圧分割器ネットワークは直列接続された1以上の抵抗器を具備し、前記1以上の抵抗器は異なる隣接する複数のタップ対の間に配置されている、請求項17に記載のトランスコンダクタンスセル。
  20. 前記1以上の抵抗器のそれぞれは、同調電圧が前記タップ付き電圧分割器ネットワークに印加されると、異なる隣接する複数のタップ対のそれぞれの間において差動電圧となる値を有し、前記差動電圧は前記電界効果トランジスタの静止ドレイン-ソース電圧に等しい、請求項19に記載のトランスコンダクタンスセル。
  21. 下記を具備するフィルタ:
    同調可能な劣化回路を有するトランスコンダクタンスセル、ここにおいて前記同調可能な劣化回路は直列接続された複数の電界効果トランジスタを有する、前記電界効果トランジスタのそれぞれは、同調電圧を受けるよう構成されたゲートを有する;
    前記トランスコンダクタンスセルの出力に結合されたシャントキャパシタ。
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