JP2003188655A - 増幅回路 - Google Patents
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Abstract
(57)【要約】
【課題】 従来のゲイン制御可能な増幅回路は、線形性
が良くないために、特に入力信号の振幅が大きくなると
波形に歪みが生じて広いダイナミックレンジを確保でき
なくなりＳＮ比等の諸性能が悪化するという課題があっ
た。 【解決手段】 増幅回路において、ＮＭＯＳトランジス
タ３，４，１２，１３と、ＮＭＯＳトランジスタ３のゲ
ートに接続される可変電圧源７と、ＮＭＯＳトランジス
タ４のゲートに接続される可変電圧源１０と、ＮＭＯＳ
トランジスタ１２のゲートに接続される定電圧源１４
と、ＮＭＯＳトランジスタ３のソースとＮＭＯＳトラン
ジスタ１３のゲートとの間に介装される偶数段のＣＭＯ
Ｓインバータ回路１５，１６とを備え、可変電圧源７の
電圧値を可変電圧源１０の電圧値よりも信号未入力時の
バイアス電圧Ｖｅだけ高くする。
が良くないために、特に入力信号の振幅が大きくなると
波形に歪みが生じて広いダイナミックレンジを確保でき
なくなりＳＮ比等の諸性能が悪化するという課題があっ
た。 【解決手段】 増幅回路において、ＮＭＯＳトランジス
タ３，４，１２，１３と、ＮＭＯＳトランジスタ３のゲ
ートに接続される可変電圧源７と、ＮＭＯＳトランジス
タ４のゲートに接続される可変電圧源１０と、ＮＭＯＳ
トランジスタ１２のゲートに接続される定電圧源１４
と、ＮＭＯＳトランジスタ３のソースとＮＭＯＳトラン
ジスタ１３のゲートとの間に介装される偶数段のＣＭＯ
Ｓインバータ回路１５，１６とを備え、可変電圧源７の
電圧値を可変電圧源１０の電圧値よりも信号未入力時の
バイアス電圧Ｖｅだけ高くする。
Description
【０００１】
【発明の属する技術分野】この発明は、ラジオ受信機、
テレビ受信機、衛星放送受信機、ビデオレコーダ、移動
体通信機等に適用される増幅回路に係り、特にゲート接
地型構成を有して線形的なゲイン制御を可能とする増幅
回路に関するものである。
テレビ受信機、衛星放送受信機、ビデオレコーダ、移動
体通信機等に適用される増幅回路に係り、特にゲート接
地型構成を有して線形的なゲイン制御を可能とする増幅
回路に関するものである。
【０００２】
【従来の技術】図９は、従来のゲイン制御可能な増幅回
路の構成の一例を示す回路図である。図９において、１
０１は電圧源、１０２はソースが電圧源１０１に接続さ
れるＰＭＯＳトランジスタ、１０３はソースが電圧源１
０１に接続されるＰＭＯＳトランジスタ、１０４はＰＭ
ＯＳトランジスタ１０２のゲートおよびＰＭＯＳトラン
ジスタ１０３のゲートに接続される可変電圧源、１０５
はドレインがＰＭＯＳトランジスタ１０２のドレインに
接続されるＮＭＯＳトランジスタ、１０６はドレインが
ＰＭＯＳトランジスタ１０３のドレインに接続されるＮ
ＭＯＳトランジスタ、１０７はＮＭＯＳトランジスタ１
０５のソースおよびＮＭＯＳトランジスタ１０６のソー
スに接続される定電流源、１０８はＮＭＯＳトランジス
タ１０５のゲートに接続される入力端子、１０９は差動
信号を成す一方の入力信号を入力端子１０８に印加する
差動信号源、１１０はバイアス用の定電圧源、１１１は
ＮＭＯＳトランジスタ１０６のゲートに接続される入力
端子、１１２は差動信号を成す他方の入力信号を入力端
子１１１に印加する差動信号源、１１３はバイアス用の
定電圧源、１１４はＰＭＯＳトランジスタ１０２のソー
スとＰＭＯＳトランジスタ１０３のソースとの間に介装
されたＮＭＯＳトランジスタ、１１５はＮＭＯＳトラン
ジスタ１１４のゲートに接続される可変電圧源である。
路の構成の一例を示す回路図である。図９において、１
０１は電圧源、１０２はソースが電圧源１０１に接続さ
れるＰＭＯＳトランジスタ、１０３はソースが電圧源１
０１に接続されるＰＭＯＳトランジスタ、１０４はＰＭ
ＯＳトランジスタ１０２のゲートおよびＰＭＯＳトラン
ジスタ１０３のゲートに接続される可変電圧源、１０５
はドレインがＰＭＯＳトランジスタ１０２のドレインに
接続されるＮＭＯＳトランジスタ、１０６はドレインが
ＰＭＯＳトランジスタ１０３のドレインに接続されるＮ
ＭＯＳトランジスタ、１０７はＮＭＯＳトランジスタ１
０５のソースおよびＮＭＯＳトランジスタ１０６のソー
スに接続される定電流源、１０８はＮＭＯＳトランジス
タ１０５のゲートに接続される入力端子、１０９は差動
信号を成す一方の入力信号を入力端子１０８に印加する
差動信号源、１１０はバイアス用の定電圧源、１１１は
ＮＭＯＳトランジスタ１０６のゲートに接続される入力
端子、１１２は差動信号を成す他方の入力信号を入力端
子１１１に印加する差動信号源、１１３はバイアス用の
定電圧源、１１４はＰＭＯＳトランジスタ１０２のソー
スとＰＭＯＳトランジスタ１０３のソースとの間に介装
されたＮＭＯＳトランジスタ、１１５はＮＭＯＳトラン
ジスタ１１４のゲートに接続される可変電圧源である。
【０００３】次に、動作について説明する。ＰＭＯＳト
ランジスタ１０２およびＰＭＯＳトランジスタ１０３
は、アクティブ負荷として機能する。したがって、可変
電圧源１０４の電圧値を変化させることで、出力に係る
バイアス電圧を調整することが可能となる。また、差動
対を構成するＮＭＯＳトランジスタ１０５およびＮＭＯ
Ｓトランジスタ１０６により信号の電圧―電流変換を実
施して、ＰＭＯＳトランジスタ１０２のソースおよびＰ
ＭＯＳトランジスタ１０３のソースにおいて差動出力と
して取り出すことにより、図９に示される回路は差動増
幅回路として動作する。また、可変電圧源１１５の電圧
値をＮＭＯＳトランジスタ１１４が非飽和領域において
動作するように変化させることで、ＮＭＯＳトランジス
タ１１４を可変抵抗として機能させることができ、差動
増幅回路のゲインを制御することが可能となる。
ランジスタ１０２およびＰＭＯＳトランジスタ１０３
は、アクティブ負荷として機能する。したがって、可変
電圧源１０４の電圧値を変化させることで、出力に係る
バイアス電圧を調整することが可能となる。また、差動
対を構成するＮＭＯＳトランジスタ１０５およびＮＭＯ
Ｓトランジスタ１０６により信号の電圧―電流変換を実
施して、ＰＭＯＳトランジスタ１０２のソースおよびＰ
ＭＯＳトランジスタ１０３のソースにおいて差動出力と
して取り出すことにより、図９に示される回路は差動増
幅回路として動作する。また、可変電圧源１１５の電圧
値をＮＭＯＳトランジスタ１１４が非飽和領域において
動作するように変化させることで、ＮＭＯＳトランジス
タ１１４を可変抵抗として機能させることができ、差動
増幅回路のゲインを制御することが可能となる。
【０００４】
【発明が解決しようとする課題】トランジスタの素子特
性に係るパラメータは、通常各製造プロセス毎に生じる
微妙な製造環境の差異に起因して大きくばらつくことが
知られている（以降では、このような製造プロセス毎に
生じるトランジスタの素子特性のバラツキを製造バラツ
キと称するものとする）。同一チップ上に形成されたそ
れぞれのＰＭＯＳトランジスタについては特性のバラツ
キについて同一の傾向が見られ、またそれぞれのＮＭＯ
Ｓトランジスタについても特性のバラツキについて同一
の傾向が見られるけれども、図９に示される従来のゲイ
ン制御可能な増幅回路では、ＰＭＯＳトランジスタとＮ
ＭＯＳトランジスタとが混在するために、特に出力バイ
アス電圧にずれが生じることとなる。このような出力バ
イアス電圧のずれを補償するためには、出力部に複雑な
補正用回路を付加する必要があって、回路規模が大きく
なるという課題があった。また、製造バラツキに起因す
る出力バイアス電圧等の誤差を低減するためには、直流
電流源１０７の電流値を大きくする必要があり、結果的
に消費電力が増加するという課題があった。さらに、可
変抵抗として用いられるＮＭＯＳトランジスタ１１４に
ついては、変化する抵抗値の線形性が悪く、特に入力信
号の振幅が大きくなると波形に歪みが生じて広いダイナ
ミックレンジを確保することができなくなり、結果的に
例えばＳＮ比等の回路の諸性能を悪化させるという課題
があった。なお、以降の説明においては、製造バラツキ
に起因して増幅回路に生じる直流バイアス電圧の設計値
からのずれをＤＣオフセットと称するものとする。
性に係るパラメータは、通常各製造プロセス毎に生じる
微妙な製造環境の差異に起因して大きくばらつくことが
知られている（以降では、このような製造プロセス毎に
生じるトランジスタの素子特性のバラツキを製造バラツ
キと称するものとする）。同一チップ上に形成されたそ
れぞれのＰＭＯＳトランジスタについては特性のバラツ
キについて同一の傾向が見られ、またそれぞれのＮＭＯ
Ｓトランジスタについても特性のバラツキについて同一
の傾向が見られるけれども、図９に示される従来のゲイ
ン制御可能な増幅回路では、ＰＭＯＳトランジスタとＮ
ＭＯＳトランジスタとが混在するために、特に出力バイ
アス電圧にずれが生じることとなる。このような出力バ
イアス電圧のずれを補償するためには、出力部に複雑な
補正用回路を付加する必要があって、回路規模が大きく
なるという課題があった。また、製造バラツキに起因す
る出力バイアス電圧等の誤差を低減するためには、直流
電流源１０７の電流値を大きくする必要があり、結果的
に消費電力が増加するという課題があった。さらに、可
変抵抗として用いられるＮＭＯＳトランジスタ１１４に
ついては、変化する抵抗値の線形性が悪く、特に入力信
号の振幅が大きくなると波形に歪みが生じて広いダイナ
ミックレンジを確保することができなくなり、結果的に
例えばＳＮ比等の回路の諸性能を悪化させるという課題
があった。なお、以降の説明においては、製造バラツキ
に起因して増幅回路に生じる直流バイアス電圧の設計値
からのずれをＤＣオフセットと称するものとする。
【０００５】この発明は上記のような課題を解決するた
めになされたもので、簡単な構成でバイアス電圧の誤差
を除去して消費電力を低減することができる増幅回路を
得ることを目的とする。
めになされたもので、簡単な構成でバイアス電圧の誤差
を除去して消費電力を低減することができる増幅回路を
得ることを目的とする。
【０００６】また、この発明は、回路の諸特性を悪化さ
せないように線形性に優れたゲイン制御を実現すること
ができる増幅回路を得ることを目的とする。
せないように線形性に優れたゲイン制御を実現すること
ができる増幅回路を得ることを目的とする。
【０００７】
【課題を解決するための手段】この発明に係る増幅回路
は、第１の可変電圧源および差動信号を成す一方の入力
信号を印加する第１の差動信号源にゲートが接続される
第１のＭＯＳトランジスタと、第１のＭＯＳトランジス
タのソースにドレインが接続され第２の可変電圧源およ
び差動信号を成す他方の入力信号を印加する第２の差動
信号源にゲートが接続される第２のＭＯＳトランジスタ
と、第１のＭＯＳトランジスタのソースにソースが接続
され定電圧源にゲートが接続される第３のＭＯＳトラン
ジスタと、第１のＭＯＳトランジスタのソースにドレイ
ンが接続される第４のＭＯＳトランジスタと、第１のＭ
ＯＳトランジスタのソースと第４のＭＯＳトランジスタ
のゲートとの間に介装される偶数段のＣＭＯＳインバー
タ回路とを有して構成され、第１の可変電圧源の電圧値
が第２の可変電圧源の電圧値よりもおおよそ信号未入力
時の第１のＭＯＳトランジスタのソース電位だけ高く設
定され、第１のＭＯＳトランジスタから第４のＭＯＳト
ランジスタのすべてがＮＭＯＳトランジスタあるいはＰ
ＭＯＳトランジスタのいずれか一方のＭＯＳトランジス
タとして与えられようにしたものである。
は、第１の可変電圧源および差動信号を成す一方の入力
信号を印加する第１の差動信号源にゲートが接続される
第１のＭＯＳトランジスタと、第１のＭＯＳトランジス
タのソースにドレインが接続され第２の可変電圧源およ
び差動信号を成す他方の入力信号を印加する第２の差動
信号源にゲートが接続される第２のＭＯＳトランジスタ
と、第１のＭＯＳトランジスタのソースにソースが接続
され定電圧源にゲートが接続される第３のＭＯＳトラン
ジスタと、第１のＭＯＳトランジスタのソースにドレイ
ンが接続される第４のＭＯＳトランジスタと、第１のＭ
ＯＳトランジスタのソースと第４のＭＯＳトランジスタ
のゲートとの間に介装される偶数段のＣＭＯＳインバー
タ回路とを有して構成され、第１の可変電圧源の電圧値
が第２の可変電圧源の電圧値よりもおおよそ信号未入力
時の第１のＭＯＳトランジスタのソース電位だけ高く設
定され、第１のＭＯＳトランジスタから第４のＭＯＳト
ランジスタのすべてがＮＭＯＳトランジスタあるいはＰ
ＭＯＳトランジスタのいずれか一方のＭＯＳトランジス
タとして与えられようにしたものである。
【０００８】この発明に係る増幅回路は、第１の電圧源
および差動信号を成す一方の入力信号を印加する第１の
差動信号源にゲートが接続される第１のＭＯＳトランジ
スタと、第１のＭＯＳトランジスタのソースにドレイン
が接続され第２の電圧源および差動信号を成す他方の入
力信号を印加する第２の差動信号源にゲートが接続され
る第２のＭＯＳトランジスタと、第１のＭＯＳトランジ
スタのソースにソースが接続され第３の電圧源および差
動信号を成す他方の入力信号を印加する第３の差動信号
源にゲートが接続される第３のＭＯＳトランジスタと、
第１のＭＯＳトランジスタのソースにドレインが接続さ
れ第４の電圧源および差動信号を成す一方の入力信号を
印加する第４の差動信号源にゲートが接続される第４の
ＭＯＳトランジスタと、第１のＭＯＳトランジスタのソ
ースにソースが接続され定電圧源にゲートが接続される
第５のＭＯＳトランジスタと、第１のＭＯＳトランジス
タのソースにドレインが接続される第６のＭＯＳトラン
ジスタと、第１のＭＯＳトランジスタのソースと第６の
ＭＯＳトランジスタのゲートとの間に介装される偶数段
のＣＭＯＳインバータ回路とを有して構成され、第１の
電圧源の電圧値が第２の電圧源の電圧値よりもおおよそ
信号未入力時の第１のＭＯＳトランジスタのソース電位
だけ高く設定されるとともに、第３の電圧源の電圧値が
第４の電圧源の電圧値よりもおおよそ信号未入力時の第
１のＭＯＳトランジスタのソース電位だけ高く設定さ
れ、第１のＭＯＳトランジスタから第６のＭＯＳトラン
ジスタのすべてがＮＭＯＳトランジスタあるいはＰＭＯ
Ｓトランジスタのいずれか一方のＭＯＳトランジスタと
して与えられるようにしたものである。
および差動信号を成す一方の入力信号を印加する第１の
差動信号源にゲートが接続される第１のＭＯＳトランジ
スタと、第１のＭＯＳトランジスタのソースにドレイン
が接続され第２の電圧源および差動信号を成す他方の入
力信号を印加する第２の差動信号源にゲートが接続され
る第２のＭＯＳトランジスタと、第１のＭＯＳトランジ
スタのソースにソースが接続され第３の電圧源および差
動信号を成す他方の入力信号を印加する第３の差動信号
源にゲートが接続される第３のＭＯＳトランジスタと、
第１のＭＯＳトランジスタのソースにドレインが接続さ
れ第４の電圧源および差動信号を成す一方の入力信号を
印加する第４の差動信号源にゲートが接続される第４の
ＭＯＳトランジスタと、第１のＭＯＳトランジスタのソ
ースにソースが接続され定電圧源にゲートが接続される
第５のＭＯＳトランジスタと、第１のＭＯＳトランジス
タのソースにドレインが接続される第６のＭＯＳトラン
ジスタと、第１のＭＯＳトランジスタのソースと第６の
ＭＯＳトランジスタのゲートとの間に介装される偶数段
のＣＭＯＳインバータ回路とを有して構成され、第１の
電圧源の電圧値が第２の電圧源の電圧値よりもおおよそ
信号未入力時の第１のＭＯＳトランジスタのソース電位
だけ高く設定されるとともに、第３の電圧源の電圧値が
第４の電圧源の電圧値よりもおおよそ信号未入力時の第
１のＭＯＳトランジスタのソース電位だけ高く設定さ
れ、第１のＭＯＳトランジスタから第６のＭＯＳトラン
ジスタのすべてがＮＭＯＳトランジスタあるいはＰＭＯ
Ｓトランジスタのいずれか一方のＭＯＳトランジスタと
して与えられるようにしたものである。
【０００９】この発明に係る増幅回路は、可変電圧源お
よび入力信号を印加する信号源にゲートが接続される第
１のＭＯＳトランジスタと、第１のＭＯＳトランジスタ
のソースにドレインが接続される第２のＭＯＳトランジ
スタと、第１のＭＯＳトランジスタのソースと第２のＭ
ＯＳトランジスタのゲートとの間に介装される偶数段の
ＣＭＯＳインバータ回路とを有して構成され、第１のＭ
ＯＳトランジスタおよび第２のＭＯＳトランジスタがと
もにＮＭＯＳトランジスタあるいはＰＭＯＳトランジス
タのいずれか一方のＭＯＳトランジスタとして与えられ
るようにしたものである。
よび入力信号を印加する信号源にゲートが接続される第
１のＭＯＳトランジスタと、第１のＭＯＳトランジスタ
のソースにドレインが接続される第２のＭＯＳトランジ
スタと、第１のＭＯＳトランジスタのソースと第２のＭ
ＯＳトランジスタのゲートとの間に介装される偶数段の
ＣＭＯＳインバータ回路とを有して構成され、第１のＭ
ＯＳトランジスタおよび第２のＭＯＳトランジスタがと
もにＮＭＯＳトランジスタあるいはＰＭＯＳトランジス
タのいずれか一方のＭＯＳトランジスタとして与えられ
るようにしたものである。
【００１０】この発明に係る増幅回路は、定電圧源にゲ
ートが接続される第１のＭＯＳトランジスタと、第１の
ＭＯＳトランジスタのソースにドレインが接続され可変
電圧源および入力信号を印加する信号源にゲートが接続
される第２のＭＯＳトランジスタと、第１のＭＯＳトラ
ンジスタのソースにドレインが接続される第３のＭＯＳ
トランジスタと、第１のＭＯＳトランジスタのソースと
第３のＭＯＳトランジスタのゲートとの間に介装される
偶数段のＣＭＯＳインバータ回路とを有して構成され、
第１のＭＯＳトランジスタから第３のＭＯＳトランジス
タのすべてがＮＭＯＳトランジスタあるいはＰＭＯＳト
ランジスタのいずれか一方のＭＯＳトランジスタとして
与えられるようにしたものである。
ートが接続される第１のＭＯＳトランジスタと、第１の
ＭＯＳトランジスタのソースにドレインが接続され可変
電圧源および入力信号を印加する信号源にゲートが接続
される第２のＭＯＳトランジスタと、第１のＭＯＳトラ
ンジスタのソースにドレインが接続される第３のＭＯＳ
トランジスタと、第１のＭＯＳトランジスタのソースと
第３のＭＯＳトランジスタのゲートとの間に介装される
偶数段のＣＭＯＳインバータ回路とを有して構成され、
第１のＭＯＳトランジスタから第３のＭＯＳトランジス
タのすべてがＮＭＯＳトランジスタあるいはＰＭＯＳト
ランジスタのいずれか一方のＭＯＳトランジスタとして
与えられるようにしたものである。
【００１１】この発明に係る増幅回路は、それぞれのＣ
ＭＯＳインバータ回路において、ＤＣオフセットを除去
するようにＣＭＯＳを成すＮＭＯＳトランジスタのソー
ス電位を上げる第１の電圧シフト手段と、ＤＣオフセッ
トを除去するようにＣＭＯＳを成すＰＭＯＳトランジス
タのソース電位を下げる第２の電圧シフト手段との両方
あるいはいずれか一方を備えるようにしたものである。
ＭＯＳインバータ回路において、ＤＣオフセットを除去
するようにＣＭＯＳを成すＮＭＯＳトランジスタのソー
ス電位を上げる第１の電圧シフト手段と、ＤＣオフセッ
トを除去するようにＣＭＯＳを成すＰＭＯＳトランジス
タのソース電位を下げる第２の電圧シフト手段との両方
あるいはいずれか一方を備えるようにしたものである。
【００１２】
【発明の実施の形態】以下、添付の図面を参照して本願
発明に係る実施の形態を説明する。なお、以下の説明に
おいては、本願発明の実施の形態に記載された実施例を
構成する各手段と、特許請求の範囲に記載された発明を
構成する各手段との対応関係を明らかにするために、実
施の形態に記載された各手段にそれぞれ対応する特許請
求の範囲に記載された発明の各手段を適宜かっこ書きに
より示すものとする。
発明に係る実施の形態を説明する。なお、以下の説明に
おいては、本願発明の実施の形態に記載された実施例を
構成する各手段と、特許請求の範囲に記載された発明を
構成する各手段との対応関係を明らかにするために、実
施の形態に記載された各手段にそれぞれ対応する特許請
求の範囲に記載された発明の各手段を適宜かっこ書きに
より示すものとする。
【００１３】実施の形態１．図１は、この発明の実施の
形態１による増幅回路の構成を示す回路図である。図１
において、１は電圧源、２は接地部、３はドレインが電
圧源１に接続されるＮＭＯＳトランジスタ（第１のＭＯ
Ｓトランジスタ）、４はドレインがＮＭＯＳトランジス
タ３のソースに接続されソースが接地部２に接続される
ＮＭＯＳトランジスタ（第２のＭＯＳトランジスタ）、
５はＮＭＯＳトランジスタ３のゲートに接続される第１
の入力端子、６は差動信号を成す一方の入力信号ｖｉｎ
を第１の入力端子５に印加する第１の差動信号源、７は
可変のバイアス電圧を第１の入力端子５に印加する第１
の可変電圧源、８はＮＭＯＳトランジスタ４のゲートに
接続される第２の入力端子、９は差動信号を成す他方の
入力信号−ｖｉｎを第２の入力端子８に印加する第２の
差動信号源、１０は可変のバイアス電圧を第２の入力端
子８に印加する第２の可変電圧源、１１はＮＭＯＳトラ
ンジスタ３のソースとＮＭＯＳトランジスタ４のドレイ
ンとの接続部位、１２はドレインが電圧源１に接続され
ソースが接続部位１１に接続されるＮＭＯＳトランジス
タ（第３のＭＯＳトランジスタ）、１３はドレインがＮ
ＭＯＳトランジスタ１２のソースに接続されソースが接
地部２に接続されるＮＭＯＳトランジスタ（第４のＭＯ
Ｓトランジスタ）、１４はＮＭＯＳトランジスタ１２の
ゲートに接続される定電圧源、１５は入力部が接続部位
１１に接続されるＤＣオフセット除去機能を備えた第１
のＣＭＯＳインバータ回路、１６は入力部が第１のＣＭ
ＯＳインバータ回路１５の出力部に接続され出力部がＮ
ＭＯＳトランジスタ１３のゲートに接続されるＤＣオフ
セット除去機能を備えた第２のＣＭＯＳインバータ回
路、１７は第２のＣＭＯＳインバータ回路１６の出力部
に接続される出力端子である。なお、図１に示される増
幅回路において使用されるＮＭＯＳトランジスタ３，
４，１２，１３については、相互コンダクタンスを均一
化するためにそれぞれのトランジスタのバックゲートは
当該トランジスタのソースに接続するものとする。
形態１による増幅回路の構成を示す回路図である。図１
において、１は電圧源、２は接地部、３はドレインが電
圧源１に接続されるＮＭＯＳトランジスタ（第１のＭＯ
Ｓトランジスタ）、４はドレインがＮＭＯＳトランジス
タ３のソースに接続されソースが接地部２に接続される
ＮＭＯＳトランジスタ（第２のＭＯＳトランジスタ）、
５はＮＭＯＳトランジスタ３のゲートに接続される第１
の入力端子、６は差動信号を成す一方の入力信号ｖｉｎ
を第１の入力端子５に印加する第１の差動信号源、７は
可変のバイアス電圧を第１の入力端子５に印加する第１
の可変電圧源、８はＮＭＯＳトランジスタ４のゲートに
接続される第２の入力端子、９は差動信号を成す他方の
入力信号−ｖｉｎを第２の入力端子８に印加する第２の
差動信号源、１０は可変のバイアス電圧を第２の入力端
子８に印加する第２の可変電圧源、１１はＮＭＯＳトラ
ンジスタ３のソースとＮＭＯＳトランジスタ４のドレイ
ンとの接続部位、１２はドレインが電圧源１に接続され
ソースが接続部位１１に接続されるＮＭＯＳトランジス
タ（第３のＭＯＳトランジスタ）、１３はドレインがＮ
ＭＯＳトランジスタ１２のソースに接続されソースが接
地部２に接続されるＮＭＯＳトランジスタ（第４のＭＯ
Ｓトランジスタ）、１４はＮＭＯＳトランジスタ１２の
ゲートに接続される定電圧源、１５は入力部が接続部位
１１に接続されるＤＣオフセット除去機能を備えた第１
のＣＭＯＳインバータ回路、１６は入力部が第１のＣＭ
ＯＳインバータ回路１５の出力部に接続され出力部がＮ
ＭＯＳトランジスタ１３のゲートに接続されるＤＣオフ
セット除去機能を備えた第２のＣＭＯＳインバータ回
路、１７は第２のＣＭＯＳインバータ回路１６の出力部
に接続される出力端子である。なお、図１に示される増
幅回路において使用されるＮＭＯＳトランジスタ３，
４，１２，１３については、相互コンダクタンスを均一
化するためにそれぞれのトランジスタのバックゲートは
当該トランジスタのソースに接続するものとする。
【００１４】次に、動作について説明する。まず、第１
および第２のＣＭＯＳインバータ回路の動作について説
明する。図２は、上記ＣＭＯＳインバータ回路の動作原
理を示す図である。図２において、２１は電圧源、２２
はＰＭＯＳトランジスタ、２３はＮＭＯＳトランジス
タ、２４は接地部、２５はＮＭＯＳトランジスタ２３の
ソースと接地部２４との間に介装されＤＣオフセットを
除去するようにＮＭＯＳトランジスタ２３のソース電位
を上げる電圧源、２６は入力端子、２７は出力端子であ
る。ここで、電圧源２１の電圧値をＶｄｄ、ＰＭＯＳト
ランジスタ２２のドレイン電流をＩｐ、ＮＭＯＳトラン
ジスタ２３のドレイン電流をＩｎ、出力端子２７へ流れ
る電流をＩｄ、電圧源２５の電圧値（以下、シフト電圧
と称する）をＶｓ、入力電圧をＶｇ、出力電圧をＶｏと
する。また、最も大きなダイナミックレンジを得るため
のバイアス設定を実現するために、Ｖｇ＝Ｖｄｄ／２と
してＤＣオフセットに係る評価を実施する。
および第２のＣＭＯＳインバータ回路の動作について説
明する。図２は、上記ＣＭＯＳインバータ回路の動作原
理を示す図である。図２において、２１は電圧源、２２
はＰＭＯＳトランジスタ、２３はＮＭＯＳトランジス
タ、２４は接地部、２５はＮＭＯＳトランジスタ２３の
ソースと接地部２４との間に介装されＤＣオフセットを
除去するようにＮＭＯＳトランジスタ２３のソース電位
を上げる電圧源、２６は入力端子、２７は出力端子であ
る。ここで、電圧源２１の電圧値をＶｄｄ、ＰＭＯＳト
ランジスタ２２のドレイン電流をＩｐ、ＮＭＯＳトラン
ジスタ２３のドレイン電流をＩｎ、出力端子２７へ流れ
る電流をＩｄ、電圧源２５の電圧値（以下、シフト電圧
と称する）をＶｓ、入力電圧をＶｇ、出力電圧をＶｏと
する。また、最も大きなダイナミックレンジを得るため
のバイアス設定を実現するために、Ｖｇ＝Ｖｄｄ／２と
してＤＣオフセットに係る評価を実施する。
【００１５】上記条件下におけるＰＭＯＳトランジスタ
２２のドレイン電流ＩｐおよびＮＭＯＳトランジスタ２
３のドレイン電流Ｉｎは、式（１）および式（２）によ
り与えられる。ここで、ＭｐはＰＭＯＳトランジスタ２
２のドレイン電流係数、ＶｔｐはＰＭＯＳトランジスタ
２２の閾値電圧、ＭｎはＮＭＯＳトランジスタ２３のド
レイン電流係数、ＶｔｎはＮＭＯＳトランジスタ２３の
閾値電圧である。したがって、ＰＭＯＳトランジスタ２
２のドレイン電流ＩｐとＮＭＯＳトランジスタ２３のド
レイン電流Ｉｎとの差として与えられる電流Ｉｄは、式
（３）により与えられる。式（３）から明らかなよう
に、シフト電圧Ｖｓの電圧値を適宜調整することで、Ｉ
ｄ＝０とすることができる。この際、出力電圧Ｖｏが入
力電圧Ｖｇに一致する。ここで、Ｉｄ＝０とすることが
できるシフト電圧Ｖｓの電圧値は、以下の式（４）から
算出される。
２２のドレイン電流ＩｐおよびＮＭＯＳトランジスタ２
３のドレイン電流Ｉｎは、式（１）および式（２）によ
り与えられる。ここで、ＭｐはＰＭＯＳトランジスタ２
２のドレイン電流係数、ＶｔｐはＰＭＯＳトランジスタ
２２の閾値電圧、ＭｎはＮＭＯＳトランジスタ２３のド
レイン電流係数、ＶｔｎはＮＭＯＳトランジスタ２３の
閾値電圧である。したがって、ＰＭＯＳトランジスタ２
２のドレイン電流ＩｐとＮＭＯＳトランジスタ２３のド
レイン電流Ｉｎとの差として与えられる電流Ｉｄは、式
（３）により与えられる。式（３）から明らかなよう
に、シフト電圧Ｖｓの電圧値を適宜調整することで、Ｉ
ｄ＝０とすることができる。この際、出力電圧Ｖｏが入
力電圧Ｖｇに一致する。ここで、Ｉｄ＝０とすることが
できるシフト電圧Ｖｓの電圧値は、以下の式（４）から
算出される。
【００１６】例えば、ＰＭＯＳトランジスタ２２のドレ
イン電流係数ＭｐとＮＭＯＳトランジスタ２３のドレイ
ン電流係数Ｍｎとが等しい場合には、Ｖｓ＝Ｖｔｐ−Ｖ
ｔｎとなってシフト電圧の電圧値が定まる。ところで、
単一電源により動作する際にはＶｓ≧０となるから、Ｖ
ｔｐ≧Ｖｔｎである場合についてのみ出力電圧に係るＤ
Ｃオフセットを除去することが可能となる。なお、Ｖｔ
ｐ＜Ｖｔｎである場合については、ＰＭＯＳトランジス
タ２２のソースと電圧源２１との間にＰＭＯＳトランジ
スタ２２のソース電位を下げるための電圧シフト用の電
圧源を介装することにより、ＤＣオフセットを同様に除
去することが可能となる。
イン電流係数ＭｐとＮＭＯＳトランジスタ２３のドレイ
ン電流係数Ｍｎとが等しい場合には、Ｖｓ＝Ｖｔｐ−Ｖ
ｔｎとなってシフト電圧の電圧値が定まる。ところで、
単一電源により動作する際にはＶｓ≧０となるから、Ｖ
ｔｐ≧Ｖｔｎである場合についてのみ出力電圧に係るＤ
Ｃオフセットを除去することが可能となる。なお、Ｖｔ
ｐ＜Ｖｔｎである場合については、ＰＭＯＳトランジス
タ２２のソースと電圧源２１との間にＰＭＯＳトランジ
スタ２２のソース電位を下げるための電圧シフト用の電
圧源を介装することにより、ＤＣオフセットを同様に除
去することが可能となる。
【００１７】また、ＰＭＯＳトランジスタ２２の閾値電
圧ＶｔｐとＮＭＯＳトランジスタ２３の閾値電圧Ｖｔｎ
とが等しい場合には、Ｖｔｐ＝Ｖｔｎ＝Ｖｔとして、以
下の式（５）に基づいてシフト電圧Ｖｓの電圧値を求め
ることができる。ところで、単一電源により動作する際
にはＶｓ≧０であるとともに、Ｖｇ−Ｖｔ＞０であるか
ら、Ｍｐ≦Ｍｎである場合についてのみ出力電圧に係る
ＤＣオフセットを除去することが可能となる。なお、Ｍ
ｐ＞Ｍｎである場合については、ＰＭＯＳトランジスタ
２２のソースと電圧源２１との間にＰＭＯＳトランジス
タ２２のソース電位を下げるための電圧シフト用の電圧
源を介装することにより、ＤＣオフセットを同様に除去
することが可能となる。
圧ＶｔｐとＮＭＯＳトランジスタ２３の閾値電圧Ｖｔｎ
とが等しい場合には、Ｖｔｐ＝Ｖｔｎ＝Ｖｔとして、以
下の式（５）に基づいてシフト電圧Ｖｓの電圧値を求め
ることができる。ところで、単一電源により動作する際
にはＶｓ≧０であるとともに、Ｖｇ−Ｖｔ＞０であるか
ら、Ｍｐ≦Ｍｎである場合についてのみ出力電圧に係る
ＤＣオフセットを除去することが可能となる。なお、Ｍ
ｐ＞Ｍｎである場合については、ＰＭＯＳトランジスタ
２２のソースと電圧源２１との間にＰＭＯＳトランジス
タ２２のソース電位を下げるための電圧シフト用の電圧
源を介装することにより、ＤＣオフセットを同様に除去
することが可能となる。
【数１】
【００１８】次に、ＤＣオフセットを除去するようにシ
フト電圧を自動的に調整することができるＣＭＯＳイン
バータ回路について説明する。図３は、ＤＣオフセット
除去機能を備えたＣＭＯＳインバータ回路の一例を示す
回路図である。図３において、図２と同一符号は同一ま
たは相当部分を示すのでその説明を省略する。３１はＮ
ＭＯＳトランジスタ２３のソースと接地部２４との間に
介装されるＮＭＯＳトランジスタ、３２はＰＭＯＳトラ
ンジスタ２２と同一に形成されてソースが電圧源２１に
接続されるＰＭＯＳトランジスタ、３３はＮＭＯＳトラ
ンジスタ２３と同一に形成されてドレインがＰＭＯＳト
ランジスタ３２のドレインに接続されるＮＭＯＳトラン
ジスタ、３４はＮＭＯＳトランジスタ３１と同一に形成
されてドレインがＮＭＯＳトランジスタ３３のソースに
接続されソースが接地部２４に接続されるＮＭＯＳトラ
ンジスタ、３５はＰＭＯＳトランジスタ３２のゲートお
よびＮＭＯＳトランジスタ３３のゲートに共通にバイア
ス電圧Ｖｇを印加するバイアス用電圧源、３６は非反転
入力部がＰＭＯＳトランジスタ３２のドレインとＮＭＯ
Ｓトランジスタ３３のドレインとの接続部位に接続さ
れ、反転入力部がＰＭＯＳトランジスタ３２のゲートと
ＮＭＯＳトランジスタ３３のゲートとの接続部位に接続
され、出力部がＮＭＯＳトランジスタ３１のゲートおよ
びＮＭＯＳトランジスタ３４のゲートに接続される演算
増幅器である。
フト電圧を自動的に調整することができるＣＭＯＳイン
バータ回路について説明する。図３は、ＤＣオフセット
除去機能を備えたＣＭＯＳインバータ回路の一例を示す
回路図である。図３において、図２と同一符号は同一ま
たは相当部分を示すのでその説明を省略する。３１はＮ
ＭＯＳトランジスタ２３のソースと接地部２４との間に
介装されるＮＭＯＳトランジスタ、３２はＰＭＯＳトラ
ンジスタ２２と同一に形成されてソースが電圧源２１に
接続されるＰＭＯＳトランジスタ、３３はＮＭＯＳトラ
ンジスタ２３と同一に形成されてドレインがＰＭＯＳト
ランジスタ３２のドレインに接続されるＮＭＯＳトラン
ジスタ、３４はＮＭＯＳトランジスタ３１と同一に形成
されてドレインがＮＭＯＳトランジスタ３３のソースに
接続されソースが接地部２４に接続されるＮＭＯＳトラ
ンジスタ、３５はＰＭＯＳトランジスタ３２のゲートお
よびＮＭＯＳトランジスタ３３のゲートに共通にバイア
ス電圧Ｖｇを印加するバイアス用電圧源、３６は非反転
入力部がＰＭＯＳトランジスタ３２のドレインとＮＭＯ
Ｓトランジスタ３３のドレインとの接続部位に接続さ
れ、反転入力部がＰＭＯＳトランジスタ３２のゲートと
ＮＭＯＳトランジスタ３３のゲートとの接続部位に接続
され、出力部がＮＭＯＳトランジスタ３１のゲートおよ
びＮＭＯＳトランジスタ３４のゲートに接続される演算
増幅器である。
【００１９】なお、バイアス用電圧源３５については、
例えば電圧源２１の電源電圧を抵抗分割すること等の種
々の方法を用いて実現することが可能である。また、上
記のＣＭＯＳインバータ回路は同一チップ内に形成され
ることで同一の製造プロセスを経るものであるから、Ｐ
ＭＯＳトランジスタ２２とＰＭＯＳトランジスタ３２、
ＮＭＯＳトランジスタ２３とＮＭＯＳトランジスタ３
３、ＮＭＯＳトランジスタ３１とＮＭＯＳトランジスタ
３４とについては、それぞれドレイン電流係数や閾値電
圧等の素子特性が互いに等しいものとみなすことができ
る。このように、ＰＭＯＳトランジスタ３２、ＮＭＯＳ
トランジスタ３３、ＮＭＯＳトランジスタ３４、演算増
幅器３６およびバイアス用電圧源３５等から、ＤＣオフ
セットを検出してＮＭＯＳトランジスタ３１のゲートに
対してＤＣオフセットを除去するように調整された電圧
を印加するＤＣオフセット検出手段が構成される。ま
た、当該ＤＣオフセット検出手段とＮＭＯＳトランジス
タ３１とから、ＤＣオフセットを除去するようにＮＭＯ
Ｓトランジスタ２３のソース電位を上げる電圧シフト手
段（第１の電圧シフト手段）が構成される。
例えば電圧源２１の電源電圧を抵抗分割すること等の種
々の方法を用いて実現することが可能である。また、上
記のＣＭＯＳインバータ回路は同一チップ内に形成され
ることで同一の製造プロセスを経るものであるから、Ｐ
ＭＯＳトランジスタ２２とＰＭＯＳトランジスタ３２、
ＮＭＯＳトランジスタ２３とＮＭＯＳトランジスタ３
３、ＮＭＯＳトランジスタ３１とＮＭＯＳトランジスタ
３４とについては、それぞれドレイン電流係数や閾値電
圧等の素子特性が互いに等しいものとみなすことができ
る。このように、ＰＭＯＳトランジスタ３２、ＮＭＯＳ
トランジスタ３３、ＮＭＯＳトランジスタ３４、演算増
幅器３６およびバイアス用電圧源３５等から、ＤＣオフ
セットを検出してＮＭＯＳトランジスタ３１のゲートに
対してＤＣオフセットを除去するように調整された電圧
を印加するＤＣオフセット検出手段が構成される。ま
た、当該ＤＣオフセット検出手段とＮＭＯＳトランジス
タ３１とから、ＤＣオフセットを除去するようにＮＭＯ
Ｓトランジスタ２３のソース電位を上げる電圧シフト手
段（第１の電圧シフト手段）が構成される。
【００２０】次に、図３に示されたＤＣオフセット除去
機能を備えたＣＭＯＳインバータ回路の動作について説
明する。ここで、ＰＭＯＳトランジスタ３２およびＮＭ
ＯＳトランジスタ３３から成るＣＭＯＳの出力部の電圧
をＶｏ、演算増幅器３６の出力電圧をＶｎとする。出力
電圧Ｖｏがバイアス電圧Ｖｇより大きくなると、出力電
圧Ｖｏとバイアス電圧Ｖｇとの電圧差を増幅した電圧が
ＮＭＯＳトランジスタ３４のゲートに印加される。ＮＭ
ＯＳトランジスタ３４のゲート電圧が大きくなると、当
該ＮＭＯＳトランジスタのドレイン抵抗が小さくなって
出力電圧Ｖｏは低下する。したがって、演算増幅器３６
から出力される電圧Ｖｎは、出力電圧Ｖｏと入力電圧Ｖ
ｇとを等しくさせるような電圧値に収斂する。
機能を備えたＣＭＯＳインバータ回路の動作について説
明する。ここで、ＰＭＯＳトランジスタ３２およびＮＭ
ＯＳトランジスタ３３から成るＣＭＯＳの出力部の電圧
をＶｏ、演算増幅器３６の出力電圧をＶｎとする。出力
電圧Ｖｏがバイアス電圧Ｖｇより大きくなると、出力電
圧Ｖｏとバイアス電圧Ｖｇとの電圧差を増幅した電圧が
ＮＭＯＳトランジスタ３４のゲートに印加される。ＮＭ
ＯＳトランジスタ３４のゲート電圧が大きくなると、当
該ＮＭＯＳトランジスタのドレイン抵抗が小さくなって
出力電圧Ｖｏは低下する。したがって、演算増幅器３６
から出力される電圧Ｖｎは、出力電圧Ｖｏと入力電圧Ｖ
ｇとを等しくさせるような電圧値に収斂する。
【００２１】また、上述したように、ＰＭＯＳトランジ
スタ３２とＰＭＯＳトランジスタ２２、ＮＭＯＳトラン
ジスタ３３とＮＭＯＳトランジスタ２３、ＮＭＯＳトラ
ンジスタ３４とＮＭＯＳトランジスタ３１とについて
は、それぞれ素子特性が同一であるものとみなすことが
できるので、演算増幅器３６の出力電圧ＶｎをＮＭＯＳ
トランジスタ３１のゲートに印加することで、ＰＭＯＳ
トランジスタ２２およびＮＭＯＳトランジスタ２３から
成るＣＭＯＳに係る入力電圧ＶｉｎについてＶｉｎ＝Ｖ
ｇの際に出力電圧ＶｏｕｔについてＶｏｕｔ＝Ｖｇとす
ることができて、ＤＣオフセットを除去することが可能
となる。すなわち、ＤＣオフセット検出手段により当該
ＤＣオフセット検出手段を備えたＣＭＯＳインバータ回
路が生成されたチップについて発現するＤＣオフセット
量を検出し、このＤＣオフセット量に対応する電圧Ｖｎ
を電圧シフト用のＮＭＯＳトランジスタ３１のゲートに
印加することで、ＰＭＯＳトランジスタ２２およびＮＭ
ＯＳトランジスタ２３等から成るＣＭＯＳインバータ回
路のＤＣオフセットを除去することが可能となる。
スタ３２とＰＭＯＳトランジスタ２２、ＮＭＯＳトラン
ジスタ３３とＮＭＯＳトランジスタ２３、ＮＭＯＳトラ
ンジスタ３４とＮＭＯＳトランジスタ３１とについて
は、それぞれ素子特性が同一であるものとみなすことが
できるので、演算増幅器３６の出力電圧ＶｎをＮＭＯＳ
トランジスタ３１のゲートに印加することで、ＰＭＯＳ
トランジスタ２２およびＮＭＯＳトランジスタ２３から
成るＣＭＯＳに係る入力電圧ＶｉｎについてＶｉｎ＝Ｖ
ｇの際に出力電圧ＶｏｕｔについてＶｏｕｔ＝Ｖｇとす
ることができて、ＤＣオフセットを除去することが可能
となる。すなわち、ＤＣオフセット検出手段により当該
ＤＣオフセット検出手段を備えたＣＭＯＳインバータ回
路が生成されたチップについて発現するＤＣオフセット
量を検出し、このＤＣオフセット量に対応する電圧Ｖｎ
を電圧シフト用のＮＭＯＳトランジスタ３１のゲートに
印加することで、ＰＭＯＳトランジスタ２２およびＮＭ
ＯＳトランジスタ２３等から成るＣＭＯＳインバータ回
路のＤＣオフセットを除去することが可能となる。
【００２２】図４は、ＤＣオフセット除去機能を備えた
ＣＭＯＳインバータ回路の他の例を示す図である。図４
において、図３と同一符号は同一または相当部分を示す
のでその説明を省略する。４１はＰＭＯＳトランジスタ
２２のソースと電圧源２１との間に介装されるＰＭＯＳ
トランジスタ、４２はＰＭＯＳトランジスタ４１と同一
に形成されてＰＭＯＳトランジスタ３２のソースと電圧
源２１との間に介装されるＰＭＯＳトランジスタ、４３
は非反転入力部がＰＭＯＳトランジスタ３２のドレイン
とＮＭＯＳトランジスタ３３のドレインとの接続部位に
接続され、反転入力部がＰＭＯＳトランジスタ３２のゲ
ートとＮＭＯＳトランジスタ３３のゲートとの接続部位
に接続され、出力部がＰＭＯＳトランジスタ４１のゲー
トおよびＰＭＯＳトランジスタ４２のゲートに接続され
る演算増幅器である。
ＣＭＯＳインバータ回路の他の例を示す図である。図４
において、図３と同一符号は同一または相当部分を示す
のでその説明を省略する。４１はＰＭＯＳトランジスタ
２２のソースと電圧源２１との間に介装されるＰＭＯＳ
トランジスタ、４２はＰＭＯＳトランジスタ４１と同一
に形成されてＰＭＯＳトランジスタ３２のソースと電圧
源２１との間に介装されるＰＭＯＳトランジスタ、４３
は非反転入力部がＰＭＯＳトランジスタ３２のドレイン
とＮＭＯＳトランジスタ３３のドレインとの接続部位に
接続され、反転入力部がＰＭＯＳトランジスタ３２のゲ
ートとＮＭＯＳトランジスタ３３のゲートとの接続部位
に接続され、出力部がＰＭＯＳトランジスタ４１のゲー
トおよびＰＭＯＳトランジスタ４２のゲートに接続され
る演算増幅器である。
【００２３】図４に示されるＣＭＯＳインバータ回路に
ついても、当該ＣＭＯＳインバータ回路は同一チップ内
に形成されることで同一の製造プロセスを経るものであ
るから、ＰＭＯＳトランジスタ２２とＰＭＯＳトランジ
スタ３２、ＮＭＯＳトランジスタ２３とＮＭＯＳトラン
ジスタ３３、ＰＭＯＳトランジスタ４１とＰＭＯＳトラ
ンジスタ４２とについては、それぞれドレイン電流係数
や閾値電圧等の素子特性が互いに等しいものとみなすこ
とができる。このように、ＰＭＯＳトランジスタ４２、
ＰＭＯＳトランジスタ３２、ＮＭＯＳトランジスタ３
３、演算増幅器４３およびバイアス用電圧源３５等か
ら、ＤＣオフセットを検出してＰＭＯＳトランジスタ４
１のゲートに対してＤＣオフセットを除去するように調
整された電圧を印加するＤＣオフセット検出手段が構成
される。また、当該ＤＣオフセット検出手段とＰＭＯＳ
トランジスタ４１とから、ＤＣオフセットを除去するよ
うにＰＭＯＳトランジスタ２２のソース電位を下げる電
圧シフト手段（第２の電圧シフト手段）が構成される。
ついても、当該ＣＭＯＳインバータ回路は同一チップ内
に形成されることで同一の製造プロセスを経るものであ
るから、ＰＭＯＳトランジスタ２２とＰＭＯＳトランジ
スタ３２、ＮＭＯＳトランジスタ２３とＮＭＯＳトラン
ジスタ３３、ＰＭＯＳトランジスタ４１とＰＭＯＳトラ
ンジスタ４２とについては、それぞれドレイン電流係数
や閾値電圧等の素子特性が互いに等しいものとみなすこ
とができる。このように、ＰＭＯＳトランジスタ４２、
ＰＭＯＳトランジスタ３２、ＮＭＯＳトランジスタ３
３、演算増幅器４３およびバイアス用電圧源３５等か
ら、ＤＣオフセットを検出してＰＭＯＳトランジスタ４
１のゲートに対してＤＣオフセットを除去するように調
整された電圧を印加するＤＣオフセット検出手段が構成
される。また、当該ＤＣオフセット検出手段とＰＭＯＳ
トランジスタ４１とから、ＤＣオフセットを除去するよ
うにＰＭＯＳトランジスタ２２のソース電位を下げる電
圧シフト手段（第２の電圧シフト手段）が構成される。
【００２４】次に、図４に示されたＤＣオフセット除去
機能を備えたＣＭＯＳインバータ回路の動作について説
明する。ここで、ＰＭＯＳトランジスタ３２およびＮＭ
ＯＳトランジスタ３３から成るＣＭＯＳの出力部の電圧
をＶｏ、演算増幅器４３の出力電圧をＶｐとする。出力
電圧Ｖｏがバイアス電圧Ｖｇより大きくなると、出力電
圧Ｖｏとバイアス電圧Ｖｇとの電圧差を増幅した電圧が
ＰＭＯＳトランジスタ４２のゲートに印加される。ＰＭ
ＯＳトランジスタ４２のゲート電圧が大きくなると当該
ＰＭＯＳトランジスタのドレイン抵抗が大きくなって出
力電圧Ｖｏは低下する。したがって、演算増幅器４３か
ら出力される電圧Ｖｐは、出力電圧Ｖｏとバイアス電圧
Ｖｇとを等しくさせるような電圧に収斂する。
機能を備えたＣＭＯＳインバータ回路の動作について説
明する。ここで、ＰＭＯＳトランジスタ３２およびＮＭ
ＯＳトランジスタ３３から成るＣＭＯＳの出力部の電圧
をＶｏ、演算増幅器４３の出力電圧をＶｐとする。出力
電圧Ｖｏがバイアス電圧Ｖｇより大きくなると、出力電
圧Ｖｏとバイアス電圧Ｖｇとの電圧差を増幅した電圧が
ＰＭＯＳトランジスタ４２のゲートに印加される。ＰＭ
ＯＳトランジスタ４２のゲート電圧が大きくなると当該
ＰＭＯＳトランジスタのドレイン抵抗が大きくなって出
力電圧Ｖｏは低下する。したがって、演算増幅器４３か
ら出力される電圧Ｖｐは、出力電圧Ｖｏとバイアス電圧
Ｖｇとを等しくさせるような電圧に収斂する。
【００２５】また、上述したように、ＰＭＯＳトランジ
スタ４２とＰＭＯＳトランジスタ４１、ＰＭＯＳトラン
ジスタ３２とＰＭＯＳトランジスタ２２、ＮＭＯＳトラ
ンジスタ３３とＮＭＯＳトランジスタ２３とについて
は、それぞれ素子特性が同一であるものとみなすことが
できるので、演算増幅器４３の出力電圧ＶｐをＰＭＯＳ
トランジスタ４１のゲートに印加することで、ＰＭＯＳ
トランジスタ２２およびＮＭＯＳトランジスタ２３から
成るＣＭＯＳに係る入力電圧ＶｉｎについてＶｉｎ＝Ｖ
ｇの際に出力電圧ＶｏｕｔについてＶｏｕｔ＝Ｖｇとす
ることができて、ＤＣオフセットを除去することが可能
となる。すなわち、ＤＣオフセット検出手段により当該
ＤＣオフセット検出手段を備えたＣＭＯＳインバータ回
路が生成されたチップについて発現するＤＣオフセット
量を検出し、このＤＣオフセット量に対応する電圧Ｖｐ
を電圧シフト用のＰＭＯＳトランジスタ４１のゲートに
印加することで、ＰＭＯＳトランジスタ２２およびＮＭ
ＯＳトランジスタ２３等から成るＣＭＯＳインバータ回
路のＤＣオフセットを除去することが可能となる。
スタ４２とＰＭＯＳトランジスタ４１、ＰＭＯＳトラン
ジスタ３２とＰＭＯＳトランジスタ２２、ＮＭＯＳトラ
ンジスタ３３とＮＭＯＳトランジスタ２３とについて
は、それぞれ素子特性が同一であるものとみなすことが
できるので、演算増幅器４３の出力電圧ＶｐをＰＭＯＳ
トランジスタ４１のゲートに印加することで、ＰＭＯＳ
トランジスタ２２およびＮＭＯＳトランジスタ２３から
成るＣＭＯＳに係る入力電圧ＶｉｎについてＶｉｎ＝Ｖ
ｇの際に出力電圧ＶｏｕｔについてＶｏｕｔ＝Ｖｇとす
ることができて、ＤＣオフセットを除去することが可能
となる。すなわち、ＤＣオフセット検出手段により当該
ＤＣオフセット検出手段を備えたＣＭＯＳインバータ回
路が生成されたチップについて発現するＤＣオフセット
量を検出し、このＤＣオフセット量に対応する電圧Ｖｐ
を電圧シフト用のＰＭＯＳトランジスタ４１のゲートに
印加することで、ＰＭＯＳトランジスタ２２およびＮＭ
ＯＳトランジスタ２３等から成るＣＭＯＳインバータ回
路のＤＣオフセットを除去することが可能となる。
【００２６】図５は、ＤＣオフセット除去機能を備えた
ＣＭＯＳインバータ回路の他の例を示す図である。図５
において、図３または図４と同一符号は同一または相当
部分を示すのでその説明を省略する。ＰＭＯＳトランジ
スタ３２、ＮＭＯＳトランジスタ３３、ＮＭＯＳトラン
ジスタ３４、演算増幅器３６およびバイアス用電圧源３
５等から第１のＤＣオフセット検出手段が構成され、当
該第１のＤＣオフセット検出手段とＮＭＯＳトランジス
タ３１とからＤＣオフセットを除去するようにＮＭＯＳ
トランジスタ２３のソース電位を上げる第１の電圧シフ
ト手段が構成される。また、ＰＭＯＳトランジスタ４
２、ＰＭＯＳトランジスタ３２、ＮＭＯＳトランジスタ
３３、演算増幅器４３およびバイアス用電圧源３５等か
ら第２のＤＣオフセット検出手段が構成され、当該第２
のＤＣオフセット検出手段とＰＭＯＳトランジスタ４１
とからＤＣオフセットを除去するようにＰＭＯＳトラン
ジスタ２２のソース電位を下げる第２の電圧シフト手段
が構成される。なお、第１の電圧シフト手段については
図３に示される回路に係る記載において既に説明され、
第２の電圧シフト手段については図４に示される回路に
係る記載において既に説明されているから、図５に示さ
れる回路の動作についてはその説明を省略する。図５に
示されるＣＭＯＳインバータ回路は、第１の電圧シフト
手段と第２の電圧シフト手段とを共に備えることで、閾
値電圧ＶｔｐとＶｔｎとの間の大小関係並びにドレイン
電流係数ＭｐとＭｎとの間の大小関係にかかわりなくＤ
Ｃオフセットを除去できる機能を有するものである。
ＣＭＯＳインバータ回路の他の例を示す図である。図５
において、図３または図４と同一符号は同一または相当
部分を示すのでその説明を省略する。ＰＭＯＳトランジ
スタ３２、ＮＭＯＳトランジスタ３３、ＮＭＯＳトラン
ジスタ３４、演算増幅器３６およびバイアス用電圧源３
５等から第１のＤＣオフセット検出手段が構成され、当
該第１のＤＣオフセット検出手段とＮＭＯＳトランジス
タ３１とからＤＣオフセットを除去するようにＮＭＯＳ
トランジスタ２３のソース電位を上げる第１の電圧シフ
ト手段が構成される。また、ＰＭＯＳトランジスタ４
２、ＰＭＯＳトランジスタ３２、ＮＭＯＳトランジスタ
３３、演算増幅器４３およびバイアス用電圧源３５等か
ら第２のＤＣオフセット検出手段が構成され、当該第２
のＤＣオフセット検出手段とＰＭＯＳトランジスタ４１
とからＤＣオフセットを除去するようにＰＭＯＳトラン
ジスタ２２のソース電位を下げる第２の電圧シフト手段
が構成される。なお、第１の電圧シフト手段については
図３に示される回路に係る記載において既に説明され、
第２の電圧シフト手段については図４に示される回路に
係る記載において既に説明されているから、図５に示さ
れる回路の動作についてはその説明を省略する。図５に
示されるＣＭＯＳインバータ回路は、第１の電圧シフト
手段と第２の電圧シフト手段とを共に備えることで、閾
値電圧ＶｔｐとＶｔｎとの間の大小関係並びにドレイン
電流係数ＭｐとＭｎとの間の大小関係にかかわりなくＤ
Ｃオフセットを除去できる機能を有するものである。
【００２７】次に、図１に示される増幅回路の動作につ
いて説明する。図１において、ＮＭＯＳトランジスタ３
の相互コンダクタンスをｇｍ１、ＮＭＯＳトランジスタ
４の相互コンダクタンスをｇｍ２、ＮＭＯＳトランジス
タ１２の相互コンダクタンスをｇｍ３、ＮＭＯＳトラン
ジスタ１３の相互コンダクタンスをｇｍ４とし、ＮＭＯ
Ｓトランジスタ３のドレイン電流をＩ１、ＮＭＯＳトラ
ンジスタ４のドレイン電流をＩ２、ＮＭＯＳトランジス
タ１２のドレイン電流をＩ３、ＮＭＯＳトランジスタ１
３のドレイン電流をＩ４とする。また、電圧源１の電源
電圧値をＶｄｄ、可変電圧源７の電圧値をＶｇ１、可変
電圧源１０の電圧値をＶｇ０、定電圧源１４の電圧値を
Ｖｇ、接続部位１１の電位をＶｅ、出力端子１７の電位
をＶｏとする。接続部位１１において、流れ込む電流の
総和と流れ出る電流の総和とは等しいことから、Ｉ１＋
Ｉ３＝Ｉ２＋Ｉ４となって式（６）が得られる。そし
て、式（６）をＶｇについて解くことで式（７）が得ら
れる。なお、式（６）および式（７）を含めて、以下の
数値解析においては、トランジスタの飽和領域における
ドレイン電流についてトランジスタ以外への漏れが無い
ことを前提とするものとする。
いて説明する。図１において、ＮＭＯＳトランジスタ３
の相互コンダクタンスをｇｍ１、ＮＭＯＳトランジスタ
４の相互コンダクタンスをｇｍ２、ＮＭＯＳトランジス
タ１２の相互コンダクタンスをｇｍ３、ＮＭＯＳトラン
ジスタ１３の相互コンダクタンスをｇｍ４とし、ＮＭＯ
Ｓトランジスタ３のドレイン電流をＩ１、ＮＭＯＳトラ
ンジスタ４のドレイン電流をＩ２、ＮＭＯＳトランジス
タ１２のドレイン電流をＩ３、ＮＭＯＳトランジスタ１
３のドレイン電流をＩ４とする。また、電圧源１の電源
電圧値をＶｄｄ、可変電圧源７の電圧値をＶｇ１、可変
電圧源１０の電圧値をＶｇ０、定電圧源１４の電圧値を
Ｖｇ、接続部位１１の電位をＶｅ、出力端子１７の電位
をＶｏとする。接続部位１１において、流れ込む電流の
総和と流れ出る電流の総和とは等しいことから、Ｉ１＋
Ｉ３＝Ｉ２＋Ｉ４となって式（６）が得られる。そし
て、式（６）をＶｇについて解くことで式（７）が得ら
れる。なお、式（６）および式（７）を含めて、以下の
数値解析においては、トランジスタの飽和領域における
ドレイン電流についてトランジスタ以外への漏れが無い
ことを前提とするものとする。
【数２】
【００２８】また、ＤＣオフセット除去機能を有する第
１のＣＭＯＳインバータ回路１５および第２のＣＭＯＳ
インバータ回路１６を用いることで、バイアス電圧Ｖｅ
とバイアス電圧Ｖｏとを等しくすることができる。ま
た、最も大きなダイナミックレンジを得るためには、バ
イアス電圧を電源電圧Ｖｄｄの半分に設定する必要があ
るために、Ｖｅ＝Ｖｏ＝Ｖｄｄ／２とする。また、可変
電圧源７の電圧値Ｖｇ１および可変電圧源１０の電圧値
Ｖｇ０については、電圧値Ｖｇ１が電圧値Ｖｇ０よりも
バイアス電圧Ｖｅだけ高くなるように回路構成を成すも
のとする。このような回路構成は、例えば電圧源または
電流源を用いたＤＣシフト回路を用いることで実現する
ことが可能である。この様に構成することで、ＮＭＯＳ
トランジスタ３のゲート−ソース間電圧およびＮＭＯＳ
トランジスタ４のゲート−ソース間電圧をともにＶｇ０
とすることができて、後述するように増幅回路のゲイン
を可変電圧Ｖｇ０に対して線形的に変化させることが可
能となる。
１のＣＭＯＳインバータ回路１５および第２のＣＭＯＳ
インバータ回路１６を用いることで、バイアス電圧Ｖｅ
とバイアス電圧Ｖｏとを等しくすることができる。ま
た、最も大きなダイナミックレンジを得るためには、バ
イアス電圧を電源電圧Ｖｄｄの半分に設定する必要があ
るために、Ｖｅ＝Ｖｏ＝Ｖｄｄ／２とする。また、可変
電圧源７の電圧値Ｖｇ１および可変電圧源１０の電圧値
Ｖｇ０については、電圧値Ｖｇ１が電圧値Ｖｇ０よりも
バイアス電圧Ｖｅだけ高くなるように回路構成を成すも
のとする。このような回路構成は、例えば電圧源または
電流源を用いたＤＣシフト回路を用いることで実現する
ことが可能である。この様に構成することで、ＮＭＯＳ
トランジスタ３のゲート−ソース間電圧およびＮＭＯＳ
トランジスタ４のゲート−ソース間電圧をともにＶｇ０
とすることができて、後述するように増幅回路のゲイン
を可変電圧Ｖｇ０に対して線形的に変化させることが可
能となる。
【００２９】上記のような条件下においては、定電圧源
１４の電圧値Ｖｇは式（８）に示すように与えられる。
ここで、ＮＭＯＳトランジスタ３の相互コンダクタンス
ｇｍ１とＮＭＯＳトランジスタ４の相互コンダクタンス
ｇｍ２とが等しくすなわちｇｍ１＝ｇｍ２＝ｇｍであ
り、ＮＭＯＳトランジスタ１２の相互コンダクタンスｇ
ｍ３とＮＭＯＳトランジスタ１３の相互コンダクタンス
ｇｍ４とが等しくすなわちｇｍ３＝ｇｍ４＝ｇｍ’であ
るとすると、Ｖｇは式（９）に示すように与えられる。
１４の電圧値Ｖｇは式（８）に示すように与えられる。
ここで、ＮＭＯＳトランジスタ３の相互コンダクタンス
ｇｍ１とＮＭＯＳトランジスタ４の相互コンダクタンス
ｇｍ２とが等しくすなわちｇｍ１＝ｇｍ２＝ｇｍであ
り、ＮＭＯＳトランジスタ１２の相互コンダクタンスｇ
ｍ３とＮＭＯＳトランジスタ１３の相互コンダクタンス
ｇｍ４とが等しくすなわちｇｍ３＝ｇｍ４＝ｇｍ’であ
るとすると、Ｖｇは式（９）に示すように与えられる。
【数３】
【００３０】次に、交流信号について解析する。第１の
ＣＭＯＳインバータ回路１５および第２のＣＭＯＳイン
バータ回路１６のオープンゲイン（−Ｇｏ）を大きくす
るように回路設定を為すことで、差動信号を成す入力信
号ｖｉｎ，−ｖｉｎについて接続部位１１からみたイン
ピーダンスをおおよそ第１のＣＭＯＳインバータ回路１
５および第２のＣＭＯＳインバータ回路１６から成る増
幅手段のゲイン分の１にすることができる。すなわち、
図１に示される増幅回路は、ゲート接地型類似の構成を
有しており、入力インピーダンスを非常に小さくするこ
とが可能となる。したがって、第１のＣＭＯＳインバー
タ回路１５と第２のＣＭＯＳインバータ回路１６とから
成る増幅手段のゲインが十分に大きければ、接続部位１
１は交流的に接地されているものとみなすことができる
ので、ＮＭＯＳトランジスタ１２のドレイン電流につい
て交流成分を無視することができる。したがって、出力
端子１７に現れる電圧の交流成分をｖｏとすると、交流
成分についてはＮＭＯＳトランジスタ４を流れる電流と
ＮＭＯＳトランジスタ１３を流れる電流との和がＮＭＯ
Ｓトランジスタ３を流れる電流に等しくなることで、式
（１０）が得られる。ここで、ＮＭＯＳトランジスタ３
およびＮＭＯＳトランジスタ４のドレイン電流係数をＭ
とすると、出力端子１７において発生する電圧の交流分
ｖｏは式（１１）に示すように与えられる。式（１１）
から明らかなように、ＮＭＯＳトランジスタ３およびＮ
ＭＯＳトランジスタ４に印加する可変電圧Ｖｇ０をＭＯ
Ｓトランジスタの閾値電圧Ｖｔｈより大きな範囲におい
て適宜変化させることにより、増幅回路のゲインを線形
的に変化させることが可能となる。
ＣＭＯＳインバータ回路１５および第２のＣＭＯＳイン
バータ回路１６のオープンゲイン（−Ｇｏ）を大きくす
るように回路設定を為すことで、差動信号を成す入力信
号ｖｉｎ，−ｖｉｎについて接続部位１１からみたイン
ピーダンスをおおよそ第１のＣＭＯＳインバータ回路１
５および第２のＣＭＯＳインバータ回路１６から成る増
幅手段のゲイン分の１にすることができる。すなわち、
図１に示される増幅回路は、ゲート接地型類似の構成を
有しており、入力インピーダンスを非常に小さくするこ
とが可能となる。したがって、第１のＣＭＯＳインバー
タ回路１５と第２のＣＭＯＳインバータ回路１６とから
成る増幅手段のゲインが十分に大きければ、接続部位１
１は交流的に接地されているものとみなすことができる
ので、ＮＭＯＳトランジスタ１２のドレイン電流につい
て交流成分を無視することができる。したがって、出力
端子１７に現れる電圧の交流成分をｖｏとすると、交流
成分についてはＮＭＯＳトランジスタ４を流れる電流と
ＮＭＯＳトランジスタ１３を流れる電流との和がＮＭＯ
Ｓトランジスタ３を流れる電流に等しくなることで、式
（１０）が得られる。ここで、ＮＭＯＳトランジスタ３
およびＮＭＯＳトランジスタ４のドレイン電流係数をＭ
とすると、出力端子１７において発生する電圧の交流分
ｖｏは式（１１）に示すように与えられる。式（１１）
から明らかなように、ＮＭＯＳトランジスタ３およびＮ
ＭＯＳトランジスタ４に印加する可変電圧Ｖｇ０をＭＯ
Ｓトランジスタの閾値電圧Ｖｔｈより大きな範囲におい
て適宜変化させることにより、増幅回路のゲインを線形
的に変化させることが可能となる。
【数４】
【００３１】以上のように、この実施の形態１によれ
ば、ＮＭＯＳトランジスタ３，４，１２，１３と、ＮＭ
ＯＳトランジスタ３のゲートに接続される第１の入力端
子５に可変のバイアス電圧を印加する可変電圧源７と、
ＮＭＯＳトランジスタ４のゲートに接続される第２の入
力端子８に可変のバイアス電圧を印加する可変電圧源１
０と、ＮＭＯＳトランジスタ１２のゲートに接続される
定電圧源１４と、ＮＭＯＳトランジスタ３のソースとＮ
ＭＯＳトランジスタ１３のゲートとの間に介装されるＣ
ＭＯＳインバータ回路１５，１６とを備え、可変電圧源
７の電圧値が可変電圧源１０の電圧値よりも接続部位１
１におけるバイアス電圧だけ高くなるように構成したの
で、第１の入力端子５および第２の入力端子８に差動信
号を印加した状態において可変電圧源７および可変電圧
源１０の電圧値を変化させることで増幅回路のゲインを
線形的に変化させることが可能となるために、諸性能を
悪化させることなくゲインを変化させることができると
ともに、波形の歪みを低減することができるという効果
を奏する。また、差動入力信号に係る入力インピーダン
スをおおよそ第１のＣＭＯＳインバータ回路１５および
第２のＣＭＯＳインバータ回路１６から成る増幅手段の
ゲイン分の１にすることができて、ゲート接地型類似の
低入力インピーダンスの増幅回路を与えることができる
という効果を奏する。さらに、ＣＭＯＳインバータ回路
１５，１６を除けば、ＮＭＯＳトランジスタのみのシン
グルチャネル構成となっているので、ＰＭＯＳトランジ
スタとＮＭＯＳトランジスタとのマッチングを考慮する
必要がなくなり、温度特性や製造バラツキ等に起因する
交流成分の変動をも抑えて回路動作を安定化させるとと
もに、相互コンダクタンスの比に応じて定まるゲインを
トランジスタのサイズ比に基づいて正確に設定すること
ができるという効果を奏する。
ば、ＮＭＯＳトランジスタ３，４，１２，１３と、ＮＭ
ＯＳトランジスタ３のゲートに接続される第１の入力端
子５に可変のバイアス電圧を印加する可変電圧源７と、
ＮＭＯＳトランジスタ４のゲートに接続される第２の入
力端子８に可変のバイアス電圧を印加する可変電圧源１
０と、ＮＭＯＳトランジスタ１２のゲートに接続される
定電圧源１４と、ＮＭＯＳトランジスタ３のソースとＮ
ＭＯＳトランジスタ１３のゲートとの間に介装されるＣ
ＭＯＳインバータ回路１５，１６とを備え、可変電圧源
７の電圧値が可変電圧源１０の電圧値よりも接続部位１
１におけるバイアス電圧だけ高くなるように構成したの
で、第１の入力端子５および第２の入力端子８に差動信
号を印加した状態において可変電圧源７および可変電圧
源１０の電圧値を変化させることで増幅回路のゲインを
線形的に変化させることが可能となるために、諸性能を
悪化させることなくゲインを変化させることができると
ともに、波形の歪みを低減することができるという効果
を奏する。また、差動入力信号に係る入力インピーダン
スをおおよそ第１のＣＭＯＳインバータ回路１５および
第２のＣＭＯＳインバータ回路１６から成る増幅手段の
ゲイン分の１にすることができて、ゲート接地型類似の
低入力インピーダンスの増幅回路を与えることができる
という効果を奏する。さらに、ＣＭＯＳインバータ回路
１５，１６を除けば、ＮＭＯＳトランジスタのみのシン
グルチャネル構成となっているので、ＰＭＯＳトランジ
スタとＮＭＯＳトランジスタとのマッチングを考慮する
必要がなくなり、温度特性や製造バラツキ等に起因する
交流成分の変動をも抑えて回路動作を安定化させるとと
もに、相互コンダクタンスの比に応じて定まるゲインを
トランジスタのサイズ比に基づいて正確に設定すること
ができるという効果を奏する。
【００３２】また、ＣＭＯＳインバータ回路１５および
ＣＭＯＳインバータ回路１６が、それぞれＤＣオフセッ
トを除去するようにＣＭＯＳを成すＮＭＯＳトランジス
タのソース電位を上げる第１の電圧シフト手段と、ＤＣ
オフセットを除去するようにＣＭＯＳを成すＰＭＯＳト
ランジスタのソース電位を下げる第２の電圧シフト手段
との両方あるいはいずれか一方を備えるように構成した
ので、簡単な構成でバイアス電圧に係る誤差を除去する
ことができるとともに、バイアス電流を低減して消費電
力を抑えることができるという効果を奏する。
ＣＭＯＳインバータ回路１６が、それぞれＤＣオフセッ
トを除去するようにＣＭＯＳを成すＮＭＯＳトランジス
タのソース電位を上げる第１の電圧シフト手段と、ＤＣ
オフセットを除去するようにＣＭＯＳを成すＰＭＯＳト
ランジスタのソース電位を下げる第２の電圧シフト手段
との両方あるいはいずれか一方を備えるように構成した
ので、簡単な構成でバイアス電圧に係る誤差を除去する
ことができるとともに、バイアス電流を低減して消費電
力を抑えることができるという効果を奏する。
【００３３】なお、この実施の形態１においては、ＤＣ
オフセット除去機能を有するＣＭＯＳインバータ回路１
５，１６を除けば、ＮＭＯＳトランジスタのみを用いて
増幅回路を構成しているが、ＰＭＯＳトランジスタのみ
を用いて同様の回路構造を有する増幅回路を構成可能で
あることは明白であろう。基本的には、ＣＭＯＳインバ
ータ回路１５，１６を除いて図１に示されるＮＭＯＳト
ランジスタをすべてＰＭＯＳトランジスタと入れ替える
とともに、電圧源を接地部に並びに接地部を電圧源に入
れ替えることで所望の増幅回路を構成することができる
から、その詳細な説明については省略する。
オフセット除去機能を有するＣＭＯＳインバータ回路１
５，１６を除けば、ＮＭＯＳトランジスタのみを用いて
増幅回路を構成しているが、ＰＭＯＳトランジスタのみ
を用いて同様の回路構造を有する増幅回路を構成可能で
あることは明白であろう。基本的には、ＣＭＯＳインバ
ータ回路１５，１６を除いて図１に示されるＮＭＯＳト
ランジスタをすべてＰＭＯＳトランジスタと入れ替える
とともに、電圧源を接地部に並びに接地部を電圧源に入
れ替えることで所望の増幅回路を構成することができる
から、その詳細な説明については省略する。
【００３４】実施の形態２．図６は、この発明の実施の
形態２による増幅回路の構成を示す回路図である。図６
において、図１と同一符号は同一または相当部分を示す
のでその説明を省略する。５１はドレインが電圧源１に
接続されるＮＭＯＳトランジスタ（第１のＭＯＳトラン
ジスタ）、５２はドレインがＮＭＯＳトランジスタ５１
のソースに接続されソースが接地部２に接続されるＮＭ
ＯＳトランジスタ（第２のＭＯＳトランジスタ）、５３
はＮＭＯＳトランジスタ５１のゲートに接続される第１
の入力端子、５４は差動信号を成す一方の入力信号ｖｉ
ｎを第１の入力端子５３に印加する第１の差動信号源、
５５は所定のバイアス電圧を第１の入力端子５３に印加
する定電圧源（第１の電圧源）、５６はＮＭＯＳトラン
ジスタ５２のゲートに接続される第２の入力端子、５７
は差動信号を成す他方の入力信号−ｖｉｎを第２の入力
端子５６に印加する第２の差動信号源、５８は所定のバ
イアス電圧を第２の入力端子５６に印加する定電圧源
（第２の電圧源）、５９はＮＭＯＳトランジスタ５１の
ソースとＮＭＯＳトランジスタ５２のドレインとの接続
部位、６０はドレインが電圧源１に接続されソースがＮ
ＭＯＳトランジスタ５１のソースに接続されるＮＭＯＳ
トランジスタ（第３のＭＯＳトランジスタ）、６１はド
レインがＮＭＯＳトランジスタ５１のソースに接続され
ソースが接地部２に接続されるＮＭＯＳトランジスタ
（第４のＭＯＳトランジスタ）、６２はＮＭＯＳトラン
ジスタ６０のゲートに接続される第３の入力端子、６３
は差動信号を成す他方の入力信号−ｖｉｎを第３の入力
端子６２に印加する第３の差動信号源、６４は可変のバ
イアス電圧を第３の入力端子６２に印加する可変電圧源
（第３の電圧源）、６５はＮＭＯＳトランジスタ６１の
ゲートに接続された第４の入力端子、６６は差動信号を
成す一方の入力信号ｖｉｎを第４の入力端子６５に印加
する第４の差動信号源、６７は可変のバイアス電圧を第
４の入力端子６５に印加する可変電圧源（第４の電圧
源）、６８はドレインが電圧源１に接続されソースがＮ
ＭＯＳトランジスタ５１のソースに接続されるＮＭＯＳ
トランジスタ（第５のＭＯＳトランジスタ）、６９はド
レインがＮＭＯＳトランジスタ５１のソースに接続され
ゲートが第２のＣＭＯＳインバータ回路１６の出力部に
接続されソースが接地部２に接続されるＮＭＯＳトラン
ジスタ（第６のＭＯＳトランジスタ）、７０はＮＭＯＳ
トランジスタ６８のゲートに接続される定電圧源、７１
は第２のＣＭＯＳインバータ回路１６の出力部に接続さ
れる出力端子である。なお、図６に示される増幅回路に
おいて使用されるＮＭＯＳトランジスタ５１，５２，６
０，６１，６８，６９については、相互コンダクタンス
を均一化するために、それぞれのトランジスタのバック
ゲートは当該トランジスタのソースに接続するものとす
る。
形態２による増幅回路の構成を示す回路図である。図６
において、図１と同一符号は同一または相当部分を示す
のでその説明を省略する。５１はドレインが電圧源１に
接続されるＮＭＯＳトランジスタ（第１のＭＯＳトラン
ジスタ）、５２はドレインがＮＭＯＳトランジスタ５１
のソースに接続されソースが接地部２に接続されるＮＭ
ＯＳトランジスタ（第２のＭＯＳトランジスタ）、５３
はＮＭＯＳトランジスタ５１のゲートに接続される第１
の入力端子、５４は差動信号を成す一方の入力信号ｖｉ
ｎを第１の入力端子５３に印加する第１の差動信号源、
５５は所定のバイアス電圧を第１の入力端子５３に印加
する定電圧源（第１の電圧源）、５６はＮＭＯＳトラン
ジスタ５２のゲートに接続される第２の入力端子、５７
は差動信号を成す他方の入力信号−ｖｉｎを第２の入力
端子５６に印加する第２の差動信号源、５８は所定のバ
イアス電圧を第２の入力端子５６に印加する定電圧源
（第２の電圧源）、５９はＮＭＯＳトランジスタ５１の
ソースとＮＭＯＳトランジスタ５２のドレインとの接続
部位、６０はドレインが電圧源１に接続されソースがＮ
ＭＯＳトランジスタ５１のソースに接続されるＮＭＯＳ
トランジスタ（第３のＭＯＳトランジスタ）、６１はド
レインがＮＭＯＳトランジスタ５１のソースに接続され
ソースが接地部２に接続されるＮＭＯＳトランジスタ
（第４のＭＯＳトランジスタ）、６２はＮＭＯＳトラン
ジスタ６０のゲートに接続される第３の入力端子、６３
は差動信号を成す他方の入力信号−ｖｉｎを第３の入力
端子６２に印加する第３の差動信号源、６４は可変のバ
イアス電圧を第３の入力端子６２に印加する可変電圧源
（第３の電圧源）、６５はＮＭＯＳトランジスタ６１の
ゲートに接続された第４の入力端子、６６は差動信号を
成す一方の入力信号ｖｉｎを第４の入力端子６５に印加
する第４の差動信号源、６７は可変のバイアス電圧を第
４の入力端子６５に印加する可変電圧源（第４の電圧
源）、６８はドレインが電圧源１に接続されソースがＮ
ＭＯＳトランジスタ５１のソースに接続されるＮＭＯＳ
トランジスタ（第５のＭＯＳトランジスタ）、６９はド
レインがＮＭＯＳトランジスタ５１のソースに接続され
ゲートが第２のＣＭＯＳインバータ回路１６の出力部に
接続されソースが接地部２に接続されるＮＭＯＳトラン
ジスタ（第６のＭＯＳトランジスタ）、７０はＮＭＯＳ
トランジスタ６８のゲートに接続される定電圧源、７１
は第２のＣＭＯＳインバータ回路１６の出力部に接続さ
れる出力端子である。なお、図６に示される増幅回路に
おいて使用されるＮＭＯＳトランジスタ５１，５２，６
０，６１，６８，６９については、相互コンダクタンス
を均一化するために、それぞれのトランジスタのバック
ゲートは当該トランジスタのソースに接続するものとす
る。
【００３５】次に、動作について説明する。図６におい
て、ＮＭＯＳトランジスタ５１，５２，６０，６１の相
互コンダクタンスをｇｍ、ドレイン電流係数をＭとし、
ＮＭＯＳトランジスタ６８，６９の相互コンダクタンス
をｇｍ’とする。また、ＮＭＯＳトランジスタ５１のド
レイン電流の交流成分をｉ１、ＮＭＯＳトランジスタ５
２のドレイン電流の交流成分をｉ２、ＮＭＯＳトランジ
スタ６０のドレイン電流の交流成分をｉ１’、ＮＭＯＳ
トランジスタ６１のドレイン電流の交流成分をｉ２’、
ＮＭＯＳトランジスタ６８のドレイン電流の交流成分を
ｉ３、ＮＭＯＳトランジスタ６９のドレイン電流の交流
成分をｉ４とする。また、電圧源１の電源電圧値をＶｄ
ｄ、接続部位５９におけるバイアス電圧をＶｅ、出力端
子７１におけるバイアス電圧をＶｏ、出力端子７１に出
力される電圧の交流成分をｖｏとする。
て、ＮＭＯＳトランジスタ５１，５２，６０，６１の相
互コンダクタンスをｇｍ、ドレイン電流係数をＭとし、
ＮＭＯＳトランジスタ６８，６９の相互コンダクタンス
をｇｍ’とする。また、ＮＭＯＳトランジスタ５１のド
レイン電流の交流成分をｉ１、ＮＭＯＳトランジスタ５
２のドレイン電流の交流成分をｉ２、ＮＭＯＳトランジ
スタ６０のドレイン電流の交流成分をｉ１’、ＮＭＯＳ
トランジスタ６１のドレイン電流の交流成分をｉ２’、
ＮＭＯＳトランジスタ６８のドレイン電流の交流成分を
ｉ３、ＮＭＯＳトランジスタ６９のドレイン電流の交流
成分をｉ４とする。また、電圧源１の電源電圧値をＶｄ
ｄ、接続部位５９におけるバイアス電圧をＶｅ、出力端
子７１におけるバイアス電圧をＶｏ、出力端子７１に出
力される電圧の交流成分をｖｏとする。
【００３６】実施の形態１と同様に、第１のＣＭＯＳイ
ンバータ回路１５および第２のＣＭＯＳインバータ回路
１６を設けることで、バイアス電圧Ｖｅとバイアス電圧
Ｖｏとを等しくすることができる。また、最も大きなダ
イナミックレンジを得るためには、バイアス電圧を電源
電圧値Ｖｄｄの半分に設定する必要があるために、Ｖｅ
＝Ｖｏ＝Ｖｄｄ／２となるように回路を設定する。ま
た、定電圧源５８の電圧値をＶｇ０とすると、定電圧源
５５の電圧値を定電圧源５８と比較して接続部位５９に
おけるバイアス電圧Ｖｅだけ大きくなるように、すなわ
ちＶｇ０＋Ｖｅとなるように設定する。また、可変電圧
源６７と可変電圧源６４とについても、可変電圧源６７
の電圧値が可変電圧源６４の電圧値よりもＶｅだけ大き
くなるように設定する。なお、可変電圧源６７の電圧値
をＶｇ０＋ΔＶｇと表し、可変電圧源６４の電圧値をＶ
ｇ０＋Ｖｅ＋ΔＶｇと表すものとする。また、上記のよ
うに、電圧源の電圧値を所定の電圧差を有するように設
定することは、例えば電圧源または電流源を用いたＤＣ
シフト回路を用いることで実現することが可能である。
ンバータ回路１５および第２のＣＭＯＳインバータ回路
１６を設けることで、バイアス電圧Ｖｅとバイアス電圧
Ｖｏとを等しくすることができる。また、最も大きなダ
イナミックレンジを得るためには、バイアス電圧を電源
電圧値Ｖｄｄの半分に設定する必要があるために、Ｖｅ
＝Ｖｏ＝Ｖｄｄ／２となるように回路を設定する。ま
た、定電圧源５８の電圧値をＶｇ０とすると、定電圧源
５５の電圧値を定電圧源５８と比較して接続部位５９に
おけるバイアス電圧Ｖｅだけ大きくなるように、すなわ
ちＶｇ０＋Ｖｅとなるように設定する。また、可変電圧
源６７と可変電圧源６４とについても、可変電圧源６７
の電圧値が可変電圧源６４の電圧値よりもＶｅだけ大き
くなるように設定する。なお、可変電圧源６７の電圧値
をＶｇ０＋ΔＶｇと表し、可変電圧源６４の電圧値をＶ
ｇ０＋Ｖｅ＋ΔＶｇと表すものとする。また、上記のよ
うに、電圧源の電圧値を所定の電圧差を有するように設
定することは、例えば電圧源または電流源を用いたＤＣ
シフト回路を用いることで実現することが可能である。
【００３７】既に実施の形態１において述べたように、
接続部位５９は交流的に接地されているものとみなすこ
とができるので、ＮＭＯＳトランジスタ６８のドレイン
電流については交流成分を無視することができる。した
がって、電流ｉ１と電流ｉ２との差をｉ、電流ｉ１’と
電流ｉ２’との差をｉ’とすると、ｉ＋ｉ’＝ｉ４とな
る。電流差ｉについては式（１２）により与えられ、電
流差ｉ’については式（１３）により与えられる。した
がって、ｉ＋ｉ’＝ｉ４に式（１２）および式（１３）
を代入することで、式（１４）が得られる。そして、式
（１４）を出力電圧の交流成分ｖｏについて解くことで
式（１５）が得られる。
接続部位５９は交流的に接地されているものとみなすこ
とができるので、ＮＭＯＳトランジスタ６８のドレイン
電流については交流成分を無視することができる。した
がって、電流ｉ１と電流ｉ２との差をｉ、電流ｉ１’と
電流ｉ２’との差をｉ’とすると、ｉ＋ｉ’＝ｉ４とな
る。電流差ｉについては式（１２）により与えられ、電
流差ｉ’については式（１３）により与えられる。した
がって、ｉ＋ｉ’＝ｉ４に式（１２）および式（１３）
を代入することで、式（１４）が得られる。そして、式
（１４）を出力電圧の交流成分ｖｏについて解くことで
式（１５）が得られる。
【数５】
【００３８】式（１５）から明らかなように、可変電圧
源６７の電圧値Ｖｇ０＋ΔＶｇがＭＯＳトランジスタの
閾値電圧Ｖｔｈより大きな範囲にあるように、可変電圧
源６７および可変電圧源６４の電圧値を所定の電圧差を
保持するように適宜変化させることで、ゲインを正負い
ずれの方向においても可変電圧源の電圧値に対して線形
的に変化させることが可能となる。これは、この実施の
形態２による増幅回路をミキサーとして用いることが可
能であることを意味するものである。
源６７の電圧値Ｖｇ０＋ΔＶｇがＭＯＳトランジスタの
閾値電圧Ｖｔｈより大きな範囲にあるように、可変電圧
源６７および可変電圧源６４の電圧値を所定の電圧差を
保持するように適宜変化させることで、ゲインを正負い
ずれの方向においても可変電圧源の電圧値に対して線形
的に変化させることが可能となる。これは、この実施の
形態２による増幅回路をミキサーとして用いることが可
能であることを意味するものである。
【００３９】以上のように、この実施の形態２によれ
ば、ＮＭＯＳトランジスタ５１，５２，６０，６１，６
８，６９と、ＮＭＯＳトランジスタ５１のゲートに接続
される第１の入力端子５３に接続される定電圧源５５
と、ＮＭＯＳトランジスタ５２のゲートに接続される第
２の入力端子５６に接続される定電圧源５８と、ＮＭＯ
Ｓトランジスタ６０のゲートに接続される第３の入力端
子６２に接続される可変電圧源６４と、ＮＭＯＳトラン
ジスタ６１のゲートに接続される第４の入力端子６５に
接続される可変電圧源６７と、ＮＭＯＳトランジスタ６
８のゲートに接続される定電圧源７０と、ＮＭＯＳトラ
ンジスタ５１のソースとＮＭＯＳトランジスタ６９のゲ
ートとの間に介装されるＣＭＯＳインバータ回路１５，
１６とを備え、定電圧源５５の電圧値を定電圧源５８の
電圧値よりも接続部位５９におけるバイアス電圧だけ高
くするとともに、可変電圧源６４の電圧値を可変電圧源
６７の電圧値よりも接続部位５９におけるバイアス電圧
だけ高くするように構成したので、差動信号を成す一方
の入力信号ｖｉｎを第１の入力端子５３および第４の入
力端子６５に印加するとともに差動信号を成す他方の入
力信号−ｖｉｎを第２の入力端子５６および第３の入力
端子６２に印加した状態において可変電圧源６４および
可変電圧源６７の電圧値を変化させることで増幅回路の
ゲインを線形的に変化させることが可能になるために、
諸性能を悪化させることなくゲインを変化させることが
できるとともに、波形の歪みを低減することができると
いう効果を奏する。また、差動入力信号に係る入力イン
ピーダンスをおおよそ第１のＣＭＯＳインバータ回路１
５および第２のＣＭＯＳインバータ回路１６から成る増
幅手段のゲイン分の１にすることができて、ゲート接地
型類似の低入力インピーダンスの増幅回路を与えること
ができるという効果を奏する。さらに、ＣＭＯＳインバ
ータ回路１５，１６を除けば、ＮＭＯＳトランジスタの
みのシングルチャネル構成となっているので、ＰＭＯＳ
トランジスタとＮＭＯＳトランジスタとのマッチングを
考慮する必要がなくなり、温度特性や製造バラツキ等に
起因する交流成分の変動をも抑えて回路動作を安定化さ
せるとともに、相互コンダクタンスの比に応じて定まる
ゲインをトランジスタのサイズ比に基づいて正確に設定
することができるという効果を奏する。
ば、ＮＭＯＳトランジスタ５１，５２，６０，６１，６
８，６９と、ＮＭＯＳトランジスタ５１のゲートに接続
される第１の入力端子５３に接続される定電圧源５５
と、ＮＭＯＳトランジスタ５２のゲートに接続される第
２の入力端子５６に接続される定電圧源５８と、ＮＭＯ
Ｓトランジスタ６０のゲートに接続される第３の入力端
子６２に接続される可変電圧源６４と、ＮＭＯＳトラン
ジスタ６１のゲートに接続される第４の入力端子６５に
接続される可変電圧源６７と、ＮＭＯＳトランジスタ６
８のゲートに接続される定電圧源７０と、ＮＭＯＳトラ
ンジスタ５１のソースとＮＭＯＳトランジスタ６９のゲ
ートとの間に介装されるＣＭＯＳインバータ回路１５，
１６とを備え、定電圧源５５の電圧値を定電圧源５８の
電圧値よりも接続部位５９におけるバイアス電圧だけ高
くするとともに、可変電圧源６４の電圧値を可変電圧源
６７の電圧値よりも接続部位５９におけるバイアス電圧
だけ高くするように構成したので、差動信号を成す一方
の入力信号ｖｉｎを第１の入力端子５３および第４の入
力端子６５に印加するとともに差動信号を成す他方の入
力信号−ｖｉｎを第２の入力端子５６および第３の入力
端子６２に印加した状態において可変電圧源６４および
可変電圧源６７の電圧値を変化させることで増幅回路の
ゲインを線形的に変化させることが可能になるために、
諸性能を悪化させることなくゲインを変化させることが
できるとともに、波形の歪みを低減することができると
いう効果を奏する。また、差動入力信号に係る入力イン
ピーダンスをおおよそ第１のＣＭＯＳインバータ回路１
５および第２のＣＭＯＳインバータ回路１６から成る増
幅手段のゲイン分の１にすることができて、ゲート接地
型類似の低入力インピーダンスの増幅回路を与えること
ができるという効果を奏する。さらに、ＣＭＯＳインバ
ータ回路１５，１６を除けば、ＮＭＯＳトランジスタの
みのシングルチャネル構成となっているので、ＰＭＯＳ
トランジスタとＮＭＯＳトランジスタとのマッチングを
考慮する必要がなくなり、温度特性や製造バラツキ等に
起因する交流成分の変動をも抑えて回路動作を安定化さ
せるとともに、相互コンダクタンスの比に応じて定まる
ゲインをトランジスタのサイズ比に基づいて正確に設定
することができるという効果を奏する。
【００４０】また、ＣＭＯＳインバータ回路１５および
ＣＭＯＳインバータ回路１６が、それぞれＤＣオフセッ
トを除去するようにＣＭＯＳを成すＮＭＯＳトランジス
タのソース電位を上げる第１の電圧シフト手段と、ＤＣ
オフセットを除去するようにＣＭＯＳを成すＰＭＯＳト
ランジスタのソース電位を下げる第２の電圧シフト手段
との両方あるいはいずれか一方を備えるように構成した
ので、簡単な構成でバイアス電圧に係る誤差を除去する
ことができるとともに、バイアス電流を低減して消費電
力を抑えることができるという効果を奏する。
ＣＭＯＳインバータ回路１６が、それぞれＤＣオフセッ
トを除去するようにＣＭＯＳを成すＮＭＯＳトランジス
タのソース電位を上げる第１の電圧シフト手段と、ＤＣ
オフセットを除去するようにＣＭＯＳを成すＰＭＯＳト
ランジスタのソース電位を下げる第２の電圧シフト手段
との両方あるいはいずれか一方を備えるように構成した
ので、簡単な構成でバイアス電圧に係る誤差を除去する
ことができるとともに、バイアス電流を低減して消費電
力を抑えることができるという効果を奏する。
【００４１】なお、この実施の形態２においては、電圧
源５５および電圧源５８を定電圧源とするとともに電圧
源６４および電圧源６７を可変電圧源とする構成を採っ
ている。然るに、式（１２）〜式（１４）より明らかな
ように、電圧源５５と電圧源５８との電圧差がバイアス
電圧Ｖｅとなり、電圧源６４と電圧源６７との電圧差が
バイアス電圧Ｖｅとなるように設定すれば、電圧源５５
と電圧源６４との電圧差に対してゲインが比例するよう
になるから、電圧源５５および電圧源５８を可変電圧源
とするとともに電圧源６４および電圧源６７を定電圧源
とする構成を採ってもよく、同等の効果を奏することが
できる。
源５５および電圧源５８を定電圧源とするとともに電圧
源６４および電圧源６７を可変電圧源とする構成を採っ
ている。然るに、式（１２）〜式（１４）より明らかな
ように、電圧源５５と電圧源５８との電圧差がバイアス
電圧Ｖｅとなり、電圧源６４と電圧源６７との電圧差が
バイアス電圧Ｖｅとなるように設定すれば、電圧源５５
と電圧源６４との電圧差に対してゲインが比例するよう
になるから、電圧源５５および電圧源５８を可変電圧源
とするとともに電圧源６４および電圧源６７を定電圧源
とする構成を採ってもよく、同等の効果を奏することが
できる。
【００４２】また、この実施の形態２においては、ＤＣ
オフセット除去機能を有するＣＭＯＳインバータ回路１
５，１６を除けば、ＮＭＯＳトランジスタのみを用いて
増幅回路を構成しているが、ＰＭＯＳトランジスタのみ
を用いて同様の回路構造を有する増幅回路を構成可能で
あることは明白であろう。基本的には、ＣＭＯＳインバ
ータ回路１５，１６を除いて図６に示されるＮＭＯＳト
ランジスタをすべてＰＭＯＳトランジスタと入れ替える
とともに、電圧源を接地部に並びに接地部を電圧源に入
れ替えることで所望の増幅回路を構成することができる
から、その詳細な説明については省略する。
オフセット除去機能を有するＣＭＯＳインバータ回路１
５，１６を除けば、ＮＭＯＳトランジスタのみを用いて
増幅回路を構成しているが、ＰＭＯＳトランジスタのみ
を用いて同様の回路構造を有する増幅回路を構成可能で
あることは明白であろう。基本的には、ＣＭＯＳインバ
ータ回路１５，１６を除いて図６に示されるＮＭＯＳト
ランジスタをすべてＰＭＯＳトランジスタと入れ替える
とともに、電圧源を接地部に並びに接地部を電圧源に入
れ替えることで所望の増幅回路を構成することができる
から、その詳細な説明については省略する。
【００４３】実施の形態３．図７は、この発明の実施の
形態３による増幅回路の構成を示す回路図である。この
発明の実施の形態３による増幅回路は、差動信号入力で
はなく単一の信号入力を対象とした回路構成を有する点
において、実施の形態１および実施の形態２による増幅
回路と基本的に差異を有するものである。図７におい
て、図１と同一符号は同一または相当部分を示すのでそ
の説明を省略する。８１はドレインが電圧源１に接続さ
れるＮＭＯＳトランジスタ（第１のＭＯＳトランジス
タ）、８２はドレインがＮＭＯＳトランジスタ８１のソ
ースに接続されゲートが第２のＣＭＯＳインバータ回路
１６の出力部に接続されソースが接地部２に接続される
ＮＭＯＳトランジスタ（第２のＭＯＳトランジスタ）、
８３はＮＭＯＳトランジスタ８１のゲートに接続される
入力端子、８４は入力信号を入力端子８３に印加する信
号源、８５は可変のバイアス電圧を入力端子８３に印加
する可変電圧源、８６はＮＭＯＳトランジスタ８１のソ
ースとＮＭＯＳトランジスタ８２のドレインとの接続部
位、８７は第２のＣＭＯＳインバータ回路１６の出力部
に接続される出力端子である。なお、図７に示される増
幅回路において使用されるＮＭＯＳトランジスタ８１，
８２については、相互コンダクタンスを均一化するため
にそれぞれのトランジスタのバックゲートは当該トラン
ジスタのソースに接続するものとする。
形態３による増幅回路の構成を示す回路図である。この
発明の実施の形態３による増幅回路は、差動信号入力で
はなく単一の信号入力を対象とした回路構成を有する点
において、実施の形態１および実施の形態２による増幅
回路と基本的に差異を有するものである。図７におい
て、図１と同一符号は同一または相当部分を示すのでそ
の説明を省略する。８１はドレインが電圧源１に接続さ
れるＮＭＯＳトランジスタ（第１のＭＯＳトランジス
タ）、８２はドレインがＮＭＯＳトランジスタ８１のソ
ースに接続されゲートが第２のＣＭＯＳインバータ回路
１６の出力部に接続されソースが接地部２に接続される
ＮＭＯＳトランジスタ（第２のＭＯＳトランジスタ）、
８３はＮＭＯＳトランジスタ８１のゲートに接続される
入力端子、８４は入力信号を入力端子８３に印加する信
号源、８５は可変のバイアス電圧を入力端子８３に印加
する可変電圧源、８６はＮＭＯＳトランジスタ８１のソ
ースとＮＭＯＳトランジスタ８２のドレインとの接続部
位、８７は第２のＣＭＯＳインバータ回路１６の出力部
に接続される出力端子である。なお、図７に示される増
幅回路において使用されるＮＭＯＳトランジスタ８１，
８２については、相互コンダクタンスを均一化するため
にそれぞれのトランジスタのバックゲートは当該トラン
ジスタのソースに接続するものとする。
【００４４】次に、動作について説明する。ここで、Ｎ
ＭＯＳトランジスタ８１の相互コンダクタンスをｇｍ、
ＮＭＯＳトランジスタ８１のドレイン電流の交流成分を
ｉ１、ＮＭＯＳトランジスタ８２の相互コンダクタンス
をｇｍ’、ＮＭＯＳトランジスタ８２のドレイン電流の
交流成分をｉ２とする。接続部位８６に流れ込む電流と
流れ出る電流とが等しいことから、ｉ１＝ｉ２となって
式（１６）が得られ、式（１６）を整理することで式
（１７）を得ることができる。ここで、ＮＭＯＳトラン
ジスタ８１のドレイン電流係数をＭ、可変電圧源８５の
電圧値をＶｇ０＋Ｖｅとすると、出力端子８７において
発生する電圧の交流成分ｖｏは式（１８）に示すように
与えられる。式（１８）から明らかなように、可変電圧
源により印加される電圧をＭＯＳトランジスタの閾値電
圧Ｖｔｈより大きな範囲において適宜変化させることに
より、増幅回路のゲインを可変電圧Ｖｇ０に対して線形
的に変化させることが可能となる。
ＭＯＳトランジスタ８１の相互コンダクタンスをｇｍ、
ＮＭＯＳトランジスタ８１のドレイン電流の交流成分を
ｉ１、ＮＭＯＳトランジスタ８２の相互コンダクタンス
をｇｍ’、ＮＭＯＳトランジスタ８２のドレイン電流の
交流成分をｉ２とする。接続部位８６に流れ込む電流と
流れ出る電流とが等しいことから、ｉ１＝ｉ２となって
式（１６）が得られ、式（１６）を整理することで式
（１７）を得ることができる。ここで、ＮＭＯＳトラン
ジスタ８１のドレイン電流係数をＭ、可変電圧源８５の
電圧値をＶｇ０＋Ｖｅとすると、出力端子８７において
発生する電圧の交流成分ｖｏは式（１８）に示すように
与えられる。式（１８）から明らかなように、可変電圧
源により印加される電圧をＭＯＳトランジスタの閾値電
圧Ｖｔｈより大きな範囲において適宜変化させることに
より、増幅回路のゲインを可変電圧Ｖｇ０に対して線形
的に変化させることが可能となる。
【数６】
【００４５】また、第１のＣＭＯＳインバータ回路１５
および第２のＣＭＯＳインバータ回路１６のオープンゲ
イン（−Ｇｏ）を大きくするように回路設定を為すこと
で、入力信号ｖｉｎについて接続部位８６からみたイン
ピーダンスをおおよそ第１のＣＭＯＳインバータ回路１
５および第２のＣＭＯＳインバータ回路１６から成る増
幅手段のゲイン分の１にすることができる。すなわち、
図７に示される増幅回路は、ゲート接地型類似の構成を
有しており、入力インピーダンスを非常に小さくするこ
とが可能となる。
および第２のＣＭＯＳインバータ回路１６のオープンゲ
イン（−Ｇｏ）を大きくするように回路設定を為すこと
で、入力信号ｖｉｎについて接続部位８６からみたイン
ピーダンスをおおよそ第１のＣＭＯＳインバータ回路１
５および第２のＣＭＯＳインバータ回路１６から成る増
幅手段のゲイン分の１にすることができる。すなわち、
図７に示される増幅回路は、ゲート接地型類似の構成を
有しており、入力インピーダンスを非常に小さくするこ
とが可能となる。
【００４６】以上のように、この実施の形態３によれ
ば、ＮＭＯＳトランジスタ８１，８２と、ＮＭＯＳトラ
ンジスタ８１のゲートに接続される入力端子８３に可変
のバイアス電圧を印加する可変電圧源８５と、ＮＭＯＳ
トランジスタ８１のソースとＮＭＯＳトランジスタ８２
のゲートとの間に介装されるＤＣオフセット除去機能を
有するＣＭＯＳインバータ回路１５，１６とを備えるよ
うに構成したので、実施の形態１と同等の効果を奏する
ことができる。なお、この実施の形態３においても、Ｎ
ＭＯＳトランジスタ８１，８２に代えてＰＭＯＳトラン
ジスタを用いて同様の回路構造を有する増幅回路を構成
可能であることは明白であろう。
ば、ＮＭＯＳトランジスタ８１，８２と、ＮＭＯＳトラ
ンジスタ８１のゲートに接続される入力端子８３に可変
のバイアス電圧を印加する可変電圧源８５と、ＮＭＯＳ
トランジスタ８１のソースとＮＭＯＳトランジスタ８２
のゲートとの間に介装されるＤＣオフセット除去機能を
有するＣＭＯＳインバータ回路１５，１６とを備えるよ
うに構成したので、実施の形態１と同等の効果を奏する
ことができる。なお、この実施の形態３においても、Ｎ
ＭＯＳトランジスタ８１，８２に代えてＰＭＯＳトラン
ジスタを用いて同様の回路構造を有する増幅回路を構成
可能であることは明白であろう。
【００４７】実施の形態４．図８は、この発明の実施の
形態４による増幅回路の構成を示す回路図である。この
発明の実施の形態４による増幅回路も、差動信号入力で
はなく単一の信号入力を対象とした回路構成を有する点
において、実施の形態１および実施の形態２による増幅
回路と基本的に差異を有するものである。図８におい
て、図１と同一符号は同一または相当部分を示すのでそ
の説明を省略する。９１はドレインが電圧源１に接続さ
れるＮＭＯＳトランジスタ（第１のＭＯＳトランジス
タ）、９２はドレインがＮＭＯＳトランジスタ９１のソ
ースに接続されソースが接地部２に接続されるＮＭＯＳ
トランジスタ（第２のＭＯＳトランジスタ）、９３はド
レインがＮＭＯＳトランジスタ９１のソースに接続され
ゲートが第２のＣＭＯＳインバータ回路１６の出力部に
接続されソースが接地部２に接続されるＮＭＯＳトラン
ジスタ（第３のＭＯＳトランジスタ）、９４はＮＭＯＳ
トランジスタ９１のゲートに接続される定電圧源、９５
はＮＭＯＳトランジスタ９２のゲートに接続される入力
端子、９６は入力信号を入力端子９５に印加する信号
源、９７は可変のバイアス電圧を入力端子９５に印加す
る可変電圧源、９８はＮＭＯＳトランジスタ９１のソー
スとＮＭＯＳトランジスタ９２のドレインおよびＮＭＯ
Ｓトランジスタ９３のドレインとの接続部位、９９は第
２のＣＭＯＳインバータ回路１６の出力部に接続される
出力端子である。
形態４による増幅回路の構成を示す回路図である。この
発明の実施の形態４による増幅回路も、差動信号入力で
はなく単一の信号入力を対象とした回路構成を有する点
において、実施の形態１および実施の形態２による増幅
回路と基本的に差異を有するものである。図８におい
て、図１と同一符号は同一または相当部分を示すのでそ
の説明を省略する。９１はドレインが電圧源１に接続さ
れるＮＭＯＳトランジスタ（第１のＭＯＳトランジス
タ）、９２はドレインがＮＭＯＳトランジスタ９１のソ
ースに接続されソースが接地部２に接続されるＮＭＯＳ
トランジスタ（第２のＭＯＳトランジスタ）、９３はド
レインがＮＭＯＳトランジスタ９１のソースに接続され
ゲートが第２のＣＭＯＳインバータ回路１６の出力部に
接続されソースが接地部２に接続されるＮＭＯＳトラン
ジスタ（第３のＭＯＳトランジスタ）、９４はＮＭＯＳ
トランジスタ９１のゲートに接続される定電圧源、９５
はＮＭＯＳトランジスタ９２のゲートに接続される入力
端子、９６は入力信号を入力端子９５に印加する信号
源、９７は可変のバイアス電圧を入力端子９５に印加す
る可変電圧源、９８はＮＭＯＳトランジスタ９１のソー
スとＮＭＯＳトランジスタ９２のドレインおよびＮＭＯ
Ｓトランジスタ９３のドレインとの接続部位、９９は第
２のＣＭＯＳインバータ回路１６の出力部に接続される
出力端子である。
【００４８】次に、動作について説明する。ここで、Ｎ
ＭＯＳトランジスタ９２の相互コンダクタンスをｇｍ、
ＮＭＯＳトランジスタ９３の相互コンダクタンスをｇ
ｍ’、ＮＭＯＳトランジスタ９１を流れる電流の交流成
分をｉ１、ＮＭＯＳトランジスタ９２を流れるドレイン
電流の交流成分をｉ２、ＮＭＯＳトランジスタ９３を流
れるドレイン電流の交流成分をｉ３とする。第１のＣＭ
ＯＳインバータ回路１５と第２のＣＭＯＳインバータ回
路１６とから成る増幅手段のゲインが充分に大きけれ
ば、接続部位９８は交流的に接地されているものとみな
すことができるので、ｉ１はゼロとなる。これにより、
ｉ２＋ｉ３＝０となって、式（１９）が得られ、式（１
９）を整理することで式（２０）を得ることができる。
ここで、ＮＭＯＳトランジスタ９２のドレイン電流係数
をＭ、可変電圧源９７の電圧値をＶｇ０＋Ｖｅとする
と、出力端子９９において発生する電圧の交流成分ｖｏ
は式（２１）に示すように与えられる。式（２１）から
明らかなように、可変電圧源により印加される電圧をＭ
ＯＳトランジスタの閾値電圧Ｖｔｈより大きな範囲にお
いて適宜変化させることにより、増幅回路のゲインを可
変電圧Ｖｇ０に対して線形的に変化させることが可能と
なる。
ＭＯＳトランジスタ９２の相互コンダクタンスをｇｍ、
ＮＭＯＳトランジスタ９３の相互コンダクタンスをｇ
ｍ’、ＮＭＯＳトランジスタ９１を流れる電流の交流成
分をｉ１、ＮＭＯＳトランジスタ９２を流れるドレイン
電流の交流成分をｉ２、ＮＭＯＳトランジスタ９３を流
れるドレイン電流の交流成分をｉ３とする。第１のＣＭ
ＯＳインバータ回路１５と第２のＣＭＯＳインバータ回
路１６とから成る増幅手段のゲインが充分に大きけれ
ば、接続部位９８は交流的に接地されているものとみな
すことができるので、ｉ１はゼロとなる。これにより、
ｉ２＋ｉ３＝０となって、式（１９）が得られ、式（１
９）を整理することで式（２０）を得ることができる。
ここで、ＮＭＯＳトランジスタ９２のドレイン電流係数
をＭ、可変電圧源９７の電圧値をＶｇ０＋Ｖｅとする
と、出力端子９９において発生する電圧の交流成分ｖｏ
は式（２１）に示すように与えられる。式（２１）から
明らかなように、可変電圧源により印加される電圧をＭ
ＯＳトランジスタの閾値電圧Ｖｔｈより大きな範囲にお
いて適宜変化させることにより、増幅回路のゲインを可
変電圧Ｖｇ０に対して線形的に変化させることが可能と
なる。
【数７】
【００４９】以上のように、この実施の形態４によれ
ば、ＮＭＯＳトランジスタ９１，９２，９３と、ＮＭＯ
Ｓトランジスタ９１のゲートに接続される定電圧源９４
と、ＮＭＯＳトランジスタ９２のゲートに接続される入
力端子９５に可変のバイアス電圧を印加する可変電圧源
９７と、ＮＭＯＳトランジスタ９１のソースとＮＭＯＳ
トランジスタ９３とのゲートとの間に介装されるＤＣオ
フセット除去機能を備えたＣＭＯＳインバータ回路１
５，１６とを有するように構成したので、実施の形態１
と同等の効果を奏することができる。なお、この実施の
形態４においても、ＮＭＯＳトランジスタ９１，９２，
９３に代えてＰＭＯＳトランジスタを用いて同様の回路
構造を有する増幅回路を構成可能であることは明白であ
ろう。
ば、ＮＭＯＳトランジスタ９１，９２，９３と、ＮＭＯ
Ｓトランジスタ９１のゲートに接続される定電圧源９４
と、ＮＭＯＳトランジスタ９２のゲートに接続される入
力端子９５に可変のバイアス電圧を印加する可変電圧源
９７と、ＮＭＯＳトランジスタ９１のソースとＮＭＯＳ
トランジスタ９３とのゲートとの間に介装されるＤＣオ
フセット除去機能を備えたＣＭＯＳインバータ回路１
５，１６とを有するように構成したので、実施の形態１
と同等の効果を奏することができる。なお、この実施の
形態４においても、ＮＭＯＳトランジスタ９１，９２，
９３に代えてＰＭＯＳトランジスタを用いて同様の回路
構造を有する増幅回路を構成可能であることは明白であ
ろう。
【００５０】なお、上記の実施の形態１から実施の形態
４により説明される増幅回路は、本願発明を限定するも
のではなく、例示することを意図して開示されているも
のである。本願発明の技術的範囲は特許請求の範囲の記
載により定められるものであり、特許請求の範囲に記載
された技術的範囲内において種々の設計的変更が可能で
ある。例えば、縦続接続されるＣＭＯＳインバータ回路
の段数は２段に限定されるものではなく、４段、６段等
の偶数段のＣＭＯＳインバータ回路を設ける構成を採る
ことが可能である。
４により説明される増幅回路は、本願発明を限定するも
のではなく、例示することを意図して開示されているも
のである。本願発明の技術的範囲は特許請求の範囲の記
載により定められるものであり、特許請求の範囲に記載
された技術的範囲内において種々の設計的変更が可能で
ある。例えば、縦続接続されるＣＭＯＳインバータ回路
の段数は２段に限定されるものではなく、４段、６段等
の偶数段のＣＭＯＳインバータ回路を設ける構成を採る
ことが可能である。
【００５１】
【発明の効果】以上のように、この発明によれば、第１
の可変電圧源および差動信号を成す一方の入力信号を印
加する第１の差動信号源にゲートが接続される第１のＭ
ＯＳトランジスタと、第１のＭＯＳトランジスタのソー
スにドレインが接続され第２の可変電圧源および差動信
号を成す他方の入力信号を印加する第２の差動信号源に
ゲートが接続される第２のＭＯＳトランジスタと、第１
のＭＯＳトランジスタのソースにソースが接続され定電
圧源にゲートが接続される第３のＭＯＳトランジスタ
と、第１のＭＯＳトランジスタのソースにドレインが接
続される第４のＭＯＳトランジスタと、第１のＭＯＳト
ランジスタのソースと第４のＭＯＳトランジスタのゲー
トとの間に介装される偶数段のＣＭＯＳインバータ回路
とを有して構成され、第１の可変電圧源の電圧値が第２
の可変電圧源の電圧値よりもおおよそ信号未入力時の第
１のＭＯＳトランジスタのソース電位だけ高く設定され
るようにしたので、第１のＭＯＳトランジスタのゲート
および第２のＭＯＳトランジスタのゲートに差動信号を
印加した状態において第１の可変電圧源および第２の可
変電圧源の電圧値を変化させることで増幅回路のゲイン
を線形的に変化させることが可能となるために、諸性能
を悪化させることなくゲインを変化させることができる
とともに、波形の歪みを低減することができるという効
果を奏する。また、差動入力信号に係る入力インピーダ
ンスを偶数段のＣＭＯＳインバータ回路から成る増幅手
段のゲイン分の１にすることができて、ゲート接地型類
似の低入力インピーダンスの増幅回路を与えることがで
きるという効果を奏する。さらに、、第１のＭＯＳトラ
ンジスタから第４のＭＯＳトランジスタのすべてがＮＭ
ＯＳトランジスタあるいはＰＭＯＳトランジスタのいず
れか一方のＭＯＳトランジスタとして与えられようにし
たので、ＰＭＯＳトランジスタとＮＭＯＳトランジスタ
とのマッチングを考慮する必要がなくなり、温度特性や
製造バラツキ等に起因する交流成分の変動をも抑えて回
路動作を安定化させるとともに、相互コンダクタンスの
比に応じて定まるゲインをトランジスタのサイズ比に基
づいて正確に設定することができるという効果を奏す
る。
の可変電圧源および差動信号を成す一方の入力信号を印
加する第１の差動信号源にゲートが接続される第１のＭ
ＯＳトランジスタと、第１のＭＯＳトランジスタのソー
スにドレインが接続され第２の可変電圧源および差動信
号を成す他方の入力信号を印加する第２の差動信号源に
ゲートが接続される第２のＭＯＳトランジスタと、第１
のＭＯＳトランジスタのソースにソースが接続され定電
圧源にゲートが接続される第３のＭＯＳトランジスタ
と、第１のＭＯＳトランジスタのソースにドレインが接
続される第４のＭＯＳトランジスタと、第１のＭＯＳト
ランジスタのソースと第４のＭＯＳトランジスタのゲー
トとの間に介装される偶数段のＣＭＯＳインバータ回路
とを有して構成され、第１の可変電圧源の電圧値が第２
の可変電圧源の電圧値よりもおおよそ信号未入力時の第
１のＭＯＳトランジスタのソース電位だけ高く設定され
るようにしたので、第１のＭＯＳトランジスタのゲート
および第２のＭＯＳトランジスタのゲートに差動信号を
印加した状態において第１の可変電圧源および第２の可
変電圧源の電圧値を変化させることで増幅回路のゲイン
を線形的に変化させることが可能となるために、諸性能
を悪化させることなくゲインを変化させることができる
とともに、波形の歪みを低減することができるという効
果を奏する。また、差動入力信号に係る入力インピーダ
ンスを偶数段のＣＭＯＳインバータ回路から成る増幅手
段のゲイン分の１にすることができて、ゲート接地型類
似の低入力インピーダンスの増幅回路を与えることがで
きるという効果を奏する。さらに、、第１のＭＯＳトラ
ンジスタから第４のＭＯＳトランジスタのすべてがＮＭ
ＯＳトランジスタあるいはＰＭＯＳトランジスタのいず
れか一方のＭＯＳトランジスタとして与えられようにし
たので、ＰＭＯＳトランジスタとＮＭＯＳトランジスタ
とのマッチングを考慮する必要がなくなり、温度特性や
製造バラツキ等に起因する交流成分の変動をも抑えて回
路動作を安定化させるとともに、相互コンダクタンスの
比に応じて定まるゲインをトランジスタのサイズ比に基
づいて正確に設定することができるという効果を奏す
る。
【００５２】この発明によれば、第１の電圧源および差
動信号を成す一方の入力信号を印加する第１の差動信号
源にゲートが接続される第１のＭＯＳトランジスタと、
第１のＭＯＳトランジスタのソースにドレインが接続さ
れ第２の電圧源および差動信号を成す他方の入力信号を
印加する第２の差動信号源にゲートが接続される第２の
ＭＯＳトランジスタと、第１のＭＯＳトランジスタのソ
ースにソースが接続され第３の電圧源および差動信号を
成す他方の入力信号を印加する第３の差動信号源にゲー
トが接続される第３のＭＯＳトランジスタと、第１のＭ
ＯＳトランジスタのソースにドレインが接続され第４の
電圧源および差動信号を成す一方の入力信号を印加する
第４の差動信号源にゲートが接続される第４のＭＯＳト
ランジスタと、第１のＭＯＳトランジスタのソースにソ
ースが接続され定電圧源にゲートが接続される第５のＭ
ＯＳトランジスタと、第１のＭＯＳトランジスタのソー
スにドレインが接続される第６のＭＯＳトランジスタ
と、第１のＭＯＳトランジスタのソースと第６のＭＯＳ
トランジスタのゲートとの間に介装される偶数段のＣＭ
ＯＳインバータ回路とを有して構成され、第１の電圧源
の電圧値が第２の電圧源の電圧値よりもおおよそ信号未
入力時の第１のＭＯＳトランジスタのソース電位だけ高
く設定されるとともに、第３の電圧源の電圧値が第４の
電圧源の電圧値よりもおおよそ信号未入力時の第１のＭ
ＯＳトランジスタのソース電位だけ高く設定されるよう
にしたので、第１のＭＯＳトランジスタのゲートおよび
第４のＭＯＳトランジスタのゲートに差動信号を成す一
方の入力信号を印加するとともに第２のＭＯＳトランジ
スタのゲートおよび第３のＭＯＳトランジスタのゲート
に差動信号を成す他方の入力信号を印加した状態におい
て、増幅回路のゲインを第１の電圧源の電圧値と第２の
電圧源の電圧値との差に対して線形的に変化させること
が可能となるために、諸性能を悪化させることなくゲイ
ンを変化させることができるとともに、波形の歪みを低
減することができるという効果を奏する。また、差動入
力信号に係る入力インピーダンスを偶数段のＣＭＯＳイ
ンバータ回路から成る増幅手段のゲイン分の１にするこ
とができて、ゲート接地型類似の低入力インピーダンス
の増幅回路を与えることができるという効果を奏する。
さらに、第１のＭＯＳトランジスタから第６のＭＯＳト
ランジスタのすべてがＮＭＯＳトランジスタあるいはＰ
ＭＯＳトランジスタのいずれか一方のＭＯＳトランジス
タとして与えられるようにしたので、ＰＭＯＳトランジ
スタとＮＭＯＳトランジスタとのマッチングを考慮する
必要がなくなり、温度特性や製造バラツキ等に起因する
交流成分の変動をも抑えて回路動作を安定化させるとと
もに、相互コンダクタンスの比に応じて定まるゲインを
トランジスタのサイズ比に基づいて正確に設定すること
ができるという効果を奏する。
動信号を成す一方の入力信号を印加する第１の差動信号
源にゲートが接続される第１のＭＯＳトランジスタと、
第１のＭＯＳトランジスタのソースにドレインが接続さ
れ第２の電圧源および差動信号を成す他方の入力信号を
印加する第２の差動信号源にゲートが接続される第２の
ＭＯＳトランジスタと、第１のＭＯＳトランジスタのソ
ースにソースが接続され第３の電圧源および差動信号を
成す他方の入力信号を印加する第３の差動信号源にゲー
トが接続される第３のＭＯＳトランジスタと、第１のＭ
ＯＳトランジスタのソースにドレインが接続され第４の
電圧源および差動信号を成す一方の入力信号を印加する
第４の差動信号源にゲートが接続される第４のＭＯＳト
ランジスタと、第１のＭＯＳトランジスタのソースにソ
ースが接続され定電圧源にゲートが接続される第５のＭ
ＯＳトランジスタと、第１のＭＯＳトランジスタのソー
スにドレインが接続される第６のＭＯＳトランジスタ
と、第１のＭＯＳトランジスタのソースと第６のＭＯＳ
トランジスタのゲートとの間に介装される偶数段のＣＭ
ＯＳインバータ回路とを有して構成され、第１の電圧源
の電圧値が第２の電圧源の電圧値よりもおおよそ信号未
入力時の第１のＭＯＳトランジスタのソース電位だけ高
く設定されるとともに、第３の電圧源の電圧値が第４の
電圧源の電圧値よりもおおよそ信号未入力時の第１のＭ
ＯＳトランジスタのソース電位だけ高く設定されるよう
にしたので、第１のＭＯＳトランジスタのゲートおよび
第４のＭＯＳトランジスタのゲートに差動信号を成す一
方の入力信号を印加するとともに第２のＭＯＳトランジ
スタのゲートおよび第３のＭＯＳトランジスタのゲート
に差動信号を成す他方の入力信号を印加した状態におい
て、増幅回路のゲインを第１の電圧源の電圧値と第２の
電圧源の電圧値との差に対して線形的に変化させること
が可能となるために、諸性能を悪化させることなくゲイ
ンを変化させることができるとともに、波形の歪みを低
減することができるという効果を奏する。また、差動入
力信号に係る入力インピーダンスを偶数段のＣＭＯＳイ
ンバータ回路から成る増幅手段のゲイン分の１にするこ
とができて、ゲート接地型類似の低入力インピーダンス
の増幅回路を与えることができるという効果を奏する。
さらに、第１のＭＯＳトランジスタから第６のＭＯＳト
ランジスタのすべてがＮＭＯＳトランジスタあるいはＰ
ＭＯＳトランジスタのいずれか一方のＭＯＳトランジス
タとして与えられるようにしたので、ＰＭＯＳトランジ
スタとＮＭＯＳトランジスタとのマッチングを考慮する
必要がなくなり、温度特性や製造バラツキ等に起因する
交流成分の変動をも抑えて回路動作を安定化させるとと
もに、相互コンダクタンスの比に応じて定まるゲインを
トランジスタのサイズ比に基づいて正確に設定すること
ができるという効果を奏する。
【００５３】この発明によれば、可変電圧源および入力
信号を印加する信号源にゲートが接続される第１のＭＯ
Ｓトランジスタと、第１のＭＯＳトランジスタのソース
にドレインが接続される第２のＭＯＳトランジスタと、
第１のＭＯＳトランジスタのソースと第２のＭＯＳトラ
ンジスタのゲートとの間に介装される偶数段のＣＭＯＳ
インバータ回路とを有して構成されるようにしたので、
第１のＭＯＳトランジスタのゲートに入力信号を印加し
た状態において可変電圧源の電圧値を変化させることで
増幅回路のゲインを線形的に変化させることが可能とな
るために、諸性能を悪化させることなくゲインを変化さ
せることができるとともに、波形の歪みを低減すること
ができるという効果を奏する。また、入力信号に係る入
力インピーダンスを偶数段のＣＭＯＳインバータ回路か
ら成る増幅手段のゲイン分の１にすることができて、ゲ
ート接地型類似の低入力インピーダンスの増幅回路を与
えることができるという効果を奏する。さらに、第１の
ＭＯＳトランジスタおよび第２のＭＯＳトランジスタが
ともにＮＭＯＳトランジスタあるいはＰＭＯＳトランジ
スタのいずれか一方のＭＯＳトランジスタとして与えら
れるようにしたので、ＰＭＯＳトランジスタとＮＭＯＳ
トランジスタとのマッチングを考慮する必要がなくな
り、温度特性や製造バラツキ等に起因する交流成分の変
動をも抑えて回路動作を安定化させるとともに、相互コ
ンダクタンスの比に応じて定まるゲインをトランジスタ
のサイズ比に基づいて正確に設定することができるとい
う効果を奏する。
信号を印加する信号源にゲートが接続される第１のＭＯ
Ｓトランジスタと、第１のＭＯＳトランジスタのソース
にドレインが接続される第２のＭＯＳトランジスタと、
第１のＭＯＳトランジスタのソースと第２のＭＯＳトラ
ンジスタのゲートとの間に介装される偶数段のＣＭＯＳ
インバータ回路とを有して構成されるようにしたので、
第１のＭＯＳトランジスタのゲートに入力信号を印加し
た状態において可変電圧源の電圧値を変化させることで
増幅回路のゲインを線形的に変化させることが可能とな
るために、諸性能を悪化させることなくゲインを変化さ
せることができるとともに、波形の歪みを低減すること
ができるという効果を奏する。また、入力信号に係る入
力インピーダンスを偶数段のＣＭＯＳインバータ回路か
ら成る増幅手段のゲイン分の１にすることができて、ゲ
ート接地型類似の低入力インピーダンスの増幅回路を与
えることができるという効果を奏する。さらに、第１の
ＭＯＳトランジスタおよび第２のＭＯＳトランジスタが
ともにＮＭＯＳトランジスタあるいはＰＭＯＳトランジ
スタのいずれか一方のＭＯＳトランジスタとして与えら
れるようにしたので、ＰＭＯＳトランジスタとＮＭＯＳ
トランジスタとのマッチングを考慮する必要がなくな
り、温度特性や製造バラツキ等に起因する交流成分の変
動をも抑えて回路動作を安定化させるとともに、相互コ
ンダクタンスの比に応じて定まるゲインをトランジスタ
のサイズ比に基づいて正確に設定することができるとい
う効果を奏する。
【００５４】この発明によれば、定電圧源にゲートが接
続される第１のＭＯＳトランジスタと、第１のＭＯＳト
ランジスタのソースにドレインが接続され可変電圧源お
よび入力信号を印加する信号源にゲートが接続される第
２のＭＯＳトランジスタと、第１のＭＯＳトランジスタ
のソースにドレインが接続される第３のＭＯＳトランジ
スタと、第１のＭＯＳトランジスタのソースと第３のＭ
ＯＳトランジスタのゲートとの間に介装される偶数段の
ＣＭＯＳインバータ回路とを有して構成されるようにし
たので、第２のＭＯＳトランジスタのゲートに入力信号
を印加した状態において可変電圧源の電圧値を変化させ
ることで増幅回路のゲインを線形的に変化させることが
可能となるために、諸性能を悪化させることなくゲイン
を変化させることができるとともに、波形の歪みを低減
することができるという効果を奏する。また、入力信号
に係る入力インピーダンスを偶数段のＣＭＯＳインバー
タ回路から成る増幅手段のゲイン分の１にすることがで
きて、ゲート接地型類似の低入力インピーダンスの増幅
回路を与えることができるという効果を奏する。さら
に、第１のＭＯＳトランジスタから第３のＭＯＳトラン
ジスタのすべてがＮＭＯＳトランジスタあるいはＰＭＯ
Ｓトランジスタのいずれか一方のＭＯＳトランジスタと
して与えられるようにしたので、ＰＭＯＳトランジスタ
とＮＭＯＳトランジスタとのマッチングを考慮する必要
がなくなり、温度特性や製造バラツキ等に起因する交流
成分の変動をも抑えて回路動作を安定化させるととも
に、相互コンダクタンスの比に応じて定まるゲインをト
ランジスタのサイズ比に基づいて正確に設定することが
できるという効果を奏する。
続される第１のＭＯＳトランジスタと、第１のＭＯＳト
ランジスタのソースにドレインが接続され可変電圧源お
よび入力信号を印加する信号源にゲートが接続される第
２のＭＯＳトランジスタと、第１のＭＯＳトランジスタ
のソースにドレインが接続される第３のＭＯＳトランジ
スタと、第１のＭＯＳトランジスタのソースと第３のＭ
ＯＳトランジスタのゲートとの間に介装される偶数段の
ＣＭＯＳインバータ回路とを有して構成されるようにし
たので、第２のＭＯＳトランジスタのゲートに入力信号
を印加した状態において可変電圧源の電圧値を変化させ
ることで増幅回路のゲインを線形的に変化させることが
可能となるために、諸性能を悪化させることなくゲイン
を変化させることができるとともに、波形の歪みを低減
することができるという効果を奏する。また、入力信号
に係る入力インピーダンスを偶数段のＣＭＯＳインバー
タ回路から成る増幅手段のゲイン分の１にすることがで
きて、ゲート接地型類似の低入力インピーダンスの増幅
回路を与えることができるという効果を奏する。さら
に、第１のＭＯＳトランジスタから第３のＭＯＳトラン
ジスタのすべてがＮＭＯＳトランジスタあるいはＰＭＯ
Ｓトランジスタのいずれか一方のＭＯＳトランジスタと
して与えられるようにしたので、ＰＭＯＳトランジスタ
とＮＭＯＳトランジスタとのマッチングを考慮する必要
がなくなり、温度特性や製造バラツキ等に起因する交流
成分の変動をも抑えて回路動作を安定化させるととも
に、相互コンダクタンスの比に応じて定まるゲインをト
ランジスタのサイズ比に基づいて正確に設定することが
できるという効果を奏する。
【００５５】この発明に係る増幅回路は、それぞれのＣ
ＭＯＳインバータ回路において、ＤＣオフセットを除去
するようにＣＭＯＳを成すＮＭＯＳトランジスタのソー
ス電位を上げる第１の電圧シフト手段と、ＤＣオフセッ
トを除去するようにＣＭＯＳを成すＰＭＯＳトランジス
タのソース電位を下げる第２の電圧シフト手段との両方
あるいはいずれか一方を備えるようにしたので、簡単な
構成でバイアス電圧に係る誤差を除去することができる
とともに、バイアス電流を低減して消費電力を抑えるこ
とができるという効果を奏する。
ＭＯＳインバータ回路において、ＤＣオフセットを除去
するようにＣＭＯＳを成すＮＭＯＳトランジスタのソー
ス電位を上げる第１の電圧シフト手段と、ＤＣオフセッ
トを除去するようにＣＭＯＳを成すＰＭＯＳトランジス
タのソース電位を下げる第２の電圧シフト手段との両方
あるいはいずれか一方を備えるようにしたので、簡単な
構成でバイアス電圧に係る誤差を除去することができる
とともに、バイアス電流を低減して消費電力を抑えるこ
とができるという効果を奏する。
【図１】 この発明の実施の形態１による増幅回路の構
成を示す回路図である。
成を示す回路図である。
【図２】 ＤＣオフセット除去機能を備えたＣＭＯＳイ
ンバータ回路の動作原理を示す図である。
ンバータ回路の動作原理を示す図である。
【図３】 ＤＣオフセット除去機能を備えたＣＭＯＳイ
ンバータ回路の一例を示す回路図である。
ンバータ回路の一例を示す回路図である。
【図４】 ＤＣオフセット除去機能を備えたＣＭＯＳイ
ンバータ回路の他の例を示す回路図である。
ンバータ回路の他の例を示す回路図である。
【図５】 ＤＣオフセット除去機能を備えたＣＭＯＳイ
ンバータ回路の他の例を示す回路図である。
ンバータ回路の他の例を示す回路図である。
【図６】 この発明の実施の形態２による増幅回路の構
成を示す回路図である。
成を示す回路図である。
【図７】 この発明の実施の形態３による増幅回路の構
成を示す回路図である。
成を示す回路図である。
【図８】 この発明の実施の形態４による増幅回路の構
成を示す回路図である。
成を示す回路図である。
【図９】 従来のゲイン制御可能な増幅回路の構成の一
例を示す回路図である。
例を示す回路図である。
１ 電圧源、２ 接地部、３ ＮＭＯＳトランジスタ
（第１のＭＯＳトランジスタ）、４ ＮＭＯＳトランジ
スタ（第２のＭＯＳトランジスタ）、６ 第１の差動信
号源、７ 第１の可変電圧源、９ 第２の差動信号源、
１０ 第２の可変電圧源、１２ ＮＭＯＳトランジスタ
（第３のＭＯＳトランジスタ）、１３ ＮＭＯＳトラン
ジスタ（第４のＭＯＳトランジスタ）、１４ 定電圧
源、１５ 第１のＣＭＯＳインバータ回路、１６ 第２
のＣＭＯＳインバータ回路、５１ ＮＭＯＳトランジス
タ（第１のＭＯＳトランジスタ）、５２ ＮＭＯＳトラ
ンジスタ（第２のＭＯＳトランジスタ）、５４ 第１の
差動信号源、５５ 定電圧源（第１の電圧源）、５７
第２の差動信号源、５８ 定電圧源（第２の電圧源）、
６０ ＮＭＯＳトランジスタ（第３のＭＯＳトランジス
タ）、６１ ＮＭＯＳトランジスタ（第４のＭＯＳトラ
ンジスタ）、６３ 第３の差動信号源、６４ 可変電圧
源（第３の電圧源）、６６ 第４の差動信号源、６７
可変電圧源（第４の電圧源）、６８ ＮＭＯＳトランジ
スタ（第５のＭＯＳトランジスタ）、６９ＮＭＯＳトラ
ンジスタ（第６のＭＯＳトランジスタ）、７０ 定電圧
源、８１ＮＭＯＳトランジスタ（第１のＭＯＳトランジ
スタ）、８２ ＮＭＯＳトランジスタ（第２のＭＯＳト
ランジスタ）、８４ 信号源、８５ 可変電圧源、９１
ＮＭＯＳトランジスタ（第１のＭＯＳトランジスタ）、
９２ ＮＭＯＳトランジスタ（第２のＭＯＳトランジス
タ）、９３ ＮＭＯＳトランジスタ（第３のＭＯＳトラ
ンジスタ）、９４ 定電圧源、９６ 差動信号源、９７
可変電圧源
（第１のＭＯＳトランジスタ）、４ ＮＭＯＳトランジ
スタ（第２のＭＯＳトランジスタ）、６ 第１の差動信
号源、７ 第１の可変電圧源、９ 第２の差動信号源、
１０ 第２の可変電圧源、１２ ＮＭＯＳトランジスタ
（第３のＭＯＳトランジスタ）、１３ ＮＭＯＳトラン
ジスタ（第４のＭＯＳトランジスタ）、１４ 定電圧
源、１５ 第１のＣＭＯＳインバータ回路、１６ 第２
のＣＭＯＳインバータ回路、５１ ＮＭＯＳトランジス
タ（第１のＭＯＳトランジスタ）、５２ ＮＭＯＳトラ
ンジスタ（第２のＭＯＳトランジスタ）、５４ 第１の
差動信号源、５５ 定電圧源（第１の電圧源）、５７
第２の差動信号源、５８ 定電圧源（第２の電圧源）、
６０ ＮＭＯＳトランジスタ（第３のＭＯＳトランジス
タ）、６１ ＮＭＯＳトランジスタ（第４のＭＯＳトラ
ンジスタ）、６３ 第３の差動信号源、６４ 可変電圧
源（第３の電圧源）、６６ 第４の差動信号源、６７
可変電圧源（第４の電圧源）、６８ ＮＭＯＳトランジ
スタ（第５のＭＯＳトランジスタ）、６９ＮＭＯＳトラ
ンジスタ（第６のＭＯＳトランジスタ）、７０ 定電圧
源、８１ＮＭＯＳトランジスタ（第１のＭＯＳトランジ
スタ）、８２ ＮＭＯＳトランジスタ（第２のＭＯＳト
ランジスタ）、８４ 信号源、８５ 可変電圧源、９１
ＮＭＯＳトランジスタ（第１のＭＯＳトランジスタ）、
９２ ＮＭＯＳトランジスタ（第２のＭＯＳトランジス
タ）、９３ ＮＭＯＳトランジスタ（第３のＭＯＳトラ
ンジスタ）、９４ 定電圧源、９６ 差動信号源、９７
可変電圧源
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KA05 KA11 MA04 MA21 SA13
5J500 AA01 AC21 AC32 AC41 AF10
AH10 AH17 AK01 AK04 AK05
AK11 AM04 AM21 AS13
Claims (8)
- 【請求項１】 第１のＭＯＳトランジスタと、ドレイン
が前記第１のＭＯＳトランジスタのソースに接続される
第２のＭＯＳトランジスタと、ソースが前記第１のＭＯ
Ｓトランジスタのソースに接続される第３のＭＯＳトラ
ンジスタと、ドレインが前記第１のＭＯＳトランジスタ
のソースに接続される第４のＭＯＳトランジスタと、 前記第１のＭＯＳトランジスタのゲートに接続される第
１の可変電圧源と、前記第２のＭＯＳトランジスタのゲ
ートに接続される第２の可変電圧源と、 前記第３のＭＯＳトランジスタのゲートに接続される定
電圧源と、 それぞれが縦続接続されて、最前段の入力部が前記第１
のＭＯＳトランジスタのソースに接続されるとともに最
後段の出力部が前記第４のＭＯＳトランジスタのゲート
に接続される偶数段のＣＭＯＳインバータ回路とを有し
て構成され、 前記第１の可変電圧源の電圧値が前記第２の可変電圧源
の電圧値よりもおおよそ信号未入力時の前記第１のＭＯ
Ｓトランジスタのソース電位だけ高く設定され、前記第
１のＭＯＳトランジスタから前記第４のＭＯＳトランジ
スタのすべてが、ＮＭＯＳトランジスタあるいはＰＭＯ
Ｓトランジスタのいずれか一方のＭＯＳトランジスタと
して与えられることを特徴とする増幅回路。 - 【請求項２】 それぞれのＣＭＯＳインバータ回路が、
ＤＣオフセットを除去するようにＣＭＯＳを成すＮＭＯ
Ｓトランジスタのソース電位を上げる第１の電圧シフト
手段と、ＤＣオフセットを除去するようにＣＭＯＳを成
すＰＭＯＳトランジスタのソース電位を下げる第２の電
圧シフト手段との両方あるいはいずれか一方を備えるこ
とを特徴とする請求項１記載の増幅回路。 - 【請求項３】 第１のＭＯＳトランジスタと、ドレイン
が前記第１のＭＯＳトランジスタのソースに接続される
第２のＭＯＳトランジスタと、ソースが前記第１のＭＯ
Ｓトランジスタのソースに接続される第３のＭＯＳトラ
ンジスタと、ドレインが前記第１のＭＯＳトランジスタ
のソースに接続される第４のＭＯＳトランジスタと、ソ
ースが前記第１のＭＯＳトランジスタのソースに接続さ
れる第５のＭＯＳトランジスタと、ドレインが前記第１
のＭＯＳトランジスタのソースに接続される第６のＭＯ
Ｓトランジスタと、 前記第１のＭＯＳトランジスタのゲートに接続される第
１の電圧源と、前記第２のＭＯＳトランジスタのゲート
に接続される第２の電圧源と、前記第３のＭＯＳトラン
ジスタのゲートに接続される第３の電圧源と、前記第４
のＭＯＳトランジスタのゲートに接続される第４の電圧
源と、前記第５のＭＯＳトランジスタのゲートに接続さ
れる定電圧源と、 それぞれが縦続接続されて、最前段の入力部が前記第１
のＭＯＳトランジスタのソースに接続されるとともに最
後段の出力部が前記第６のＭＯＳトランジスタのゲート
に接続される偶数段のＣＭＯＳインバータ回路とを有し
て構成され、 前記第１の電圧源の電圧値が前記第２の電圧源の電圧値
よりもおおよそ信号未入力時の前記第１のＭＯＳトラン
ジスタのソース電位だけ高く設定されるとともに、前記
第３の電圧源の電圧値が前記第４の電圧源の電圧値より
もおおよそ信号未入力時の前記第１のＭＯＳトランジス
タのソース電位だけ高く設定され、 前記第１のＭＯＳトランジスタから前記第６のＭＯＳト
ランジスタのすべてが、ＮＭＯＳトランジスタあるいは
ＰＭＯＳトランジスタのいずれか一方のＭＯＳトランジ
スタとして与えられることを特徴とする増幅回路。 - 【請求項４】 それぞれのＣＭＯＳインバータ回路が、
ＤＣオフセットを除去するようにＣＭＯＳを成すＮＭＯ
Ｓトランジスタのソース電位を上げる第１の電圧シフト
手段と、ＤＣオフセットを除去するようにＣＭＯＳを成
すＰＭＯＳトランジスタのソース電位を下げる第２の電
圧シフト手段との両方あるいはいずれか一方を備えるこ
とを特徴とする請求項３記載の増幅回路。 - 【請求項５】 第１のＭＯＳトランジスタと、ドレイン
が前記第１のＭＯＳトランジスタのソースに接続される
第２のＭＯＳトランジスタと、 前記第１のＭＯＳトランジスタのゲートに接続される可
変電圧源と、 それぞれが縦続接続されて、最前段の入力部が前記第１
のＭＯＳトランジスタのソースに接続されるとともに最
後段の出力部が前記第２のＭＯＳトランジスタのゲート
に接続される偶数段のＣＭＯＳインバータ回路とを有し
て構成され、 前記第１のＭＯＳトランジスタおよび前記第２のＭＯＳ
トランジスタがともにＮＭＯＳトランジスタあるいはＰ
ＭＯＳトランジスタのいずれか一方のＭＯＳトランジス
タとして与えられることを特徴とする増幅回路。 - 【請求項６】 それぞれのＣＭＯＳインバータ回路が、
ＤＣオフセットを除去するようにＣＭＯＳを成すＮＭＯ
Ｓトランジスタのソース電位を上げる第１の電圧シフト
手段と、ＤＣオフセットを除去するようにＣＭＯＳを成
すＰＭＯＳトランジスタのソース電位を下げる第２の電
圧シフト手段との両方あるいはいずれか一方を備えるこ
とを特徴とする請求項５記載の増幅回路。 - 【請求項７】 第１のＭＯＳトランジスタと、ドレイン
が前記第１のＭＯＳトランジスタのソースに接続される
第２のＭＯＳトランジスタと、ドレインが前記第１のＭ
ＯＳトランジスタのソースに接続される第３のＭＯＳト
ランジスタと、 前記第２のＭＯＳトランジスタのゲートに接続される可
変電圧源と、前記第１のＭＯＳトランジスタのゲートに
接続される定電圧源と、 それぞれが縦続接続されて、最前段の入力部が前記第１
のＭＯＳトランジスタのソースに接続されるとともに最
後段の出力部が前記第３のＭＯＳトランジスタのゲート
に接続される偶数段のＣＭＯＳインバータ回路とを有し
て構成され、 前記第１のＭＯＳトランジスタから前記第３のＭＯＳト
ランジスタのすべてが、ＮＭＯＳトランジスタあるいは
ＰＭＯＳトランジスタのいずれか一方のＭＯＳトランジ
スタとして与えられることを特徴とする増幅回路。 - 【請求項８】 それぞれのＣＭＯＳインバータ回路が、
ＤＣオフセットを除去するようにＣＭＯＳを成すＮＭＯ
Ｓトランジスタのソース電位を上げる第１の電圧シフト
手段と、ＤＣオフセットを除去するようにＣＭＯＳを成
すＰＭＯＳトランジスタのソース電位を下げる第２の電
圧シフト手段との両方あるいはいずれか一方を備えるこ
とを特徴とする請求項７記載の増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001387396A JP2003188655A (ja) | 2001-12-20 | 2001-12-20 | 増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001387396A JP2003188655A (ja) | 2001-12-20 | 2001-12-20 | 増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003188655A true JP2003188655A (ja) | 2003-07-04 |
Family
ID=27596240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001387396A Pending JP2003188655A (ja) | 2001-12-20 | 2001-12-20 | 増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003188655A (ja) |
-
2001
- 2001-12-20 JP JP2001387396A patent/JP2003188655A/ja active Pending
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