DE10161347C1 - Schaltungsanordnung zum Umsetzen eines differentiellen Eingangs-Taktsignalpaars in ein unsymmetrisches Ausgangstaktsignal - Google Patents

Abstract

Eine Schaltungsanordnung zum Umsetzen eines differentiellen Eingangs-Taktsignalpaars (CLK, NCLK) in ein unsymmetrisches Ausgangstaktsignal (A-CLK) enthält einen NMOS-Differenzverstärker (20) mit zwei N-Kanal-Feldeffekttransistoren (N1, N2), der das an seine Differenzeingänge angelegte Eingangs-Taktsignalpaar (CLK, NCLK) in ein erstes unsymmetrisches Signal umsetzt. Ferner enthält sie einen PMOS-Differenzverstärker (22) mit zwei P-Kanal-Feldeffekttransistoren (P3, P4), der das an seine Differenzeingänge angelegte Eingangs-Taktsignalpaar (CLK, NCLK) in ein zweites unsymmetrisches Signal umsetzt. Eine Vorspannungsschaltung (N5, N6, N7; P5, P6) erzeugt für jeden Differenzverstärker (20, 22) eine Vorspannung, die seinen Arbeitspunkt festlegt, an dem die Feldeffekttransistoren (N1, N2; P3, P4) in Abhängigkeit von dem Eingangs-Taktsignalpaar (CLK, NCLK) ihren Zustand ändern. Eine NAND-Schaltung (32) verknüpft das erste und das zweite unsymmetrische Signal miteinander und liefert als Ergebnis der Verknüpfung das unsymmetrische Ausgangstaktsignal (A-CLK).

Description

Die Erfindung bezieht sich auf eine Schaltungsanordnung zum Umsetzen eines differentiellen Eingangs-Taktsignalpaars in ein unsymmetrisches Ausgangstakt­ signal.

Bei der Taktsteuerung von Speicherbausteinen werden üblicherweise PLL- Schaltungen verwendet, die ein von einem Taktgenerator erzeugtes Referenz- Taktsignal empfangen und daraus ein mit diesem phasenstarr gekoppeltes Steuer- Taktsignal zur Speichersteuerung erzeugen. Aus Gründen der Störunempfind­ lichkeit liegen sowohl das Referenz-Taktsignal als auch das Steuer-Taktsignal jeweils als differentielle Taktsignalpaare vor. Da der üblicherweise in der PLL- Schaltung enthaltene Phasen-Frequenz-Detektor für den durchzuführenden Phasenvergleich unsymmetrische Signale benötigt, müssen sowohl das vom Referenz-Taktgenerator erzeugte Referenz-Taktsignalpaar als auch das von der PLL-Schaltung abgegebene Steuer-Taktsignalpaar jeweils in ein unsymmetrisches (im englischen Sprachgebrauch als "single-ended" bezeichnetes) Signal umgesetzt werden. Ein Beispiel einer solchen Schaltungsanordnung, in der diese Signalumsetzung im Zusammenhang mit einer PLL-Schaltung angewendet wird, findet sich in der integrierten Schaltung des Typs CDCV857A der Firma Texas Instruments Inc., zu der ein Datenblatt im April 2001 veröffentlicht wurde. Auf Seite 2 dieses Datenblatts sind sowohl für das Referenz-Taktsignalpaar als auch für das rückgekoppelte Steuer-Taktsignalpaar jeweils eine eigene Schaltungs­ anordnung vorgesehen, mit der diese differentiellen Taktsignalpaare in unsymmetrische Signale umgesetzt werden können.

Für die Funktion der PLL-Schaltung ist die Phasenverschiebung zwischen dem von ihr abgegebenen Steuer-Taktsiganlpaar und dem ihr vom Referenz-Takt­ generator zugeführten Referenz-Taktsignalpaar von wesentlicher Bedeutung, da aus dieser Phasendifferenz das Fehlersignal erzeugt wird, mit dessen Hilfe die Phasenregelung durchgeführt wird. Somit ist erkennbar, daß die zum Umsetzen der jeweiligen Signalpaare in unsymmetrische Signale verwendeten Schaltungs­ anordnungen keine Phasenverschiebungen hervorrufen dürfen, die die vorhandene Phasenverschiebung zwischen dem rückgekoppelten Steuer-Taktsignalpaar und dem vom Referenz-Taktgenerator erzeugten Referenz-Taktsignalpaar verfälschen. Die Schaltungsanordnungen dürfen also keine unterschiedlichen Signallaufzeiten haben. Da die jeweils umzusetzenden Signale jedoch von verschiedenen Quellen stammen, haben die Spannungswerte an den Punkten, an denen sich die Flanken der jeweiligen differentiellen Taktsignalpaare überkreuzen, unterschiedliche Werte. Aufgrund dieser unterschiedlichen Werte ergeben sich bei der Umsetzung unterschiedliche Signallaufzeiten, so daß eine Verfälschung der Phasenbezie­ hungen der im Phasen-Frequenz-Detektor zu vergleichenden Signale eintritt. Eine phasenstarre Regelung auf die Frequenz des Referenz-Taktsignalpaars kann daher nicht mehr gewährleistet werden. Bei der Taktsteuerung moderner Speicher­ bausteine ist jedoch eine hochgenaue Phasen- und Frequenzregelung erforderlich, wobei Flankenverschiebungen der Taktsignale in der Größenordnung von Pico- Sekunden bereits zu einem Fehlverhalten der Speicherbausteine führen können.

In der US 6,194,920 B1 ist eine Schaltungsanordnung beschrieben, die sämt­ liche Merkmale des Oberbegriffs des Patentanspruchs 1 umfaßt.

Der Erfindung liegt daher die Aufgabe zugrunde, eine Schaltungsanordnung der eingangs angegebenen Art zu schaffen, bei der die gewünschte Umsetzung der differentiellen Taktsignalpaare in ein unsymmetrisches Taktsignal mit einer durch unterschiedliche Werte der erwähnten Kreuzungspunktspannung nicht beein­ flußten Signalverzögerung durchgeführt werden kann.

Diese Aufgabe wird gemäß der Erfindung in einer Schaltungsanordnung der eingangs angegebenen Art erreicht durch einen NMOS-Differenzverstärker mit zwei N-Kanal-Feldeffekttransistoren, der das an seine Differenzeingänge ange­ legte Eingangs-Taktsignalpaar in ein erstes unsymmetrisches Signal umsetzt, einen PMOS-Differenzverstärker mit zwei P-Kanal-Feldeffekttransistoren, der das an seine Differenzeingänge angelegte Eingangs-Taktsignalpaar in ein zweites unsymmetrisches Signal umsetzt, eine Vorspannungsschaltung, die für jeden Differenzverstärker eine Vorspannung erzeugt, die seinen Arbeitspunkt festlegt, an dem die Feldeffekttransistoren in Abhängigkeit von dem Eingangs-Takt­ signalpaar ihren Zustand ändern, und eine NAND-Schaltung, die das erste und das zweite unsymmetrische Signal verknüpft und als Ergebnis der Verknüpfung das unsymmetrische Ausgangstaktsignal abgibt.

Aufgrund der erfindungsgemäßen Ausgestaltung der Schaltungsanordnung kann das unsymmetrische Ausgangstaktsignal aus dem ihr zugeführten differentiellen Eingangs-Taktsignalpaar erzeugt werden, ohne daß die Phasenlage der für die weitere Verarbeitung benötigten ansteigenden Flanke durch die Größe des Spannungswerts an dem Punkt, an dem sich die Flanken des Eingangs- Taktsignalpaars überkreuzen, beeinflußt wird. Diese Beeinflussung tritt nicht ein, weil die Signallaufzeit in der Schaltungsanordnung unabhängig von dem genannten Spannungswert ist.

Eine vorteilhafte Ausgestaltung der Erfindung ist im Unteranspruch 2 gekennzeichnet.

Die Erfindung wird nun anhand der Zeichnung beispielshalber erläutert. Es zeigen:

Fig. 1 ein Prinzipschaltbild zur Erläuterung der Verwendung der erfin­ dungsgemäßen Schaltungsanordnung in einer PLL-Schaltung und

Fig. 2 ein Schaltbild der erfindungsgemäßen Schaltungsanordnung.

Bei der Erläuterung der erfindungsgemäßen Schaltungsanordnung ist zu beachten, daß sie in zweifacher Ausführung zusammen mit einer PLL-Schaltung 10 verwendet werden soll. Eine Schaltungsanordnung 12 hat die Aufgabe, ein von einem nicht dargestellten Referenz-Taktgenerator geliefertes differentielles Referenz-Eingangs-Taktsignalpaar CLK und NCLK in ein unsymmetrisches Referenz-Ausgangstaktsignal A-CLK umzusetzen, während die zweite Schal­ tungsanordnung 14 dazu dient, daß vom Ausgang der PLL-Schaltung 10 abgegebene differentielle Steuer-Taktsignalpaar OUTCLK und N-OUTCLK in ein unsymmetrisches Rückkopplungs-Ausgangstaktsignal R-CLK umzusetzen. Die beiden Ausgangstaktsignale A-CLK und R-CLK werden einem Phasen- Frequenz-Detektor 16 in der PLL-Schaltung zugeführt, der sie vergleicht und abhängig von einer zwischen ihnen gegebenenfalls vorliegenden Phasendifferenz abhängiges Fehlersignal erzeugt, das in den schematisch als Block 18 dargestellten weiteren Schaltungseinheiten der PLL-Schaltung 10 in der üblichen Weise zur Phasenregelung verwendet wird.

Es ist dem Fachmann bekannt, daß zur Phasenregelung nur eine Flanke der Eingangs-Taktsignalpaare als Referenz benutzt wird. In der nachfolgenden Beschreibung wird daher nur die ansteigende Flanke des Eingangstaktsignals CLK und des Referenz-Ausgangstaktsignals A-CLK betrachtet. Da die Eingangs­ taktsignale CLK und NCLK zueinander komplementär sind, gelten die gleichen Betrachtungen auch für die fallende Flanke des Eingangstaktsignals NCLK.

In Fig. 2 ist das Schaltbild der Umsetzungs-Schaltungsanordnung 12 dargestellt. Die Schaltungsanordnung 12 enthält einen NMOS-Differenzverstärker 20 mit zwei N-Kanal-Feldeffekttransistoren N1 und N2, mit denen jeweils ein P- Kanal-Feldeffekttransistor P1 bzw. P2 in Serie geschaltet ist. Die P-Kanal- Feldeffekttransistoren P1 und P2 sind nach Art einer Stromspiegelschaltung miteinander verbunden und leiten jeweils die Lastströme der N-Kanal-Feldeffekt­ transistoren N1 bzw. N2.

Ferner enthält die Schaltungsanordnung 12 einen zweiten PMOS-Differenz­ verstärker 22, der zwei P-Kanal-Feldeffekttransistoren P3 und P4 enthält. Mit diesen P-Kanal-Feldeffekttransistoren P3 und P4 ist jeweils ein N-Kanal-Feld­ effekttransistor N3 bzw. N4 in Serie geschaltet. Diese beiden N-Kanal-Feld­ effekttransistoren sind nach Art einer Stromspiegelschaltung miteinander verbun­ den und leiten jeweils die Lastströme der P-Kanal-Feldeffekttransistoren P3 bzw. P4. Das Referenz-Eingangstaktsignal CLK ist mit den Gate-Anschlüssen der Feldeffekttransistoren N1 und P3 verbunden, während das komplementäre Referenz-Eingangstaktsignal NCLK mit den Gate-Anschlüssen der Feldeffekt­ transistoren N2 und P4 verbunden ist.

Zur Festlegung der Arbeitspunkte der Differenzverstärker 20 und 22 ist eine Vorspannungsschaltung vorgesehen, die abhängig von einem einem Eingang 24 zugeführten Referenzstrom an die verbundenen Source-Anschlüsse der N-Kanal- Feldeffekttransistoren N1 und N2 und an die verbundenen Source-Anschlüsse der P-Kanal-Feldeffekttransistoren P3 und P4 eine bestimmte Vorspannung anlegt. Diese Vorspannung wird am NMOS-Differenzverstärker 20 mit Hilfe eines N- Kanal-Feldeffekttransistors N5 erzeugt, dessen Source-Drain-Strecke zwischen den verbundenen Source-Anschlüssen der N-Kanal-Feldeffekttransistoren N1 und N2 und Masse liegt. Am PMOS-Differenzverstärker 22 wird diese Vorspannung mit Hilfe eines P-Kanal-Feldeffekttransistors P5 erzeugt, dessen Source-Drain- Strecke zwischen dem Versorgungsspannungsanschluß 26 und den verbundenen Source-Anschlüssen der P-Kanal-Feldeffekttransistoren P3 und P4 liegt. Der Source-Drain-Spannungsabfall am N-Kanal-Feldeffekttransistor N5 bzw. am P- Kanal-Feldeffekttransistor P5 wird dadurch erzeugt, daß der Strom Iref über eine doppelte Stromspiegelschaltung aus N-Kanal-Feldeffekttransistoren N6 und N7 sowie einem P-Kanal-Feldeffekttransistor P6 in die Feldeffekttransistoren N5 und P5 gespiegelt wird.

Die Ausgangssignale der beiden Differenzverstärker 20 und 22 werden über Leitungen 28 bzw. 30 einer NAND-Schaltung 32 zugeführt, die aus N-Kanal- Feldeffekttransistoren N5 und N9 sowie aus P-Kanal-Feldeffekttransistoren P7 und P8 aufgebaut ist. Wie zu erkennen ist, liegen die Source-Drain-Strecken der Feldeffekttransistoren P7, N8 und N9 in Serie zwischen der mit dem Versor­ gungsspannungsanschluß 26 verbundenen Leitung 34 und der Masseleitung 36, während die Source-Drain-Strecke des Feldeffekttransistors P8 zwischen der Leitung 34 und dem Verbindungspunkt zwischen dem Drain-Anschluß des P- Kanal-Feldeffekttransistors P7 und dem Drain-Anschluß des N-Kanal-Feldeffekt­ transistors N8 liegt. Das vom Differenzverstärker 20 abgegebene Signal wird dabei den Gate-Anschlüssen der Feldeffekttransistoren N8 und P7 zugeführt, während das vom Differenzverstärker 22 abgegebene Signal an die Gate- Anschlüsse des Feldeffekttransistors P8 und des Feldeffekttransistors N9 angelegt wird.

Das Ausgangssignal der NAND-Schaltung 32 an der Leitung 38 wird über zwei Verstärkungs- und Signalformungsstufen 40 und 42 dem Schaltungsausgang 44 zugeführt, an dem das gewünschte unsymmetrische Ausgangstaktsignal A- CLK abgegeben wird. Die Stufen 40 und 42 bestehen jeweils aus einem P-Kanal- Feldeffekttransistor P9 und einem damit in Serie geschalteten N-Kanal-Feld­ effekttransistor N10 bzw. einem P-Kanal-Feldeffekttransistor P10 und einem damit in Serie geschalteten N-Kanal-Feldeffekttransistor N11 zwischen der an der Versorgungsspannung liegenden Leitung 34 und der Masseleitung 36. Die Gate- und Drain-Anschlüsse der Feldeffekttransistoren P9 und N10 und der Feldeffekt­ transistoren P10 und N11 sind jeweils miteinander verbunden.

Die beschriebene Schaltungsanordnung 12 arbeitet wie folgt:
Durch Zuführen eines Referenzstroms Iref an den Eingang 24 wird erreicht, daß aufgrund des Stromspiegelverhaltens der Transistoren N6, N5, N7 sowie P6, P5 auch durch die Transistoren N5 und P5 ein dem Referenzstrom Iref entsprechender Strom fließt. Dieser Strom führt dazu, daß an den Transistoren N5 und P5 eine bestimmte Drain-Source-Spannung anliegt. Durch diese Spannung können die Arbeitspunkte der Differenzverstärker 20 und 22 eingestellt werden.

Wenn das Eingangstaktsignal CLK von einem niedrigen Wert auf einen hohen Wert ansteigt, dann hat dies zur Folge, daß der N-Kanal-Feldeffekttransistor N1 vom gesperrten in den leitenden Zustand übergeht, sobald der Spannungswert des Eingangstaktsignals CLK die Summe aus der Source-Drain-Spannung des N- Kanal-Feldeffekttransistors N5 und der Schwellenspannung des N-Kanal-Feld­ effekttransistors N1 überschreitet. Da an den Gate-Anschluß des N-Kanal- Feldeffekttransistors N2 das komplementäre Eingangstaktsignal NCLK angelegt ist, dessen Spannungswert sich entgegengesetzt zum Eingangstaktsignal CLK ändert, geht dieser Feldeffekttransistor in den gesperrten Zustand über, sobald die Spannung des Eingangstaktsignals NCLK die Summe aus der Source-Drain-Span­ nung des Feldeffekttransistors N5 und der Schwellenspannung des Feldeffekt­ transistors N2 unterschreitet.

Bei dem geschilderten Umschaltvorgang wird angenommen, daß der Spannungswert, an dem sich die Flanken der Eingangstaktsignale CLK und NCLK überkreuzen, über dem oben erläuterten Summenspannungswert liegt. Dies bedeutet, daß die N-Kanal-Feldeffekttransistoren N1 und N2 in Sättigungsbetrieb arbeiten, so daß der Umschaltvorgang des Feldeffekttransistors N1 sehr schnell erfolgen kann. Diese schnelle Reaktion auf die steigende Flanke des Eingangs­ taktsignals CLK hat zur Folge, daß aufgrund des niedrigen Spannungswerts an der Leitung 28 an ihrer Ausgangsleitung 38 einen Übergang von einem niedrigen Spannungswert zu einem hohen Spannungswert erzeugt. Ein entsprechendes Signal wird auch als das gewünschte Ausgangstaktsignal A-CLK an der Leitung 44 nach einer entsprechenden Signalformung in den Stufen 40 und 42 abgegeben.

Die hohe Kreuzungspunktspannung des differentiellen Eingangs-Taktsignal­ paars CLK und NCLK hat somit zur Folge, daß zwischen der ansteigenden Flanke des Eingangstaktsignals CLK und der ansteigenden Flanke des unsymmetrischen Ausgangstaktsignals A-CLK nur eine geringe Verzögerung vorliegt.

Aufgrund der hohen Kreuzungspunktspannung und des fest eingestellten Arbeitspunks des PMOS-Differenzverstärkers 22 arbeiten die in ihm enthaltenen P-Kanal-Feldeffekttransistoren P3 und P4 nicht im Sättigungsbetrieb, so daß die ansteigende Flanke des Eingangstaktsignals CLK nur verzögert zur Zustands­ änderung der P-Kanal-Feldeffekttransistoren P3 und P4 führt. Die Spannung an der Leitung 30 geht daher erst nach einer Verzögerungszeit vom hohen Spannungswert auf den niedrigen Spannungswert über, was allerdings in der Schaltungsanordnung 12 keine Auswirkung hat, da aufgrund der NAND- Verknüpfung die zeitlich bereits früher aufgetretene Umschaltflanke an der Leitung 28 zur Erzeugung einer ansteigenden Flanke an der Leitung 38 und am Ausgang 44 geführt hat.

Es wird nun der Fall betrachtet, daß die Spannung am Kreuzungspunkt der Flanken des differentiellen Eingangs-Taktsignalpaars CLK und NCLK niedriger als die Summe aus der Source-Drain-Spannung des N-Kanal-Feldeffekttransistors 5 und der Schwellenspannung der N-Kanal-Feldeffekttransistoren N1 und N2 ist. Unter diesen Bedingungen arbeitet der PMOS-Differenzverstärker 22 aufgrund der gegebenen Arbeitspunkteinstellung im Zustand gestättigter P-Kanal- Feldeffekttransistoren P3 und P4, während die N-Kanal-Feldeffekttransistoren N1 und N2 im NMOS-Differenzverstärker 20 unterhalb ihres Schwellenwerts, also in einem nicht gesättigten Betrieb arbeiten. Dies hat zur Folge, daß bei dem niedrigen Spannungswert am Kreuzungspsunkt der Flanken des differentiellen Eingangs-Taktsignalpaars CLK, NCLK die P-Kanal-Feldeffekttransistoren P3 und P4 schnell auf die ansteigende Flanke des Eingangstaktsignals CLK reagieren können. Der P-Kanal-Feldeffekttransistor P3 schaltet dabei vom leitenden Zustand in den gesperrten Zustand um, während der P-Kanal-Feldeffekttransistor P4 vom gesperrten Zustand in den leitenden Zustand umschaltet. Das Signal an der Leitung 30 geht daher mit geringer Verzögerung von einem hohen Spannungswert auf einen niedrigen Spannungswert über, was aufgrund der NAND-Verknüpfung in der NAND-Schaltung 32 ein Umschalten des Spannungswerts des Signals an der Leitung 38 vom niedrigen Wert in den hohen Wert bewirkt. Am Ausgang 44 wird somit ein dem Eingangstaktsignal CLK entsprechendes unsymmetrisches Ausgangstaktsignal A-CLK mit ansteigender Flanke erzeugt.

Die Zustandsänderung der N-Kanal-Feldeffekttransistoren N1 und N2 im NMOS-Differenzverstärker 20 erfolgt wegen des niedrigen Werts der Kreuzungs­ punktspannung wesentlich stärker verzögert, so daß auch das Umschalten des Signals an der Leitung 28 vom hohen Wert auf den niedrigen Wert stark verzögert erfolgt, was jedoch keinen Einfluß auf das Ausgangssignal der NAND-Schaltung 32 an der Leitung 38 hat, da dieses bereits auf den hohen Signalwert umgeschaltet hat. Aufgrund der geschilderten Arbeitsweise führt also stets derjenige Differenzverstärker, dessen Feldeffekttransistoren im Sättigungsbereich arbeiten, als Reaktion auf eine ansteigende Flanke des Eingangstaktsignals CLK nach einer stets gleichen kurzen Verzögerung zur Erzeugung einer ansteigenden Flanke des asymmetrischen Ausgangstaktsignals A-CLK. Die Verzögerungszeit zwischen den beiden Flanken ist daher unabhängig von der Höhe des Spannungswerts am Kreuzungspunkt der Flanken der differentiellen Eingangstaktsignale. Diese Unab­ hängigkeit der Laufzeitverzögerung von der Kreuzungspunktspannung bei der von der Schaltungsanordnung 12 durchgeführte Umsetzung der differentiellen Signale in ein asymmetrisches Signal ist Voraussetzung für eine genaue Phasenregelung in der PLL-Schaltung 10, da die Phasenlage der dem Phasen-Frequenz-Detektor 16 zugeführten Taktsignale nicht durch den Umsetzungsvorgang verfälscht wird.

Claims (2)

1. Schaltungsanordnung zum Umsetzen eines differentiellen Eingangs- Taktsignalspaars in ein unsymmetrisches Ausgangstaktsignal, wobei die Schal­ tungsanordnung einen NMOS-Differenzverstärker (20) mit zwei N-Kanal-Feld­ effekttransistoren (N1, N2), der das an seine Differenzeingänge angelegte Eingangs-Taktsignalpaar (CLK, NCLK) in ein erstes unsymmetrisches Signal umsetzt, einen PMOS-Differenzverstärker (22) mit zwei P-Kanal-Feldeffekt­ transistoren (P3, P4), der das an seine Differenzeingänge angelegte Eingangs- Taktsignalpaar in ein zweites unsymmetrisches Signal umsetzt, und eine Vorspan­ nungsschaltung (N5, N6, N7, P5, P6), die für jeden Differenzverstärker eine Vorspannung erzeugt, die seinen Arbeitspunkt festlegt, an dem die Feldeffekt­ transistoren (N1, N2; P3, P4) in Abhängigkeit von dem Eingangs-Taktsignalpaar (CLK, NCLK) ihren Zustand ändern, aufweist, gekennzeichnet durch eine NAND-Schaltung (32), die das erste und das zweite unsymmetrische Signal verknüpft und als Ergebnis der Verknüpfung das unsymmetrische Ausgangs­ taktsignal (A-CLK) abgibt.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß in dem NMOS-Differenzverstärker (20) zu jedem N-Kanal-Feldeffekttransistor (N1, N2) ein P-Kanal-Feldeffekttransistor (P1 bzw. P2) als Lastelement in Serie geschaltet ist, wobei diese P-Kanal-Feldeffekttransistoren (P1, P2) nach Art eines Stromspiegels miteinander verbunden sind, und daß in dem PMOS- Differenzverstärker (22) ein N-Kanal-Feldeffekttransistor (N3 bzw. N4) in Serie geschaltet ist, wobei diese N-Kanal-Feldeffekttransistoren (N3, N4) nach Art eines Stromspiegels miteinander verbunden sind.