In
einem Phasenregelkreis (PLL) wird ein komplementärer Metalloxidsilizium(CMOS)-Differenzverstärker verwendet,
um kleine von einem spannungsgesteuerten Oszillator (VCO) ausgegebene
Signale in Signale zu konvertieren, die einen Pegel aufweisen, der
in einer CMOS-Schaltung verwendet wird. Der CMOS-Differenzverstärker empfängt ein
differenzielles Eingabesignal, das eine Phasendifferenz von 180
Grad aufweist.
Zwei
Phasensignale werden aus einer Mehrzahl von Phasensignalen ausgewählt, die
vom spannungsgesteuerten Oszillator (VCO) ausgegeben werden, und
durch den CMOS-Differenzverstärker verstärkt. Das
verstärkte
Ausgabesignal des CMOS-Differenzverstärkers wird einem Tastverhältniskorrektur(DCC)-Schaltkreis
zur Verfügung
gestellt, um das zugehörige
Tastverhältnis
zu korrigieren. Der DCC-Schaltkreis wird im PLL oder in ei nem Verzögerungsregelkreis
(DLL) angeordnet, um das Tastverhältnis des Ausgabesignals des
PLL oder DLL auf 50% einzustellen.
Um
eine Tastverhältnisverzerrung
oder Tastverhältnisstörung in
einem Ausgabesignal des DCC-Schaltkreises zu verhindern, das mit
dem Ausgabesignal des CMOS-Differenzverstärkers korrespondiert, weist
das Ausgabesignal des CMOS-Differenzverstärkers, das in den DCC-Schaltkreis
eingegeben wird, vorzugsweise ein Tastverhältnis von ungefähr 50% auf.
Daher sind die Signale, die in den CMOS-Differenzverstärker eingegeben
werden, vorzugsweise ein Differenzsignal, das eine Phasendifferenz
von 180 Grad aufweist.
Wenn
eine gerade Anzahl von Phasensignalen vom VCO ausgegeben wird und
die gerade Anzahl von Phasensignalen jeweils beispielsweise eine Phase
von 0 Grad, eine Phase von 90 Grad, eine Phase von 180 Grad und
ein Phase von 270 Grad aufweist, können zwei Phasensignale mit
einer Phasendifferenz von 180 Grad, z.B. ein Phasensignal mit einer
Phase von 90 Grad und ein Phasensignal mit einer Phase von 270 Grad,
dem CMOS-Differenzverstärker als
Differenzeingabesignale zur Verfügung gestellt
werden.
1 ist ein Blockdiagramm,
das einen herkömmlichen
spannungsgesteuerten Oszillator (VCO) darstellt, der eine ungerade
Anzahl von Phasensignalen ausgibt.
Bezugnehmend
auf 1 wird eine ungerade
Anzahl von Phasensignalen beispielsweise fünf Phasensignale, die ein Phasensignal „a" mit einer Phase
von 0 Grad, ein Phasensignal „b" mit einer Phase
von 72 Grad, ein Phasensignal „c" mit einer Phase
von 144 Grad, ein Phasensignal „d" mit einer Phase von 216 Grad und ein
Phasenzahl „e" mit einer Phase
von 288 Grad umfasst, von entsprechenden CMOS-Inverterverstärkern 10 des
VCO ausgegeben.
Innerhalb
des VCO ist die Phasendifferenz zwischen zwei Phasensignalen, die
in entsprechende CMOS-Differenzverstärker 20 eingegeben
werden, nicht 180 Grad. Entsprechend kann, obwohl das Ausgabesignal
des CMOS-Differenzverstärkers 20 dem
DCC-Schaltkreis 30 zur Korrektur des zugehörigen Tastverhältnisses
zur Verfügung
gestellt wird, das Tastverhältnis
eines Ausgabesignals des DCC-Schaltkreises 30 verzerrt
sein, das mit dem Ausgabesignal des CMOS-Differenzverstärkers 20 korrespondiert.
Zusätzlich können der
Energieverbrauch und eine Last des VCO durch einen Interpolationsschaltkreis
erhöht
werden, wenn der Phaseninterpolationsschaltkreis dazu verwendet
wird, Differenzsignale mit einer Phasendifferenz von 180 Grad unter
Verwendung einer ungeraden Anzahl von Phasensignalen zur Verfügung zu
stellen, die vom VCO ausgegeben werden.
Der
Erfindung liegt das technische Problem zugrunde, einen Differenzverstärker, eine
Phasenregelkreisvorrichtung, eine Verzögerungsregelkreisvorrichtung
und ein Differenzverstärkungsverfahren
bereitzustellen, die reduzierte Tastverhältnisverzerrungen in einem
Ausgabesignal und einen reduzierten Energieverbrauch aufweisen.
Die
Erfindung löst
dieses Problem durch Bereitstellung eines Differenzverstärkers mit
den Merkmalen des Patentanspruchs 1, einer Phasenregelkreisvorrichtung
mit den Merkmalen des Patentanspruchs 12, einer Verzögerungsregelkreisvorrichtung mit
den Merkmalen des Patentanspruchs 16 und eines Differenzverstärkungsverfahrens
mit den Merkmalen des Patentanspruchs 17.
Vorteilhafte
Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben,
deren Wortlaut hiermit durch Bezugnahme in die Beschreibung aufgenommen
wird, um unnötige
Textwiederholungen zu vermeiden.
Beispielhafte
Ausführungsformen
eines Differenzverstärkers
in Übereinstimmung
mit Aspekten der vorliegenden Erfindung können eine Tastverhältnisverzerrung
in einem Ausgabesignal eines Tastverhältniskorrekturschaltkreises
reduzieren und in einer Phasenregelkreis(PLL)-Vorrichtung oder PLL-Schaltung
und einer Verzögerungsregelkreis(DLL)-Vorrichtung
oder DLL-Schaltung verwendet werden.
Daher
kann in Übereinstimmung
mit verschiedenen Aspekten der vorliegenden Erfindung eine Phasenregelkreisschaltung
mit dem oben genannten Differenzverstärker zur Verfügung gestellt werden.
Zudem
kann in Übereinstimmung
mit verschiedenen Aspekten der vorliegenden Erfindung eine Verzögerungsregelkreisschaltung
mit dem oben genannten Differenzverstärker zur Verfügung gestellt werden.
Außerdem kann
in Übereinstimmung
mit verschiedenen Aspekten der vorliegenden Erfindung ein Differenzverstärkungsverfahren
zur Verfügung
gestellt werden, das eine Tastverhältnisverzerrung in einem Ausgabesignal
eines Tastverhältniskorrekturschaltkreises
reduzieren kann, das beispielsweise in einem Phasenregelkreis (PLL)
oder in einem Verzögerungsregelkreis
(DLL) verwendet werden kann.
In Übereinstimmung
mit einem Aspekt der vorliegenden Erfindung wird ein Differenzverstärkungsverfahren
zur Verfügung
gestellt, das folgende Schritte umfassen kann: Empfangen von einem
ersten Phasensignal und von wenigstens zwei Phasensignalen aus einem
Satz mit einer ungeraden Anzahl von Phasensignalen, wobei ein Phasendurchschnitt der
wenigstens zwei Phasensignale eine Phasendifferenz von im Wesentlichen
180 Grad zum ersten Phasensignal aufweist; Ausgeben eines Differenzverstärkungsausgabesignals
basierend auf einer verstärkten
Differenz des ersten Phasensignals und der wenigstens zwei Phasensignale;
und Korrigieren eines Tastverhältnisses
des Differenzverstärkungsausgabesignals.
Als
ein Ergebnis kann das Ausgabesignal des Tastverhältniskorrekturschaltkreises
ein Tastverhältnis
von im Wesentlichen 50:50, d.h. 50%, aufweisen, wodurch eine Tastverhältnisverzerrung
des Ausgabesignals des Tastverhältniskorrekturschaltkreises verhindert
werden kann.
Vorteilhafte,
nachfolgend beschriebene Ausführungsformen
der Erfindung sowie die zu deren besserem Verständnis oben erläuterten,
herkömmlichen
Ausführungsbeispiele
sind in den Zeichnungen dargestellt. Es zeigen:
1 ein Blockdiagramm eines
herkömmlichen
spannungsgesteuerten Oszillators (VCO), der eine ungerade Anzahl
von Phasensignalen ausgibt,
2 ein Blockdiagramm einer
Ausführungsform
eines Phasenregelkreises (PLL) gemäß Aspekten der vorliegenden
Erfindung,
3 ein Blockdiagramm einer
Ausführungsform
eines spannungsgesteuerten Oszillators, der fünf Phasensignale gemäß Aspekten
der vorliegenden Erfindung ausgibt,
4 eine schematische Darstellung
einer Phase eines Ausgabesignals einer Ausführungsform eines spannungsgesteuerten
Oszillators gemäß Aspekten
der vorliegenden Erfindung,
5 ein Blockdiagramm einer
Ausführungsform
eines spannungsgesteuerten Oszillators, der drei Phasensignale gemäß einem
anderen Aspekt der vorliegenden Erfindung ausgibt,
6 ein Diagramm von Phasen
von Ausgabesignalen des spannungsgesteuerten Oszillators gemäß 5,
7 ein Schaltbild einer Ausführungsform eines
CMOS-Verstärkers
gemäß einem
anderen Aspekt der vorliegenden Erfindung,
8–11 Ausführungsformen
von Schaltbildern von CMOS-Differenzverstärkern gemäß anderen
Aspekten der vorliegenden Erfindung,
12A ein Signalformdiagramm
von zwei Signalen, die in einen Eingabeanschluss eines CMOS-Differenzverstärkers eingegeben
werden,
12B ein Signalformdiagramm
eines Ausgabesignals eines herkömmlichen
CMOS-Verstärkers
aus 1, wenn der CMOS-Verstärker die Signale
gemäß 12A empfängt,
12C eine Kennlinie eines
Tastverhältnis eines
Tastverhältniskorrektur(DCC)-Schaltkreises, wenn
der CMOS-Verstärker
gemäß 1 die Signale gemäß 12A empfängt,
13A ein Signalformdiagramm
von ersten bis dritten Phasensignalen, die in eine Ausführungsform
eines CMOS-Differenzverstärkers gemäß Aspekten
der vorliegenden Erfindung eingegeben werden,
13B ein Signalformdiagramm
von Ausgabesignalen einer Ausführungsform
eines CMOS-Verstärkers
gemäß Aspekten
der vorliegenden Erfindung, wenn der CMOS-Verstärker die ersten bis dritten
Phasensignale gemäß 13A empfängt,
13C ein Signalformdiagramm
eines Ausgabesignals einer Ausführungsform
eines CMOS-Verstärkers
gemäß Aspekten
der vor liegenden Erfindung, wenn der CMOS-Verstärker die ersten bis dritten
Phasensignale gemäß 13A empfängt,
13D eine Kennlinie eines
Tastverhältnisses
eines Ausgabesignals eines DCC-Schaltkreises, wenn eine Ausführungsform
eines CMOS-Verstärkers
gemäß Aspekten
der vorliegenden Erfindung die ersten bis dritten Phasensignale
gemäß 13A an einem Eingabeanschluss
empfängt,
14A ein Signalformdiagramm
eines Simulationsergebnisses von ersten bis dritten Phasensignalen,
die in eine Ausführungsform
eines CMOS-Differenzverstärkers
gemäß Aspekten
der vorliegenden Erfindung eingegeben werden,
14B ein Signalformdiagramm
eines Simulationsergebnisses eines Ausgabesignals einer Ausführungsform
eines CMOS-Differenzverstärkers gemäß Aspekten
der vorliegenden Erfindung, wenn die ersten bis dritten Phasensignale
gemäß 14A in den CMOS-Differenzverstärker eingegeben
werden, und
15 ein Blockdiagramm einer
Ausführungsform
eines Verzögerungsregelkreises
(DLL) gemäß Aspekten
der vorliegenden Erfindung.
Es
versteht sich, dass ein Element direkt mit einem anderen Element
oder über
Zwischenelemente mit dem anderen Element „verbunden" oder „gekoppelt" sein kann bzw. direkt „auf" dem anderen Element
angeordnet oder über
Zwischenelemente auf dem anderen Element angeordnet sein kann, wenn
in der Beschreibung angegeben wird, dass ein Element mit einem anderen
Element „verbunden" oder „gekoppelt" bzw. „auf" dem anderen Element
angeordnet ist. Im Gegensatz dazu beschreiben die Ausdrücke „direkt
auf", „direkt
verbunden" bzw. „direkt
gekoppelt" jeweils
Zustände,
bei welchen ein Element ohne Zwischenelemente auf dem anderen Element
angeordnet bzw. mit dem anderen Element verbunden bzw. gekoppelt
ist. Andere Begriffe, die zur Beschreibung des Verhältnisses
zwischen Elementen verwendet werden, sollen hier auf entsprechende
Weise interpretiert werden, d.h. „zwischen" zu „direkt zwischen", „benachbart" zu „direkt
benachbart" usw.
2 ist ein Blockdiagramm,
das eine Ausführungsform
einer Phasenregelkreis(PLL)-Vorrichtung oder -Schaltung gemäß Aspekten
der vorliegenden Erfindung darstellt.
Unter
Bezugnahme auf 2 umfasst
der PLL einen Phasenfrequenzdetektor (PFD) 210, eine Ladungspumpe 220,
einen Schleifenfilter 230, einen spannungsgesteuerten Oszillator
(VCO) 240 und einen Frequenzteiler 270.
Der
Phasenfrequenzdetektor 210 vergleicht eine Phase eines
Eingabesignals 201 und eine Phase eines Rückkoppelsignals 271,
um ein Phasendifferenzsignal 211 zu erzeugen, das Informationen über eine
Phasendifferenz zwischen dem Eingabesignal 201 und dem
Rückkoppelsignal 271 enthält. Das Phasendifferenzsignal 211 kann
ein Aufwärtssignal (UP)
oder ein Abwärtssignal
(DN) für
die Ladungspumpe 220 sein.
Die
Ladungspumpe 220 erzeugt basierend auf der Phasendifferenz
zwischen dem Eingabesignal 201 und dem Rückkoppelsignal 271 unter
Verwendung des vom PFD 210 bereitgestellten Phasendifferenzsignals 211 ein
Stromsignal 221. Der Schleifenfilter 230 erzeugt
basierend auf dem Stromsignal 221 ein Steuerspannungssignal 231.
Der
spannungsgesteuerten Oszillator 240 erzeugt ein Oszillationssignal 241,
dessen Frequenz entsprechend dem Spannungspegel des Steuerspannungssignals 231 variiert.
Das Oszillationssignal 241 kann eine Mehr zahl von Signalen
umfassen, die voneinander verschiedene Phasen aufweisen. Der spannungsgesteuerte
Oszillator 240 kann beispielsweise als Oszillator, Ringoszillator
oder L-C-Tankschaltung usw. implementiert werden. Als ein Ringoszillator
kann der spannungsgesteuerte Oszillator 240 eine Mehrzahl
von Inverterverzögerungszellen,
z.B. CMOS-Inverterverstärker, umfassen,
wobei entsprechende Inverterverzögerungszellen
einen Rückkopplungskreis
aufweisen und gemeinsam eine Ringstruktur bilden, wobei eine Ausgabe
einer vorherigen Inverterverzögerungszelle
eine Eingabe einer nachfolgenden Inverterverzögerungszelle ist, wodurch eine
Ringstruktur gebildet wird. Der Ringoszillator kann weiter einen
Inverter umfassen, der eine Ausgabe des Ringoszillators invertiert.
Der
PLL kann weiter einen Differenzverstärker 250 und einen
Tastverhältniskorrekturschaltkreis (DCC-Schaltkreis) 260 umfassen.
Der Differenzverstärker 250 kann
beispielsweise als CMOS-Differenzverstärker ausgeführt sein, der einen Spannungsausschlag
des Oszillationssignals 241 des VCO 240 verstärkt, um
das Oszillationssignal 241 in ein Signal mit einem Pegel
zu konvertieren, das in einer CMOS-Schaltung verwendet wird. Der DCC-Schaltkreis 260 wird
verwendet, um ein Tastverhältnis
eines Ausgabesignals 251 des Differenzverstärkers 250 auf
50:50, d.h. auf 50% einzustellen.
Der
Frequenzteiler 270 empfängt
ein Ausgabesignal 261 des DCC-Schaltkreises 260, um das Ausgabesignal 261 mit
einem vorgegebenen Verhältnis
zu teilen, und stellt dann das Rückkoppelsignal 271 dem
PFD 210 zur Verfügung.
Der
Phasenregelkreis gemäß einem
Ausführungsbeispiel
der vorliegenden Beschreibung kann für Anwendungen geeignet sein,
in denen der spannungsgesteuerte Oszillator eine ungerade Anzahl von
Phasensignalen ausgibt, beispielsweise drei, fünf oder sieben Phasensignale
mit voneinander verschiedenen Phasen.
3 ist ein Blockdiagramm,
das eine Ausführungsform
eines spannungsgesteuerten Oszillators darstellt, der fünf Phasensignale
ausgibt, und 4 ist eine
schematische Darstellung, die beispielsweise eine Phase eines Ausgabesignals
des spannungsgesteuerten Oszillators gemäß 3 zeigt.
Bezugnehmend
auf 3 gibt der spannungsgesteuerte
Oszillator 240 fünf
Phasensignale a, b, c, d und e an korrespondierende Differenzverstärker 250 aus.
Beispielsweise kann das Phasensignal „a" eine Phase von im Wesentlichen 0 Grad
aufweisen, das Phasensignal „b" kann eine Phase
von im Wesentlichen 72 Grad aufweisen, das Phasensignal „c" kann eine Phase
von im Wesentlichen 144 Grad aufweisen, das Phasensignal „d" kann eine Phase
von im Wesentlichen 216 Grad aufweisen und das Phasenzahl „e" kann eine Phase
von im Wesentlichen 288 Grad aufweisen.
Jeder
der Differenzverstärker 250 empfängt und
verstärkt
drei der obigen Phasensignale, um dem DCC-Schaltkreis 260 ein
verstärktes
Ausgabesignal 251 zur Verfügung zu stellen. Das Tastverhältnis eines
korrespondierenden Ausgabesignals 261 des korrespondierenden
DCC-Schaltkreises 260 ist korrigiert und das Ausgabesignal 261 wird
dann dem korrespondierenden Differenzverstärker 250 zurückgeliefert.
Die
ersten bis dritten Phasensignale, die in die entsprechenden Differenzverstärker 250 eingegeben
werden, sind so ausgesucht, dass der Phasendurchschnitt des zweiten
Phasensignals und des dritten Phasensignals sich um 180 Grad von
der Phase des ersten Phasensignals unterscheidet, was in 4 dargestellt ist. Wenn
das erste Phasensignal beispielsweise das Phasensignal a mit der
Phase von 0 Grad ist, können
das zweite Phasensignal und das dritte Phasensignal das Phasensignal
c mit einer Phase von 144 Grad bzw. das Phasensignal d mit der Phase
von 216 Grad sein. Als weiteres Beispiel können, wenn das erste Phasensignal
das Phasensignal b mit der Phase von 72 Grad ist, das zweite Phasensignal
und das dritte Phasensignal das Phasensignal d mit einer Phase von
216 Grad bzw. das Phasensignal e mit der Phase von 288 Grad sein.
Ein Beispiel des Differenzverstärkers 250 wird
nachfolgend beschrieben.
5 und 6 sind Darstellungen, die einen spannungsgesteuerten
Oszillator zeigen, der drei Phasensignale ausgibt.
Bezugnehmend
auf 5 gibt der spannungsgesteuerte
Oszillator 240 drei Phasensignale „a'", „b"' und „c"' an
korrespondierende Differenzverstärker 250 aus.
Beispielsweise kann das Phasensignal a' eine Phase von im Wesentlichen 0 Grad
aufweisen, das Phasensignal b' kann
eine Phase von im Wesentlichen 120 Grad aufweisen und das Phasensignal
c' kann eine Phase
von im Wesentlichen 240 Grad aufweisen.
Jeder
der Differenzverstärker 250 empfängt und
verstärkt
die drei Phasensignale, um dem DCC-Schaltkreis 260 ein
verstärktes
Ausgabesignal 251 zur Verfügung zu stellen. Das Tastverhältnis eines
Ausgabesignals 261 des DCC-Schaltkreises 260 ist
korrigiert, und das Ausgabesignal 261 wird dann dem Differenzverstärker 250 zur
Verfügung
gestellt.
Die
ersten bis dritten Phasensignale, die in die entsprechenden Differenzverstärker 250 eingegeben
werden, sind so ausgesucht, dass der Phasendurchschnitt des zweiten
Phasensignals und des dritten Phasensignals sich um 180 Grad von
der Phase des ersten Phasensignals unterscheidet, was in 6 dargestellt ist. Wenn
das erste Phasensignal beispielsweise das Phasensignal a' mit der Phase von
0 Grad ist, können
das zweite Phasensignal und das dritte Phasensignal das Phasensignal
b' mit einer Phase
von 120 Grad bzw. das Phasensignal c' mit der Phase von 240 Grad sein. Zusätzlich können, wenn
das erste Phasensignal das Phasensignal b' mit der Phase von 120 Grad ist, das
zweite Phasensignal und das dritte Phasensignal das Phasensignal c' mit der Phase von
240 Grad bzw. das Phasensignal a' mit
der Phase von 0 Grad sein.
7 ist ein Schaltbild, das
eine Ausführungsform
eines Differenzverstärkers
gemäß der vorliegenden
Erfindung darstellt. In der Ausführungsform
gemäß 7 ist der Differenzverstärker ein CMOS-Differenzverstärker, der
eine Eingabestufe 710, die PMOS-Transistoren PM1, PM2,
PM3, PM4 und PM5 umfasst, eine PMOS-Vorspannungseinheit 720 mit
einem PMOS-Transistor
B11 und eine NMOS-Lasteinheit 730 aufweist, die NMOS-Transistoren L11
und L12 umfasst. Die PMOS-Vorspannungseinheit 720 ist zwischen
der Eingabestufe 710 und einer ersten Versorgungsspannung
VDD eingeschleift. Die NMOS-Lasteinheit 730 ist zwischen
der Eingabestufe 710 und einer zweiten Versorgungsspannung
VSS eingeschleift.
Der
CMOS-Differenzverstärker
empfängt
an Gates der PMOS-Transistoren PM2, PM3, PM4, PM1 und PM5 ein erstes
Phasensignal clki, ein zweites Phasensignal clkib, ein drittes Phasensignal
clkibr bzw. ein erstes und ein zweites Ausgabesignal dcc und dccb
des DCC-Schaltkreises 260, um verstärkte Differenzsignale out und
outb auszugeben. Das erste und zweite Ausgabesignal dcc und dccb
des DCC-Schaltkreises 260 sind Differenzausgaben des DCC-Schaltkreises 260.
Hier
weist die Durchschnittaphase des zweiten Phasensignals clkib und
des dritten Phasensignals clkibr eine Phasendifferenz von 180 Grad
zur Phase des ersten Phasensignals clki auf. Die zwei Phasensignale
clkib und clkibr werden an Gates der PMOS-Transistoren PM3 und PM4
der Eingabestufe 710 des CMOS-Differenzverstärkers angelegt,
wodurch eine Phaseninterpolation mit den Signalen ausgeführt wird.
Der Phasendurchschnitt des zweiten Phasensignals clkib und des dritten
Phasensignals clkibr, die an die Gates der PMOS-Transistoren PM3
und PM4 angelegt werden, weist nämlich
eine Phasendifferenz von im Wesentlichen 180 Grad zur Phase des
ersten Phasensignals clki auf, das am Gate des PMOS-Transistors
PM2 eingegeben wird.
Dadurch
kann der CMOS-Differenzverstärker
die Ausgabesignale out und outb mit einem Tastverhältnis von
ungefähr
50:50 ausgeben, was den gleichen Effekt wie in einem Fall aufweist,
in dem der CMOS-Differenzverstärker zwei
Phasensignale empfängt,
die im Wesentlichen eine Phasendifferenz von 180 Grad zueinander
aufweisen. Entsprechend werden die Ausgabesignale out und outb,
die ein Tastverhältnis
von ungefähr
50:50 aufweisen, dem DCC-Schaltkreis 260 zur Verfügung gestellt
und das Tastverhältnis
wird durch den DCC-Schaltkreis 260 korrigiert, wodurch
das Ausgabesignal des DCC-Schaltkreises 260 ein Tastverhältnis von
im Wesentlichen 50:50 aufweist.
Das
bedeutet, dass der CMOS-Differenzverstärker eine Verzerrung des Tastverhältnisses
des Ausgabesignals des DCC-Schaltkreises 260 verhindern
kann, das mit dem Ausgabesignal des CMOS-Differenzverstärkers 250 korrespondiert,
was einen vergleichbaren Effekt bewirkt, wie wenn der Differenzverstärker zwei
Phasensignale empfängt, die
eine Phasendifferenz von im Wesentlichen 180 Grad aufweisen.
8 bis 11 sind Schaltbilder, die weitere Ausführungsbeispiele
des CMOS-Differenzverstärkers
gemäß der vorliegenden
Erfindung darstellen.
Der
CMOS-Differenzverstärker
gemäß 8 weist eine Eingabestufe 810,
die NMOS-Transistoren NM1, NM2, NM3, NM4 und NM5 umfasst, und eine
PMOS-Lasteinheit 830 auf, die PMOS-Transistoren L21 und
L22 umfasst.
Der
CMOS-Differenzverstärker
gemäß 8 empfängt an Gates der NMOS-Transistoren NM2,
NM3, NM4, NM1 und NM5 ein erstes Phasensignal clki, ein zweites
Phasensignal clkib, ein drittes Phasensignal clkibr bzw. ein erstes
und ein zweites Ausgabesignal dcc und dccb des DCC-Schaltkreises 260,
um verstärkte
Differenzsignale out und outb auszugeben.
Der
CMOS-Differenzverstärker
gemäß 9 weist eine ähnliche
Konfiguration wie der CMOS-Differenzverstärker gemäß 7 auf, mit der Ausnahme, dass keine PMOS-Vorspannungseinheit vorhanden
ist.
Der
CMOS-Differenzverstärker
gemäß 10 weist eine ähnliche
Konfiguration wie der CMOS-Differenzverstärker gemäß 8 auf, mit der Ausnahme, dass in 10 eine NMOS-Vorspannungseinheit 1020 vorhanden
ist, die einen NMOS-Transistor B41 umfasst.
Der
CMOS-Differenzverstärker
gemäß 11 weist eine Eingabestufe 1110,
die PMOS-Transistoren PM21, PM22, PM3, PM4, PM1 und PM5 umfasst,
eine PMOS-Vorspannungseinheit 1120 und eine NMOS-Lasteinheit 1130 auf,
die NMOS-Transistoren L51 und L52 umfasst.
Der
CMOS-Differenzverstärker
gemäß 11 unterscheidet sich durch
einen zusätzlichen PMOS-Transistor
PM22 in der Eingabestufe 1110 vom CMOS-Differenzverstärker gemäß 7. Der CMOS-Differenzverstärker gemäß 11 empfängt nämlich ein erstes Phasensignal
clki über
Gates der zwei PMOS-Transistoren PM21 und PM22 und empfängt ein
zweites Signal clkib und ein drittes Phasensignal clkibr über die
Gates der PMOS-Transistoren PM3
und PM4. Die PMOS-Transistoren PM1, PM21, PM22, PM3, PM4 und PM5
können
beispielsweise ein Transistorgrößenverhältnis von
2:1:1:1:1:2 aufweisen.
Dadurch
werden im CMOS-Differenzverstärker
gemäß 11 durch die Eingabestufe 1110 mit der
symmetrischen Struktur sechs Eingabesignale empfangen, um eine Anpassung
an die Größe und die
Ströme
der Transistoren vorzunehmen. Es sei angemerkt, dass die Eingabestufe 1110 des
CMOS-Differenzverstärkers
alternativ mit NMOS-Transistoren konfiguriert werden kann, die Vorspannungseinheit 1120 alternativ
mit einem NMOS- Transistor
konfiguriert werden kann und die Lasteinheit 1130 alternativ mit
einem PMOS-Transistor konfiguriert werden kann.
12A ist ein Signalformdiagramm,
das zwei Signale darstellt, die in einen Eingabeanschluss eines
CMOS-Differenzverstärkers
eingegeben werden, wobei die zwei Signale keine Phasendifferenz von
180 Grad aufweisen. 12B ist
ein Signalformdiagramm, das ein Ausgabesignal des herkömmlichen
CMOS-Verstärkers
aus 1 darstellt, wenn die
beiden Signale gemäß 12A in den CMOS-Verstärker gemäß 1 eingegeben werden. 12C ist eine Kennlinie,
die ein Tastverhältnis
eines Ausgabesignals eines DCC-Schaltkreises darstellt, wenn die
beiden Signale gemäß 12A in den CMOS-Verstärker gemäß 1 eingegeben werden.
Wie
in 12C dargestellt,
erreicht das Tastverhältnis
T11:T12 des Ausgabesignals des DCC-Schaltkreises 30 nicht
den Wert 50:50, obwohl das Tastverhältnis des Ausgabesignals des DCC-Schaltkreises 30 durch
den DCC-Schaltkreis 30 korrigiert ist.
13A ist ein Signalformdiagramm,
das erste bis dritte Phasensignale darstellt, die in einen CMOS-Differenzverstärkers gemäß der vorliegenden Erfindung
eingegeben werden, beispielsweise in einen der CMOS-Differenzverstärker gemäß 7 bis 11. 13B ist
ein Signalformdiagramm, das Phasensignale, die eine Phasendifferenz
von im Wesentlichen 180 Grad aufweisen, eines CMOS-Verstärkers gemäß einer
Ausführungsform
der vorliegenden Erfindung zeigt, wenn der CMOS-Verstärker die
ersten bis dritten Phasensignale gemäß 13A empfängt. 13C ist ein Signalformdiagramm, das ein
Ausgabesignal des CMOS-Verstärkers
zeigt, wenn die ersten bis dritten Phasensignale gemäß 13A in den CMOS-Verstärker eingegeben
werden. 13D ist eine
Kennlinie, die ein Tastverhältnis
eines Ausgabesignals eines DCC-Schaltkreises 260 darstellt,
wenn die ersten bis dritten Phasensignale gemäß 13A in den CMOS-Verstärker eingegeben werden.
Wie
in 13D dargestellt,
erreicht das Tastverhältnis
T21:T22 des Ausgabesignals des DCC-Schaltkreises 260 den
Wert 50:50, d.h. 50%, wenn das Tastverhältnis durch den DCC-Schaltkreis 260 korrigiert
ist.
14A ist ein Signalformdiagramm,
das ein Simulationsergebnis von ersten bis dritten Phasensignalen
a, c, d darstellt, die in einen CMOS-Differenzverstärker gemäß der vorliegenden Erfindung eingegeben
werden. 14B ist ein
Signalformdiagramm, das ein Simulationsergebnis eines Ausgabesignals
des CMOS-Differenzverstärkers
zeigt, wenn die ersten bis dritten Phasensignale a, c und d gemäß 14A in den CMOS-Differenzverstärker eingegeben
werden. Wie in 14B dargestellt,
weist das Ausgabesignal des CMOS-Differenzverstärkers gemäß einem Ausführungsbeispiel
der vorliegenden Erfindung ein Tastverhältnis von im Wesentlichen 50:50
auf. Daher kann das Ausgabesignal des DCC-Schaltkreises 260 ein Tastverhältnis von
50:50 aufweisen.
15 ist ein Blockdiagramm,
das eine DLL-Vorrichtung oder -Schaltung gemäß einer Ausführungsform
der vorliegenden Erfindung darstellt.
Unter
Bezugnahme auf 15 umfasst
der DLL einen Phasenfrequenzdetektor (PFD) 210, eine Ladungspumpe 220,
einen Schleifenfilter 230, eine spannungsgesteuerte Verzögerungsleitung
(VCDL) 1540 und ein Verzögerungselement 1570.
Der
Phasenfrequenzdetektor 210 vergleicht eine Phase eines
Eingabesignals 201 und eine Phase eines Rückkoppelsignals 1571 um
ein Phasendifferenzsignal 211 zu erzeugen, das Informationen über eine
Phasendifferenz zwischen dem Eingabesignal 201 und dem
Rückkoppelsignal 1571 enthält. Das
Phasendifferenzsignal 211 kann ein Aufwärtssignal (UP) oder ein Abwärtssignal
(DN) für
die Ladungspumpe 220 sein.
Die
Ladungspumpe 220 erzeugt basierend auf der Phasendifferenz
zwischen dem Eingabesignal 201 und dem Rückkoppelsignal 1571 unter
Verwendung des vom PFD 210 bereitgestellten Phasendifferenzsignals 211 ein
Stromsignal 221. Der Schleifenfilter 230 erzeugt
basierend auf dem Stromsignal 221 ein Steuerspannungssignal 231.
Die
spannungsgesteuerte Verzögerungsleitung
(VCDL) 1540 erzeugt durch Verzögern des Eingabesignals 201 um
ein vorgegebenes Intervall basierend auf dem Steuerspannungssignal 231 eine Mehrzahl
von Verzögerungssignalen 1541.
Die Mehrzahl von Verzögerungssignalen 1541 kann
eine ungerade Anzahl von Verzögerungssignalen,
beispielsweise drei, fünf
oder sieben Verzögerungssignale
mit zueinander verschiedenen Phasen aufweisen.
Der
DLL kann weiter einen Differenzverstärker 250 und einen
Tastverhältniskorrektur(DCC)-Schaltkreis 260 umfassen.
Der Differenzverstärker 250 kann
beispielsweise als CMOS-Differenzverstärker ausgeführt sein. Der CMOS-Differenzverstärker 250 empfängt und
verstärkt
die Differenz von ersten bis dritten Phasensignalen aus der Mehrzahl
von Verzögerungssignalen 1541,
um die Verzögerungssignale 1541 in
ein Signal mit einem Pegel zu konvertieren, das in einer CMOS-Schaltung verwendet
wird. Die ersten bis dritten in den Differenzverstärker 250 eingegebenen
Phasensignale werden so ausgewählt,
dass der Phasendurchschnitt des zweiten Phasensignals und des dritten
Phasensignals sich um 180 Grad von der Phase des ersten Phasensignals
unterscheidet, was bereits in den Ausführungsbeispielen gemäß 4 und 6 beschrieben ist.
Der
Differenzverstärker 250 gemäß 15 kann eine ähnliche
oder im Wesentlichen ähnliche Konfiguration
wie die in den Ausführungsbeispielen gemäß 7 bis 11 dargestellten Differenzverstärker aufweisen.
Das
Ausgabesignal 251 des Differenzverstärkers 250 wird dem
DCC-Schaltkreis 260 zur
Verfügung
gestellt und anschließend
wird das Tastverhältnis
des Ausgabesignals 251 auf 50:50 korrigiert.
Das
Verzögerungselement 1570 wird
verwendet, um ein Ausgabesignal 261 des DCC-Schaltkreises 260 um
ein vorbestimmtes Intervall zu verzögern, um dem Phasenfrequenzdetektor 210 das Rückkoppelsignal 1571 zur
Verfügung
zu stellen.
Bei
dem Differenzverstärker
und dem Differenzverstärkungsverfahren
sowie dem Phasenregelkreis und dem Verzögerungsregelkreis, die den
Differenzverstärker
bzw. das Differenzverstärkungsverfahren
verwenden, werden, wie oben beschrieben, erste bis dritte Phasensignale
aus der ungeraden Anzahl von Phasensignalen, die vom spannungsgesteuerten
Oszillator (VCO) des PLL oder von der spannungsgesteuerten Verzögerungsleitung
(VCDL) des DLL ausgegeben werden, in die Eingabestufe des Differenzverstärkers eingegeben.
Die ersten bis dritten, in den Differenzverstärker 250 eingegebenen Phasensignale
sind derart ausgewählt,
dass der Phasendurchschnitt des zweiten Phasensignals und des dritten
Phasensignals sich von der Phase des ersten Phasensignals um 180
Grad unterscheidet.
Als
Ergebnis kann der Differenzverstärker ein
Ausgabesignal erzeugen, das ein Tastverhältnis von ungefähr 50:50,
d.h. 50%, aufweist. Dadurch kann das Ausgabesignal des DCC-Schaltkreises
ein Tastverhältnis
von im Wesentlichen 50:50 aufweisen und eine Tastverhältnisverzerrung
des Ausgabesignals des DCC-Schaltkreises kann verhindert werden, wenn
die Ausgabesignale, die ein Tastverhältnis von ungefähr 50:50
aufweisen, dem DCC-Schaltkreis zur Verfügung gestellt werden und die
Tastverhältnisse durch
den DCC-Schaltkreis korrigiert werden.