DE102006039878A1

DE102006039878A1 - Schaltung und Verfahren zur Vorspannungsspannungserzeugung

Info

Publication number: DE102006039878A1
Application number: DE102006039878A
Authority: DE
Inventors: Dacheng Fort Collins Zhou; Jeffy Loveland Yetter; Daniel A. Fort Collins Berkram
Original assignee: Hewlett Packard Development Co LP
Current assignee: Hewlett Packard Development Co LP
Priority date: 2005-09-20
Filing date: 2006-08-25
Publication date: 2007-04-26
Also published as: US7816975B2; US20070063687A1

Abstract

Es ist eine Vorspannungsspannungserzeugungsschaltung vorgesehen, die eine Spannung-Zu-Strom-Übersetzungsschaltung umfasst, die konfiguriert ist, um einen ersten Strom zu erzeugen, der positiv auf eine erste Spannung bezogen ist. Eine Stromspiegelschaltung ist konfiguriert, um eine erste Vorspannungsspannung zu erzeugen, die negativ auf den ersten Strom bezogen ist. Die Stromspiegelschaltung erzeugt ferner einen zweiten Strom, der positiv auf den ersten Strom bezogen ist. Ferner ist eine Strom-Zu-Spannung-Übersetzungsschaltung eingesetzt, die konfiguriert ist, um eine zweite Vorspannungsspannung zu erzeugen, die positiv auf den zweiten Strom bezogen ist.

Description

Bei praktisch allen Kommunikationssystemen werden Daten von einem Sendeknoten des Kommunikationssystems zu einem Empfangsknoten über einen Kommunikationsweg übertragen. Ein derartiger Weg kann eine verdrahtete oder drahtlose Verbindung zwischen den kommunizierenden Knoten sein. Bei vielen dieser Systeme nehmen die Daten die Form eines digitalen Signals an, das mit einer im Wesentlichen konstanten Rate über die Verbindung übertragen wird. Normalerweise stellt das Datensignal eine Reihe von Binärziffern („Bits" = Binary Digits) dar, die die digitalen Informationen darstellen, die gesendet werden, um einen seriellen Kommunikationsweg zu bilden. Ferner können mehrere derartige Reihen von Bits, die simultan übertragen werden, eine parallele Mehrkanalkommunikationsverbindung bilden.
Einige Kommunikationssysteme liefern auch ein Datentaktsignal über die gleiche Verbindung, um Zeitsteuerinformationen für das Datensignal zu liefern. Typischerweise wird das Datensignal bei jedem Übergang von logisch „niedrig" zu logisch „hoch" des Datentakts abgetastet oder „getaktet", um jedes Bit zu identifizieren, das übertragen wird. Andere Kommunikationssysteme jedoch liefern kein Taktsignal zusammen mit dem Datensignal über die Verbindung und stützen sich anstelle dessen auf die Kenntnis des Empfangsknotens bezüglich der Übertragungsrate des Datensignals, um eine ordnungsgemäße Interpretation des Datensignals zu ermöglichen.
Leider können ohne ein Taktsignal, das durch den Sendeknoten geliefert wird, eine Drift der Datensignalfrequenz, Variationen bei der Frequenz eines Lokaloszillators, von der der Datentakt abgeleitet ist, und ähnliche Probleme bewirken, dass der Empfangsknoten das Datensignal nicht ordnungsgemäß taktet. Um derartigen Problemen entgegenzuwirken, ist der Empfangsknoten häufig mit einem Datentaktwiedergewinnungssystem ausgerüstet, um ein ordnungsgemäßes Abtasten des Datensignals sicherstellen zu helfen.
Typischerweise kann ein wichtiger Abschnitt eines derartigen Datentaktwiedergewinnungssystems ein Phasengenerator genannt werden, der eingesetzt wird, um die Phase eines lokal erzeugten Taktsignals kontinuierlich einzustellen, um das Datensignal zu Taktzwecken ordnungsgemäß auszurichten.
Ein Beispiel eines Phasengenerators 1 ist in 1 dargestellt. Allgemein nimmt der Phasengenerator 1 als eine Eingabe einen Referenztakt RCLK, ein „Auf"-Phasenverschiebungssignal PUP und ein „Ab"-Phasenverschiebungssignal PDOWN an. Wie es unten detaillierter beschrieben ist, wird der Referenztakt RCLK verwendet, um einen höherfrequenten Datentakt OUTCLK zu erzeugen, der zwei Phasen, OUTCLKP und OUTCLKN, aufweist, die um 180 Grad phasenmäßig getrennt sind. Die Phase des Abtasttakts OUTCLK wird gemäß den Phasenverschiebungssignalen PUP und PDOWN eingestellt. Typischerweise bewirkt jeder Puls des PUP-Signals, dass die Phase des Abtasttakts OUTCLK einen bestimmten Abschnitt einer Periode „hinauf" vorbewegt wird, während ein Puls des PDOWN-Signals bewirkt, dass die Phase des Abtasttakts OUTCLK um eine ähnliche Größe „herunter" verzögert wird. Typischerweise werden die Signale PUP und PDOWN durch einen anderen Abschnitt des Datentaktwiedergewinnungssystems erzeugt, der häufig auf einem Phasendetektor oder einer ähnlichen Vorrichtung bzw. einem ähnlichen Bauelement basiert, die bzw. das konfiguriert ist, um die relative Phase des Datensignals und des Datentakts zu bestimmen.
Wie es in 1 zu sehen ist, umfasst der Phasengenerator 1 eine Phasenregelschleife (PLL = Phase-Locked Loop) 20, einen Multiplexer 40, einen Phaseninterpolator 60, ein Thermometercoderegister 80 und einen Zähler 90. Die PLL 20 verwendet den Referenztakt RCLK, um einen Mehrphasentakt zu erzeugen, der zu dem Multiplexer 40 geliefert werden soll. Bei dem speziellen Beispiel von 1 erzeugt die PLL 20 acht gleichmäßig beabstandete Phasen P0 bis P7, von denen jede um 45 Grad von benachbarten Phasen phasenmäßig getrennt ist. Ein Zeitdiagramm der Phasen P0 – P7 ist in 2 gezeigt. Andere PLLs können mehr oder weniger Taktphasen erzeugen, abhängig von den Erfordernissen der speziellen Anwendung. Typischerweise werden 4, 8 oder 16 Taktphasen erzeugt. Bei anderen Beispielen des Phasengenerators 1 kann eine Verzögerungsschleife (DLL = Delay-Locked Loop) anstelle der PLL 20 eingesetzt werden.
3 sieht eine detailliertere Ansicht der PLL 20 vor. Der Referenztakt RCLK wird durch einen Phasendetektor 21 empfangen, der die Phase des Referenztakts RCLK mit einem niederfrequenten Takt 28 vergleicht, der unten ausführlicher beschrieben ist. Infolge dieses Vergleichs wird ein Phasenvorschubsignal 24 und ein Phasenverzögerungssignal 25 erzeugt. Das Phasenvorschubsignal 24 gibt an, wann der niederfrequente Takt 28 vorbewegt werden muss, um die Phasenbeziehung desselben zu dem Referenztakt RCLK beizubehalten. Umgekehrt wird das Phasenverzögerungssignal 25 aktiv, wenn der Phasendetektor 21 bestimmt, dass der niederfrequente Takt 28 verzögert werden muss, um die Phasenbeziehung desselben zu dem Referenztakt RCLK beizubehalten.
Eine Ladungspumpe 22 empfängt und verarbeitet das Phasenvorschubsignal 24 und das Phasenverzögerungssignal 25, um ein Steuerspannungssignal 26 über einen Kondensator C zu erzeugen. Der Kondensator C wirkt als ein Speichermedium für die Ladungspumpe 22 und zeigt somit eine Spannung, die angibt, ob die Frequenz des niederfrequenten Takts 28 erhöht oder verringert werden sollte, um die Phase desselben relativ zu dem Referenztakt RCLK zu verändern. Zusätzlich wirkt der Kondensator C häufig als ein Tiefpassfilter, um zu beeinflussen, wie schnell die PLL 20 auf Veränderungen bei dem Referenztakt RCLK reagiert.
Das Steuerspannungssignal 26 wird durch einen spannungsgesteuerten Oszillator (VCO = Voltage-Controlled Oscillator) 30 empfangen, der einen hochfrequenten Takt 27 erzeugt, dessen Frequenz durch den Spannungspegel des Steuerspannungssignals 26 bestimmt ist. Je höher der Spannungspegel des Steuerspannungssignals 26, desto höher genauer gesagt die Frequenz des hochfrequenten Takts 27, und umgekehrt. Die Frequenz des hochfrequenten Takts 27 wird dann durch einen 1/N-Dividierer 23 dividiert, wobei N typischerweise eine Potenz von 2 ist, wie beispielsweise 16. In diesem Fall wäre ein Referenztakt RCLK mit 100 Megahertz (MHz) mit einem niederfrequenten Takt 28 mit 100 MHz verriegelt, der von einem hochfrequenten Takt 27 mit 16·100 MHz = 1,6 Gigahertz (GHz) abgeleitet ist, der durch den VCO 30 erzeugt wird. Andere Werte von N können alternativ eingesetzt werden.
Bei der PLL 20 von 3 ist der hochfrequente Takt 27, der durch den VCO 30 erzeugt wird, tatsächlich eine der Mehrphasentaktphasen P0 – P7, die alle durch den VCO 30 erzeugt werden. Die PLL 20 dient somit primär als ein Mehrphasentaktgenerator, der die Erzeugung eines hochfrequenten Mehrphasentakts aus einem relativ niederfrequenten Einzelphasenreferenztakt RCLK ermöglicht. 4 zeigt ein spezielles Beispiel des VCO 30 detaillierter. Vier Verzögerungselemente 32, die mit 32a – 32d etikettiert sind, bilden einen Ringoszillator, der verwendet wird, um den hochfrequenten Takt 27 zu erzeugen, der eine Frequenz aufweist, die durch das Steuerspannungssignal 26 gesteuert ist. Genauer gesagt empfängt jedes Verzögerungselement 32 ein Eingangsbiphasensignal mittels eines positiven Eingangs INP und eines negativen Eingangs INN und erzeugt ein Ausgangsbiphasensignal, das aus einem positiven Ausgang OUTP und einem negativen Ausgang OUTN gebildet ist. Jeder positive Ausgang OUTP eines speziellen Verzögerungselements 32 erzeugt somit ein Signal, das sich 180 Grad außer Phase mit dem entsprechenden negativen Ausgang OUTN desselben befindet. Angesichts der Anordnung von 4 erzeugt jedes Verzögerungselement 32 zwei der acht Phasen P0 – P7 des Mehrphasentakts, der in 2 gezeigt ist, wobei die zwei Phasen um 180 Grad außer Phase sind. Beispielsweise können die Phasen P0 und P4 durch das erste Verzögerungselement 32a erzeugt werden, könne die Phasen P1 und P5 durch das zweite Verzögerungselement 32b erzeugt werden, usw.
Die Gesamtverzögerungszeit eines Umlaufs um den Oszillatorring ist im Wesentlichen äquivalent zu ein Halb der Periode des hochfrequenten Takts 27 und jeder der Taktphasen P0 – P7. Diese Umlaufverzögerung ist wiederum durch die Verzögerung gesteuert, die durch jedes Verzögerungselement 32 gezeigt wird. Die Verzögerung jedes Verzögerungselements 32 ist wiederum durch das Steuerspannungssignal 26 gesteuert, das durch eine Vorspannungsspannungssteuerung 31 verarbeitet wird, um ein positives Vorspannungssteuersignal 34 und ein negatives Vorspannungssteuersignal 36 zu erzeugen.
Ein spezielles Beispiel eines Verzögerungselements 32 ist in dem vereinfachten schematischen Diagramm von 5 vorgesehen. Das Gate eines n-Kanal-Metalloxidhalbleiter-Feldeffekttransistors (MOSFET = Metal-Oxide-Semiconductor Field-Effect Transistor) Q_INP ist durch den positiven Eingang INP des Verzögerungselements 32 getrieben. Wenn INP spannungsmäßig ansteigt, neigt Q_INP dazu, Strom zu leiten, wobei bewirkt wird, dass der Drain-Anschluss desselben, der mit dem negativen Ausgang OUTN verbunden ist, spannungsmäßig abfällt. Wenn umgekehrt der Spannungspegel von INP fällt, steigt OUTN. Ein zweiter MOSFET Q_INN, dessen Gate mit dem negativen Eingang INN gekoppelt ist und dessen Drain mit dem positiven Ausgang OUTP gekoppelt ist, ist in einer ähnlichen Weise wirksam.
Die Ausbreitungsverzögerung zwischen den Eingängen INP, INN und den Ausgängen OUTP, OUTN ist zum Teil durch das negative Vorspannungssteuersignal 36 von der Vorspannungsspannungssteuerung 31 bestimmt. Das negative Vorspannungssteuersignal 36 treibt einen MOSFET Q_N, um einen Vorspannungs strom zu verändern, der durch die Eingangs-MOSFETs Q_INP, Q_INN fließt. Wenn sich das negative Vorspannungssteuersignal 36 erhöht, neigt der Vorspannungsstrom dazu, sich ebenfalls zu erhöhen, und umgekehrt.
Ein Verändern des Vorspannungsstroms auf eine derartige Weise neigt dazu, den Betrag des Spannungshubs zu verändern, der durch die Ausgänge OUTP, OUTN erfahren wird. Um die Vorspannungsstromveränderung zu kompensieren, um eine relativ konstante Amplitude für die Ausgänge OUTP, OUTN beizubehalten, wird das positive Vorspannungssteuersignal 34 von der Vorspannungsspannungssteuerung 31 verwendet. Das positive Vorspannungssteuersignal 34 treibt die Gates von vier p-Kanal-MOSFETs Q_BP1 – Q_BP4, die als zwei aktive Widerstandslasten konfiguriert sind, von denen jede mit einem der Ausgänge OUTP, OUTN und einer Drain-Spannung V_DD gekoppelt ist. Jede der Lasten ist durch das positive Vorspannungssteuersignal 34 getrieben, um die Größe einer Widerstandslast zu verändern, die durch Q_BP1 – Q_BP4 auf die Ausgänge OUTP, OUTN übertragen wird, wobei somit allgemein die Verzögerung gesteuert wird, die durch das Verzögerungselement 32 gezeigt wird.
Um eine im Wesentlichen konstante Spannungsamplitude für die Ausgänge OUTP, OUTN beizubehalten, wird eine Vorspannungsstromerhöhung aufgrund einer Erhöhung bei dem negativen Vorspannungssteuersignal 36 typischerweise mit einem angemessenen Spannungsabfall bei dem positiven Vorspannungssteuersignal 34 in Übereinstimmung gebracht. Ein derartiger Spannungsabfall reduziert die Widerstandslast, die durch Q_BP1 – Q_BP4 übertragen wird, was wiederum die Zeitverzögerung bei Spannungsübergängen an den Ausgängen OUTP, OUTN aufgrund einer niedrigeren R-C-Zeitkonstante reduziert, die durch die aktive Widerstandslast und eine Lastkapazität (nicht gezeigt) an jedem der Ausgänge OUTP, OUTN erzeugt wird. Ein Reduzieren der Zeitverzögerung, die durch jedes Verzögerungselement 32 gezeigt wird, auf eine derartige Weise resultiert in einer Erhöhung bei der Fre quenz der Taktphasen P0 – P7 und des hochfrequenten Takts 27, der durch den VCO 30 erzeugt ist. Umgekehrt resultiert ein Verringern des Vorspannungsstroms und ein Erhöhen der aktiven Last jedes der Verzögerungselemente 32 in einer Reduzierung der Frequenz der Taktphasen P0 – P7 und des hochfrequenten Takts 27. Somit sind die Frequenzen der Taktphasen P0 – P7, die typischerweise gesetzt sind, um mit der erwarteten Datenrate eines Datensignals, das empfangen wird, übereinzustimmen, primär durch das positive und das negative Vorspannungssteuersignal 34, 36 von der Vorspannungsspannungssteuerung 31 bestimmt.
6 stellt ein spezielles vereinfachtes Beispiel der Vorspannungsspannungssteuerung 31 dar. In diesem Fall werden zwei MOSFETs Q_A und Q_B eingesetzt, um das positive Vorspannungssteuersignal 34 aus dem Steuerspannungssignal 26 der Ladungspumpe 22 der PLL 20 zu erzeugen. Wenn sich das Steuerspannungssignal 26, das das Gate von Q_A treibt, sich erhöht, erhöht sich der Pegel eines elektrischen Stroms durch sowohl Q_A als auch Q_B, wobei somit die Spannung an dem Gate von Q_B und somit das positive Vorspannungssteuersignal 34 gesenkt werden. Bei der Vorspannungsspannungssteuerung von 6 wird das Steuerspannungssignal 26 als das negative Vorspannungssteuersignal 36 durchgelassen. Wenn sich somit das negative Vorspannungssteuersignal 36 erhöht, verringert sich das positive Vorspannungssteuersignal 34, und umgekehrt, gemäß den Anforderungen des oben erörterten Verzögerungselements 32, so dass Erhöhungen bei dem Steuerspannungssignal 26 in Erhöhungen bei einer Frequenz der Taktphasen P0 – P7 resultieren. Wenn sich umgekehrt der Spannungspegel des Steuerspannungssignals 26 verringert, so tut dies auch die Frequenz der Taktphasen P0 – P7. Andere Schaltungen und Verfahren, die hierin nicht beschrieben sind, wurden ebenfalls bei anderen Implementierungen der Vorspannungsspannungssteuerung 31 eingesetzt.
Bei einem spezifischen Beispiel der Vorspannungsspannungssteuerung 31 und jedes Verzögerungselements 32 waren die Breiten oder Größen der verschiedenen FETs, die bei einem Erzeugen des positiven und des negativen Vorspannungssteuersignals 34, 36 betroffen sind, gesteuert. Genauer gesagt ist das Verhältnis der Breiten von Q_N zu Q_A im Wesentlichen gleich dem Verhältnis der Breiten von (Q_BP1 + Q_BP2) (oder Q_BP3 + Q_BP4) zu Q_B. Ferner sind die Breiten von Q_BP1 und Q_BP2 im Wesentlichen gleich, wie auch Q_BP3 und Q_BP4. Ein Steuern der Breitenverhältnisse der verschiedenen FETs auf eine derartige Weise hilft sicherzustellen, dass die Spannungspegel des positiven und des negativen Vorspannungssteuersignals 34, 36 sich für eine ordnungsgemäße Steuerung der Frequenz der Taktphasen P0 – P7 auf erwartete Vorspannungsstrompegel und aktive Widerstandslastwerte relativ zu dem Steuerspannungssignal 26 beziehen.
Unter erneuter Bezugnahme auf 1 werden vier Taktphasen, die mit CLKAP, CLKAN, CLKBP und CLKBN etikettiert sind, aus den acht Taktphasen P0 – P7 von der PLL 20 mittels des Multiplexers 40 für eine letztendliche Lieferung zu dem Phaseninterpolator 60 ausgewählt. Zwei der vier ausgewählten Phasen, CLKAP und CLKBP, sind benachbarte Phasen, zwischen denen der erwünschte Ausgangstakt OUTCLK gelegen ist, wie es durch die zwei Ausgangsphasen OUTCLKP und OUTCLKN definiert ist. Die dritte und die vierte ausgewählte Phase CLKAN und CLKBN sind die negativen Phasen der ersten zwei Phasen CLKAP und CLKBP. Mit Bezug auf 2 ist beispielsweise, falls P1 als CLKAP ausgewählt ist, dann CLKBP P2, CLKAN P5 und CLKBN P6.
Die Auswahl der vier Phasen CLKAP, CLKAN, CLKBP und CLKBN wird in 1 mittels eines Drei-Bit-Phasenauswahlwerts PSEL (2:0) durchgeführt, der durch den Drei-Bit-Zähler 90 erzeugt ist. Der Phasenauswahlwert PSEL (2:0) wird durch ein COUNTUP-Signal inkrementiert und durch ein COUNTDOWN-Signal von dem Thermometercoderegister 80 dekrementiert, das wiederum durch die oben angegebenen Phase-Auf- und Phase-Ab-Signale PUP und PDOWN getrieben ist. Das Thermometercoderegister 80 erzeugt einen 32-Bit-Thermometercode TC (31:0), der durch den Phaseninterpolator 60 eingesetzt wird, um die erwünschte Phase für den Ausgangstakt OUTCLK zwischen CLKP und CLKBP zu erzeugen. Andere Größen für das Thermometercoderegister 80, wie beispielsweise 16 Bits, sind bei anderen Beispielen zu sehen. Falls sich die erwünschte Phase aus dem Bereich zwischen CLKAP und CLKBP heraus vorbewegt, erteilt das Thermometer-Coderegister 80 eine Angabe an dem COUNTDOWN-Signal, um den Phasenauswahlwert PSEL zu dekrementieren. Falls beispielsweise CLKAP P1 ist, verschiebt ein Puls oder eine ähnliche Angabe an dem COUNTDOWN-Signal CLKAP zu P2 und die anderen drei der vier ausgewählten Phasen CLKBP, CLKAN, CLKBN werden entsprechend verschoben. Ein COUNTUP-Puls jedoch verschiebt CLKAP von P1 zu P0 und die anderen Phasen CLKBP, CLKAN und CLKBN werden entsprechend verändert.
7 sieht ein vereinfachtes schematisches Diagramm des Phaseninterpolators 60 vor. Im Allgemeinen treibt jedes Bit 'X' des Thermometercodes TC (31:0) von dem Thermometercoderegister 80 ein Paar von n-Kanal-MOSFETs Q_SX, Q_BX, die konfiguriert sind, um Strom abzuleiten, wenn das entsprechende Thermometercodebit aktiv ist. Wenn beispielsweise das Thermometercodebit TC31 aktiv ist, wird die Spannung an dem Gate-Anschluss von Q_S31 erhöht, wobei bewirkt wird, dass sowohl Q_S31 und Q_B31 Strom durch einen eines Paars von MOS-FETs Q_AP oder Q_AN leiten, abhängig von dem Zustand der Signale CLKAP und CLKAN. Die MOSFETs Q_S31 – Q_S0, QB31 – Q_B0 liefern somit kollektiv eine Stromgewichtungsschaltung, wobei die MOSFETs Q_S31 – Q_S16 Q_B31 – Q_B16 die der höchstwertigen Hälfte des Thermometercodes TC (31:16) zugeordnet sind, einen Strom für Q_AP und Q_AN liefern, die CLKAP und CLKAN zugeordnet sind. Gleichermaßen liefern Q_S15 – Q_S0 und Q_B15 – Q_B0 die mit der niederstwertigen Hälfte des Thermometercodes PC (15:0) identifiziert sind, einen Strom für die Transistoren Q_BP und Q_BN, die durch CLKBP bzw. CLKBN getrieben sind.
Wie es mittels des Zeitdiagramms von 8 gezeigt ist, bestimmt die Stromgewichtungsschaltung Q_S31 – Q_S0, Q_B31 – Q_B0, die durch den Thermometercode TC (31:0) getrieben ist, die Phase der Ausgangstaktphasen OUTCLKP, OUTCLKN relativ zu CLKAP, CLKAN, CLKBP und CLKBN. Typischerweise sind zusammenhängende 16 Bits des Thermometercodes TC (31:0) auf logisch Eins gesetzt, während der Rest auf Null gesetzt ist, so dass die Gesamtmenge an Strom, die durch Q_AP, Q_AN, Q_BP und Q_BN gezogen wird, im Wesentlichen konstant bleibt. Die Verteilung von Einsen in dem Thermometercode TC (31:0) zwischen der höchst- und der niederstwertigen Hälfte desselben bestimmt die relative Phase der Ausgangstaktphasen OUTCLKP, OUTCLKN zwischen CLKAP, CLKAN und CLKBP, CLKBN. Je mehr Einsen, die innerhalb des höchstwertigen Abschnitts des Thermometercodes TC (31:16) liegen, desto näher genauer gesagt die Übergänge der Ausgangstaktphasen OUTCLKP, OUTCLKN zu diesen von CLKAP und CLKAN. Je mehr Einsen, die innerhalb der niederstwertigen Hälfte des Thermometercodes TC (15:0) liegen, desto näher umgekehrt die Übergänge der Ausgangstaktphasen OUTCLKP, OUTCLKN an den Übergängen von CLKBP und CLKBN. Wie es grafisch in 8 gezeigt ist, resultiert z. B. ein Wert des Thermometercodes TC (31:0) (in hexadezimaler Schreibweise) von 7FFF8000_H (in binärer Schreibweise 01111111111111111000000000000000_B) darin, dass Übergänge der positiven Ausgangstaktphase OUTCLKP näherungsweise 1/16 der Zeitverzögerung zwischen CLKAP und CLKBP nach CLKAP positioniert sind. Gleichermaßen resultiert ein Wert des Thermometercodes TC (31:0) von 0001FFFE_H (00000000000000011111111111111110_B) darin, dass die Übergänge der positiven Ausgangstaktphase OUTCLKP 1/16 der Zeitverzögerung zwischen CLKAP und CLKBP vor CLKBP auftreten. 8 zeigt andere Beziehungen zwischen der Position der positiven Ausgangstaktphase OUTCLKP und dem Thermometercode TC (31:0). Die negative Ausgangstaktphase OUTCLKN nimmt die Spannungsübergänge derselben im Wesentlichen zu der gleichen Zeit wie die positive Ausgangstaktphase OUTCLKP vor.
Für einen ordnungsgemäßen Betrieb des Phaseninterpolators 60 von 7 sollten typischerweise der Interpolatorvorspannungsstrom und die Lastbandbreite für den speziellen Frequenzbereich des Ausgangstakts OUTCLK geeignet gesetzt sein. Beispielsweise sollten die Lastbandbreite und der Vorspannungsstrom an die Frequenz des Ausgangstakts OUTCLK angepasst sein, so dass ein voller Spannungshub des Ausgangstakts OUTCLK gestattet ist, während irgendein ungewolltes Klingeln des Ausgangstaktsignals OUTCLK verhindert ist. Wie es in dem speziellen Beispiel von 7 gezeigt ist, wird der Vorspannungsstrom mittels einer Interpolatorvorspannungsspannung 62 gesetzt, die mit dem Source-Anschluss von jedem der Auswahl-MOSFETs Q_S31 – Q_S0 der Stromgewichtungsschaltung des Interpolators 60 gekoppelt ist. Die Lastbandbreite des Interpolators 60 ist auf die R-C-Zeitkonstante, die einem Widerstandswert R zugeordnet ist, der zwischen jeder der Ausgangsphasen OUTCLKP, OUTCLKN und eine Drain-Spannung V_DD gekoppelt ist, und eine Lastkapazität C_L bezogen, die jeder der Ausgangsphasen OUTCLKP, OUTCLKN zugeordnet ist. Die Lastkapazität C_L ist normalerweise eine Funktion des Layouts und von Komponenten der Schaltungsanordnung, die durch die Ausgangstaktphasen OUTCLKP, OUTCLKN getrieben sind. Der Widerstandswert R ist normalerweise von entweder einer festen passiven Komponente oder einer festen aktiven Transistorladeschaltung abgeleitet.
Typischerweise sind der Widerstandswert R und die Lastkapazität C_L für einen speziellen Entwurf des Interpolators 60 fest, wobei so eine feste Lastbandbreite des Interpolators 60 durchgesetzt wird. Eine Steuerung des Vorspannungsstroms ist in vielen Fällen ähnlich begrenzt. Jedoch ist erwünscht, dass mehr Kommunikationssysteme, die einen Phasengenerator einsetzen, mit einem breiten Bereich von Eingangsdatenstromfrequenzen wirksam sind, wobei so eine feste Lastbandbreite und/oder ein fester Vorspannungsstrom für den Interpolator weniger als erwünscht gemacht werden.

Es ist die Aufgabe der vorliegenden Erfindung, eine Vorspannungsspannungserzeugungsschaltung und ein Verfahren zum Erzeugen einer ersten und einer zweiten Vorspannungsspannung mit verbesserten Charakteristika zu schaffen.

Diese Aufgabe wird durch eine Schaltung gemäß Anspruch 1 und Anspruch 23 und ein Verfahren gemäß Anspruch 15 gelöst.

Ein Ausführungsbeispiel der vorliegenden Erfindung sieht eine Vorspannungsspannungserzeugungsschaltung vor, die eine Spannung-Zu-Strom-Übersetzungsschaltung aufweist, die konfiguriert ist, um einen ersten Strom zu erzeugen, der positiv auf eine erste Spannung bezogen ist. Eine Stromspiegelschaltung ist konfiguriert, um eine erste Vorspannungsspannung zu erzeugen, die negativ auf den ersten Strom bezogen ist. Die Stromspiegelschaltung erzeugt ferner einen zweiten Strom, der positiv auf den ersten Strom bezogen ist. Ferner ist eine Strom-Zu-Spannung-Übersetzungsschaltung enthalten, die konfiguriert ist, um eine zweite Vorspannungsspannung zu erzeugen, die positiv auf einen zweiten Strom bezogen ist.

Bei einem anderen Ausführungsbeispiel der Erfindung ist ein Verfahren zum Erzeugen einer ersten und einer zweiten Vorspannungsspannung vorgesehen. Ein erster Strom, der positiv auf eine erste Spannung bezogen ist, wird geliefert. Eine erste Vorspannungsspannung, die negativ auf den ersten Strom bezogen ist, wird erzeugt. Ferner wird der erste Strom gespiegelt, um einen zweiten Strom zu ergeben. Eine zweite Vorspannungsspannung, die positiv auf den zweiten Strom bezogen ist, wird dann erzeugt.

Zusätzliche Ausführungsbeispiele und Vorteile der vorliegenden Erfindung werden durch Fachleute auf dem Gebiet auf eine Durchsicht der folgenden detaillierten Beschreibung hin in Verbindung mit den zugehörigen Zeichnungen realisiert.
Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:
1 ein Blockdiagramm eines Beispiels eines Phasengenerators aus dem Stand der Technik;
2 ein Zeitdiagramm eines Mehrphasentakts, der durch eine Phasenregelschleife (PLL) des Phasengenerators von 1 erzeugt ist;
3 ein Blockdiagramm der PLL des Phasengenerators, der in 1 gezeigt ist;
4 ein Blockdiagramm eines spannungsgesteuerten Oszillators (VCO), der durch die PLL von 3 eingesetzt wird;
5 ein vereinfachtes schematisches Diagramm eines Verzögerungselements, das innerhalb des VCO von 4 eingesetzt wird;
6 ein vereinfachtes schematisches Diagramm einer Vorspannungsspannungssteuerung, die durch den VCO von 4 verwendet wird;
7 ein vereinfachtes schematisches Diagramm eines Phaseninterpolators, der durch den Phasengenerator von 1 verwendet wird;
8 ein Zeitdiagramm der möglichen Phasen des Ausgangstakts, der durch den Phaseninterpolator von 7 erzeugt wird, bezogen auf ausgewählte Werte eines Thermometercoderegisters, das innerhalb des Phasengenerators von 1 eingesetzt wird;
9 ein schematisches Diagramm einer Vorspannungsspannungserzeugungsschaltung gemäß einem Ausführungsbeispiel der Erfindung;
10 ein schematisches Diagramm eines Phaseninterpolators, der eine Aktivwiderstandsladeschaltung einsetzt, die durch eine Vorspannungsspannungserzeugungsschaltung gesteuert ist, gemäß einem Ausführungsbeispiel der Erfindung; und
11 ein Flussdiagramm, eines Verfahrens gemäß einem Ausführungsbeispiel der Erfindung zum Erzeugen einer ersten und einer zweiten Vorspannungsspannung.
Im Allgemeinen sehen verschiedene Ausführungsbeispiele der vorliegenden Erfindung eine Vorspannungsspannungserzeugungsschaltung vor, die eine Spannung-Zu-Strom-Übersetzungsschaltung, eine Stromspiegelschaltung und eine Strom-Zu-Spannung-Übersetzungsschaltung aufweist. Die Spannung-Zu-Strom-Übersetzungsschaltung ist konfiguriert, um einen ersten Strom zu erzeugen, der positiv auf eine erste Spannung bezogen ist. Der erste Strom treibt einen Stromspiegel, der sowohl einen zweiten Strom, der positiv auf den ersten Strom bezogen ist, als auch eine erste Vorspannungsspannung erzeugt, die negativ auf den ersten Strom bezogen ist. Der zweite Strom treibt dann eine Strom-Zu-Spannung-Übersetzungsschaltung, um eine zweite Vorspannungsspannung zu erzeugen, die positiv auf den zweiten Strom bezogen ist.
9 sieht ein spezielles Ausführungsbeispiel einer Vorspannungsspannungserzeugungsschaltung 100 vor. Während die Vorspannungsspannungserzeugungsschaltung 100 in der Umgebung eines Phasengenerators, wie beispielsweise des Phasengenerators 1 von 1, präsentiert ist, können alternative Ausführungsbeispiele der Erfindung in einer Vielfalt von Elektronikschaltungen eingesetzt werden, einschließlich, aber nicht begrenzt auf andere Phasengene ratorsysteme, während dieselben innerhalb des beanspruchten Schutzbereichs der Erfindung bleiben.
Es wird ein n-Kanal-Metalloxidhalbleiter-Feldeffekttransistor (MOSFET) Q₁ als eine Spannung-Zu-Strom-Übersetzungsschaltung eingesetzt, die eine erste Spannung, wie beispielsweise das negative Vorspannungssteuersignal 36, das durch die Verzögerungselemente 32 des VCO 30, der in 4 gezeigt ist, eingesetzt wird, in einen ersten Strom I₁ umwandelt, der positiv auf das negative Vorspannungssteuersignal 36 bezogen ist. Genauer gesagt erhöht der erste Strom I₁ sich im Allgemeinen, wenn sich das negative Vorspannungssteuersignal 36 erhöht und umgekehrt. Der erste Strom I₁ bewegt sich von dem Drain zu der Source von Q₁, wobei die Source von Q₁ mit einer Spannungsreferenz, wie beispielsweise Masse gekoppelt ist. Das negative Vorspannungssteuersignal 36 steuert Q₁ über das Gate desselben. Bei anderen Ausführungsbeispielen kann irgendein anderes spannungsorientiertes Signal als die erste Spannung eingesetzt werden.
Bei einem Ausführungsbeispiel ist Q₁ in relativ enger Nähe zu dem VCO 30 positioniert, um den Abstand zu minimieren, über den das negative Vorspannungssteuersignal 36 gesendet werden muss. Typischerweise sind Spannungen, die über relativ große Strecken einer integrierten Schaltung (IC = Integrated Circuit) übertragen werden, empfindlich für ein Rauschen von anderen elektronischen Signalen oder Spannungsreferenzen, wie beispielsweise Masse oder der Drain-Versorgungsspannung V_DD. Folglich wird der Betrag des negativen Vorspannungssteuersignals 36 unter derartigen Bedingungen eventuell ungenau gemacht. Umgekehrt bleibt der Betrag eines elektrischen Stroms normalerweise ziemlich konsistent, wenn derselbe über eine IC übertragen wird. Somit erfährt der erste Strom I₁ verglichen mit dem negativen Vorspannungssteuersignal 36 wahrscheinlich eine geringe Betragsveränderung, wenn derselbe über eine IC übertragen wird.
Der erste Strom I₁ treibt eine Stromspiegelschaltung, die bei dem speziellen Ausführungsbeispiel von 9 einen ersten und einen zweiten p-Kanal-MOSFET Q₂, Q₃ umfasst. Q₂ und Q₃ sind als ein Stromspiegel konfiguriert, der einen zweiten Strom I₂ erzeugt, der positiv auf den ersten Strom I₁ bezogen ist. Mit anderen Worten neigt der zweite Strom I₂ dazu, sich zu erhöhen, wenn sich der erste Strom I₁ erhöht, und umgekehrt. Bei einem Ausführungsbeispiel sind die physischen Abmessungen von Q₂ und Q₃ eng angepasst, so dass der zweite Strom I₂ im Wesentlichen gleich dem ersten Strom I₁ ist. Bei anderen Ausführungsbeispielen kann der zweite Strom I₂ linear auf den ersten Strom I₁ bezogen sein. Ferner können andere Schaltungen, die die Funktion einer Stromspiegelschaltung durchführen, innerhalb des Schutzbereichs der Erfindung zu einem ähnlichen Zweck eingesetzt werden.
In 9 sind die Drains von Q₁ und Q₂ miteinander gekoppelt. Die Sources von sowohl Q₂ als auch Q₃ sind mit einer Drain-Spannung V_DD gekoppelt und die Gates derselben sind miteinander gekoppelt. Das Gate und das Drain von Q₂ sind ebenfalls miteinander gekoppelt, um ein Stromspiegeln zu liefern. Diese Verbindung liefert auch die erste Vorspannungsspannung, die bei dem spezifischen Beispiel von 9 ein positives Interpolatorvorspannungssignal 102 ist, das durch einen Phaseninterpolator 102 eingesetzt wird, der in 10 dargestellt und unten detaillierter beschrieben ist.
Das Drain von Q₃ liefert den zweiten Strom I₂, der durch die Stromspiegelschaltung erzeugt wird, zu einer Strom-Zu-Spannung-Übersetzungsschaltung, die als ein n-Kanal-MOSFET Q₄ verkörpert ist, wie es in 9 gezeigt ist. Bei dieser speziellen Konfiguration sind das Gate und das Drain von Q₄ beide mit dem Drain von Q₃ gekoppelt, so dass der zweite Strom I₂ von dem Drain zu der Source von Q₄ fließt. Die Source von Q₄ ist mit einer Spannungsreferenz, wie beispielsweise Masse, gekoppelt. Infolge des zweiten Stroms I₂ erzeugen das Drain und das Gate von Q₄ eine zweite Vorspannungsspannung, wie beispielsweise ein negatives Interpolatorvorspannungssignal 104. Bei einem Ausführungsbeispiel sind die physischen Abmessungen von Q₁ und Q₄, sowie Q₂ und Q₃, angepasst, so dass das negative Interpolatorvorspannungssignal 104 im Wesentlichen gleich dem negativen Vorspannungssteuersignal 36 ist.
Wie es bei dem spezifischen Beispiel von 10 gezeigt ist, werden das positive Interpolatorvorspannungssignal 102 und das negative Interpolatorvorspannungssignal 104 zu einem Phaseninterpolator 200 geliefert. Das negative Interpolatorvorspannungssignal 104 ist mit der Source von jedem eines Satzes von n-Kanal-MOSFETs Q_S0 – Q_S31 gekoppelt, die bei einer Stromgewichtungsschaltung ähnlich dieser des Phaseninterpolators 60 von 7 eingesetzt werden. Das negative Interpolatorvorspannungssignal 104 steuert somit im Wesentlichen den Vorspannungsstrom des Phaseninterpolators 200, der wiederum den Betriebsfrequenzbereich der Ausgangstaktphasen OUTCLKP, OUTCLKN beeinflusst, wie es oben beschrieben ist.
Gleichermaßen steuert das positive Interpolatorvorspannungssignal 102 die Ladebandbreite der Ausgangstaktphasen OUTCLKP, OUTCLKN des Interpolators 200 mittels einer Aktivwiderstandslastschaltung. Zwei derartige Schaltungen, eine pro Ausgangstaktphase OUTCLKP, OUTCLKN, sind vorgesehen, wie es in 10 gezeigt ist. Beispielsweise umfasst eine Widerstandslastschaltung zwei p-Kanal-MOSFETs Q_P1, Q_P2, die, wenn dieselben mit einer Lastkapazität C_L gekoppelt sind, eine R-C-Schaltung bilden, die die Ladebandbreite der positiven Ausgangstaktphase OUTCLKP bestimmt. Die Drains von Q_P1 und Q_P2 sind mit dem Ausgang OUTCLKP zusammen mit dem Gate von Q_P1 gekoppelt. Das Gate von Q_P2 ist durch das positive Interpolatorvorspannungssignal 102 getrieben, um die Widerstandslast zu steuern, die durch Q_P1 und Q_P2 gebildet ist, wobei so die Ladebandbreite der positiven Ausgangstaktphase OUTCLKP verändert wird. Gleichermaßen werden zwei MOSFETs Q_N1, Q_N2 verwendet, um die Ladebandbreite der negativen Ausgangstaktphase OUTCLKN einzustellen.
Angesichts der speziellen oben beschriebenen Beispiele können der Vorspannungsstrom und die Ausgangsladebandbreite des Phaseninterpolators 200 gemäß Veränderungen bei einer Frequenz eines lokalen Referenztakts eingestellt werden, wie es durch eine Vorspannungssteuerspannung gezeigt ist, wie beispielsweise die negative Vorspannungssteuerung 36 eines Verzögerungselements 32, das durch einen VCO eingesetzt wird. Somit liefern Ausführungsbeispiele der Erfindung, wie hierin beschrieben, eine automatische Einstellung der Betriebsbandbreite eines Phaseninterpolators durch ein Verfolgen von Veränderungen bei der Frequenz eines Referenztakts, wie beispielsweise des Referenztakts RCLK des in 1 gezeigten Phasengenerators 1.
Ausführungsbeispiele der Erfindung können auch die Form eines Verfahrens 300 zum Erzeugen einer ersten und einer zweiten Vorspannungsspannung annehmen, wie es in dem Blockdiagramm von 11 dargestellt ist. Ein erster Strom, der positiv auf eine erste Spannung bezogen ist, wird geliefert (Operation 302). Mit anderen Worten erhöht sich der erste Strom im Allgemeinen, wenn sich die erste Spannung erhöht, und umgekehrt. Eine erste Vorspannungsspannung, die negativ auf den ersten Strom bezogen ist, wird erzeugt (Operation 304). Genauer gesagt verringert sich die erste Vorspannungsspannung im Allgemeinen, wenn der Betrag des ersten Stroms fällt, und umgekehrt. Der erste Strom wird ferner gespiegelt, um einen zweiten Strom zu ergeben (Operation 306). Bei einem speziellen Beispiel ist der zweite Strom im Wesentlichen gleich dem ersten Strom. Bei anderen Ausführungsbeispielen kann der zweite Strom linear auf den ersten Strom bezogen sein. Eine zweite Vorspannungsspannung, die positiv auf den zweiten Strom bezogen ist, wird erzeugt (Operation 308). Zusätzlich kann dann ein Widerstandswert, der positiv auf die erste Vorspannungsspannung bezogen ist, geliefert werden (Operation 310). Ein derartiges Verfahren 300 kann durch einen Phaseninterpolator eingesetzt werden, um einen Vorspannungsstrom und eine Ladebandbreite zu steuern, wie es oben beschrieben ist.
Während mehrere Ausführungsbeispiele der Erfindung hierin erörtert wurden, sind andere Ausführungsbeispiele, die durch den Schutzbereich der Erfindung eingeschlossen sind, möglich. Während z. B. einige Ausführungsbeispiele der Erfindung, wie oben beschrieben, spezifisch in der Umgebung eines Phasengenerators eingesetzt sind, der eine PLL und einen Phaseninterpolator für eine Datentaktwiedergewinnung einsetzt, sind diese Ausführungsbeispiele zum Zweck eines Erläuterns von Ausführungsbeispielen der Erfindung innerhalb eines arbeitenden Systems vorgesehen. Somit können andere elektronische Schaltungen, die eine Vorspannungsspannungserzeugung basierend auf einem gegebenen Spannungssignal erfordern, von den verschiedenen Ausführungsbeispielen profitieren. Während ferner spezifische Komponenten, wie beispielsweise n-Kanal- und p-Kanal-MOSFETs bei den oben offenbarten Ausführungsbeispielen eingesetzt wurden, sind auch alternative Ausführungsbeispiele möglich, die andere Typen von Transistoren, wie beispielsweise bipolare Übergangstransistoren (BJTs = Bipolar Junction Transistors), oder andere Komponenten verwenden. Ferner können Aspekte eines Ausführungsbeispiels mit diesen alternativer Ausführungsbeispiele kombiniert werden, um weitere Implementierungen der vorliegenden Erfindung zu schaffen. Während somit die vorliegende Erfindung in dem Kontext spezifischer Ausführungsbeispiele beschrieben wurde, sind derartige Beschreibungen zu einer Darstellung und nicht einer Begrenzung vorgesehen. Folglich ist der ordnungsgemäße Schutzbereich der vorliegenden Erfindung lediglich durch die folgenden Ansprüche abgegrenzt.

Claims

Vorspannungsspannungserzeugungsschaltung (100), die folgende Merkmale aufweist: eine Spannung-Zu-Strom-Übersetzungsschaltung (Q₁), die konfiguriert ist, um einen ersten Strom (I₁) zu erzeugen, der positiv auf eine erste Spannung (36) bezogen ist; eine Stromspiegelschaltung (Q₂, Q₃), die konfiguriert ist, um eine erste Vorspannungsspannung (102) zu erzeugen, die negativ auf den ersten Strom (I₁) bezogen ist, und konfiguriert ist, um einen zweiten Strom (I₂) zu erzeugen, der positiv auf den ersten Strom (I₁) bezogen ist; und eine Strom-Zu-Spannung-Übersetzungsschaltung (Q₄), die konfiguriert ist, um eine zweite Vorspannungsspannung (104) zu erzeugen, die positiv auf den zweiten Strom (I₂) bezogen ist.
Vorspannungsspannungserzeugungsschaltung (100) gemäß Anspruch 1, die ferner eine Widerstandslastschaltung (Q_P1, Q_P2) aufweist, die konfiguriert ist, um einen Widerstand zu liefern, der mit einer Ausgabe (OUTCLKP) gekoppelt ist, wobei der Widerstand positiv auf die erste Vorspannungsspannung (102) bezogen ist.
Vorspannungsspannungserzeugungsschaltung (100) gemäß Anspruch 2, bei der die Ausgabe ein Ausgangstaktsignal eines Phaseninterpolators (200) ist.
Vorspannungsspannungserzeugungsschaltung (100) gemäß Anspruch 3, bei der die Stromspiegelschaltung (Q₂, Q₃) und die Strom-Zu-Spannung-Übersetzungsschaltung (Q₄) physisch näher an dem Phaseninterpolator (200) als die Spannung-Zu-Strom-Übersetzungsschaltung (Q₁) positioniert sind.
Vorspannungsspannungserzeugungsschaltung (100) gemäß einem der Ansprüche 1 bis 4, bei der ein Betrag des zweiten Stroms (I₂) im Wesentlichen gleich einem Betrag des ersten Stroms (I₁) ist.
Vorspannungsspannungserzeugungsschaltung (100) gemäß einem der Ansprüche 1 bis 5, bei der ein Betrag der zweiten Vorspannungsspannung (104) im Wesentlichen gleich einem Betrag der ersten Spannung (36) ist.
Vorspannungsspannungserzeugungsschaltung (100) gemäß einem der Ansprüche 1 bis 6, bei der die zweite Vorspannungsspannung (104) eine Stromgewichtungsschaltung eines Phaseninterpolators (200) steuert.
Vorspannungsspannungserzeugungsschaltung (100) gemäß einem der Ansprüche 1 bis 7, bei der die erste Spannung (36) ein Vorspannungssteuersignal eines spannungsgesteuerten Oszillators ist.
Vorspannungsspannungserzeugungsschaltung (100) gemäß einem der Ansprüche 1 bis 8, bei der die Spannung-Zu-Strom-Übersetzungsschaltung (Q₁) folgendes Merkmal aufweist: einen n-Kanal-Metalloxidhalbleiter-Feldeffekttransistor (MOSFET = Metal-Oxide-Semiconductor Field-Effect Transistor) (Q₁), der ein Gate, das mit der ersten Spannung (36) gekoppelt ist, ein Drain, das mit der Stromspiegelschaltung (Q₂, Q₃) gekoppelt ist, und eine Source aufweist, die mit einer Spannungsreferenz gekoppelt ist.
Vorspannungsspannungserzeugungsschaltung (100) gemäß einem der Ansprüche 1 bis 9, bei der die Stromspiegelschaltung (Q₂, Q₃) folgende Merkmale aufweist: einen ersten p-Kanal-MOSFET (Q₂), der ein Gate und ein Drain, die mit der Spannung-Zu-Strom-Übersetzungsschaltung (Q₁) gekoppelt sind, und eine Source aufweist, die mit einer Drain-Spannung (V_DD) gekoppelt ist; und einen zweiten p-Kanal-MOSFET (Q₃), der ein Gate, das mit dem Gate des ersten p-Kanal-MOSFET (Q₂) gekoppelt ist, und eine Source aufweist, die mit der Drain-Spannung (V_DD) gekoppelt ist; wobei das Drain des ersten p-Kanal-MOSFET (Q₂) die erste Vorspannungsspannung (102) erzeugt.
Vorspannungsspannungserzeugungsschaltung (100) gemäß einem der Ansprüche 1 bis 10, bei der die Strom-Zu-Spannung-Übersetzungsschaltung (Q₄) folgendes Merkmal aufweist: einen n-Kanal-MOSFET (Q₄), der ein Gate und ein Drain, die mit der Stromspiegelschaltung (Q₂, Q₃) gekoppelt sind, und eine Source aufweist, die mit einer Spannungsreferenz gekoppelt ist; wobei das Gate und das Drain die zweite Vorspannungsspannung (104) erzeugen.
Vorspannungsspannungserzeugungsschaltung (100) gemäß einem der Ansprüche 2 bis 11, bei der die Widerstandslastschaltung (Q_P1, Q_P2) folgende Merkmale aufweist: einen ersten p-Kanal-MOSFET (Q_P1), der ein Gate und ein Drain, die mit der Ausgabe (OUTCLKP) gekoppelt sind, und eine Source aufweist, die mit einer Drain-Spannung (V_DD) gekoppelt ist; und einen zweiten p-Kanal-MOSFET (Q_P2), der ein Gate, das durch die erste Vorspannungsspannung (102) getrieben ist, ein Drain, das mit dem Drain des ersten p-Kanal-MOSFET (Q_P1) gekoppelt ist, und eine Source aufweist, die mit der Drain-Spannung (V_DD) gekoppelt ist.
Phaseninterpolator (200), der die Vorspannungsspannungserzeugungsschaltung (100) gemäß einem der Ansprüche 1 bis 12 aufweist.
Phasengenerator, der den Phaseninterpolator (200) gemäß Anspruch 13 aufweist.
Verfahren (300) zum Erzeugen einer ersten und einer zweiten Vorspannungsspannung, das folgende Schritte aufweist: Liefern (302) eines ersten Stroms, der positiv auf eine erste Spannung bezogen ist; Erzeugen (304) der ersten Vorspannungsspannung, wobei die erste Vorspannungsspannung negativ auf den ersten Strom bezogen ist; Spiegeln (306) des ersten Stroms, um einen zweiten Strom zu ergeben; und Erzeugen (308) der zweiten Vorspannungsspannung, wobei die zweite Vorspannungsspannung positiv auf den zweiten Strom bezogen ist.
Verfahren (300) gemäß Anspruch 15, das ferner ein Liefern (310) eines Widerstands aufweist, der positiv auf die erste Vorspannungsspannung bezogen ist.
Verfahren (300) gemäß Anspruch 16, bei dem der Widerstand mit einem Ausgangstaktsignal eines Phaseninterpolators (200) gekoppelt ist.
Verfahren (300) gemäß einem der Ansprüche 15 bis 17, bei dem ein Betrag des zweiten Stroms im Wesentlichen gleich einem Betrag des ersten Stroms ist.
Verfahren (300) gemäß einem der Ansprüche 15 bis 18, bei dem ein Betrag der zweiten Vorspannungsspannung im Wesentlichen gleich einem Betrag der ersten Spannung ist.
Verfahren (300) gemäß einem der Ansprüche 15 bis 19, bei dem die erste Spannung ein Vorspannungssteuersignal eines spannungsgesteuerten Oszillators ist.
Phaseninterpolator (200), der das Verfahren (300) gemäß einem der Ansprüche 15 bis 20 einsetzt.
Phasengenerator, der den Phaseninterpolator (200) gemäß Anspruch 21 aufweist.
Vorspannungsspannungserzeugungsschaltung (100), die folgende Merkmale aufweist: eine Einrichtung (Q₁) zum Liefern eines ersten Stroms (I₁), der positiv auf eine erste Spannung (36) bezogen ist; eine Einrichtung (Q₂, Q₃) zum Erzeugen eines ersten Stroms (I₂), der positiv auf den ersten Strom (I₁) bezogen ist, wobei die Erzeugungseinrichtung (Q₂, Q₃) ferner eine erste Vorspannungsspannung (102) ergibt, die negativ auf den ersten Strom (I₁) bezogen ist; und eine Einrichtung (Q₄) zum Erzeugen einer zweiten Vorspannungsspannung (104), die positiv auf den zweiten Strom (I₂) bezogen ist.
Vorspannungsspannungserzeugungsschaltung (100) gemäß Anspruch 23, die ferner einen Widerstand aufweist, der positiv auf die erste Vorspannungsspannung (102) bezogen ist.
Vorspannungsspannungserzeugungsschaltung (100) gemäß Anspruch 24, bei der der Widerstand mit einem Ausgangstaktsignal eines Phaseninterpolators (200) gekoppelt ist.
Vorspannungsspannungserzeugungsschaltung (100) gemäß einem der Ansprüche 23 bis 25, bei der ein Betrag des zweiten Stroms (I₂) im Wesentlichen gleich einem Betrag des ersten Stroms (I₁) ist.
Vorspannungsspannungserzeugungsschaltung (100) gemäß einem der Ansprüche 23 bis 26, bei der ein Betrag der zweiten Vorspannungsspannung (104) im Wesentlichen gleich einem Betrag der ersten Spannung (36) ist.
Vorspannungsspannungserzeugungsschaltung (100) gemäß einem der Ansprüche 23 bis 27, bei der die erste Spannung (36) ein Vorspannungssteuersignal eines spannungsgesteuerten Oszillators ist.
Phaseninterpolator (200), der die Vorspannungsspannungserzeugungsschaltung (100) gemäß einem der Ansprüche 23 bis 28 aufweist.
Phasengenerator, der den Phaseninterpolator (200) gemäß Anspruch 29 aufweist.