KR100759783B1 - 차동 증폭기, 차동 증폭 방법 및 이를 이용한 위상 고정루프 및 지연 동기 루프 - Google Patents

차동 증폭기, 차동 증폭 방법 및 이를 이용한 위상 고정루프 및 지연 동기 루프 Download PDF

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Abstract

차동 증폭기는 입력단, 바이어스부 및 부하부를 포함한다. 입력단은 홀수개의 위상 신호들 중 제1 위상 신호와, 상기 홀수개의 위상 신호들 중 적어도 두 개의 위상 신호들의 위상의 합의 평균값이 상기 제1 위상 신호와 실질적으로 180도 차이를 가지는 상기 적어도 두 개의 위상신호들을 입력받는다. 바이어스부는 상기 입력단과 제1 전원 전압 사이에 연결된다. 부하부는 상기 입력단과 제2 전원 전압 사이에 연결되어 상기 제1 위상 신호와 상기 적어도 두 개의 위상 신호들을 차동 증폭한 차동 출력 신호를 출력한다. 위상 고정 루프(PLL) 또는 지연 동기 루프(DLL)에 사용될 경우 듀티 사이클 보정(DCC) 회로의 출력 신호의 듀티비 왜곡을 줄일 수 있다.

Description

차동 증폭기, 차동 증폭 방법 및 이를 이용한 위상 고정 루프 및 지연 동기 루프{DIFFERENTIAL AMPLIFIER, DIFFERENTIAL AMPLIFYING METHOD, PHASE LOCKED LOOP AND DELAY LOCKED LOOP USING THE SAME}
도 1은 홀수개의 위상 신호들을 출력하는 종래의 전압 제어 발진기(VCO)를 나타낸 블록도이다.
도 2는 본 발명의 일실시예에 따른 위상고정루프(PLL; Phase Locked Loop)를 나타낸 블록도이다.
도 3은 본 발명의 일실시예에 따른 전압 제어 발진기가 다섯 개의 위상 신호들을 출력하는 경우를 설명하는 블록도이다.
도 4는 본 발명의 일실시예에 따른 전압 제어 발진기에서 출력되는 다섯 개의 위상 신호들의 위상을 나타낸 개념도이다.
도 5는 본 발명의 다른 실시예에 따른 전압 제어 발진기가 세 개의 위상 신호들을 출력하는 경우를 설명하는 블록도이다.
도 6은 본 발명의 다른 실시예에 따른 전압 제어 발진기에서 출력되는 세 개의 위상 신호들의 위상을 나타낸 개념도이다.
도 7은 본 발명의 일실시예에 따른 CMOS 증폭기를 나타낸 회로도이다.
도 8 내지 도 11은 본 발명의 다른 실시예들에 따른 CMOS 차동 증폭기를 나 타낸 회로도이다.
도 12a는 도1의 CMOS 차동 증폭기의 입력단에 입력되는 180도의 위상차를 가지지 못한 두 개의 입력 신호를 나타내는 파형도이다.
도 12b는 도 12a의 입력 신호가 도 1의 CMOS 증폭기로 입력된 경우의 CMOS 증폭기의 출력 신호의 파형도이다.
도 12c는 도 12a의 입력 신호가 도 1의 CMOS 증폭기로 입력된 경우의 DCC 회로의 출력 신호의 듀티비를 나타낸 그래프이다.
도 13a는 본 발명의 실시예들 따른 CMOS 차동 증폭기로 입력되는 제1 내지 제3 위상 신호들을 나타내는 파형도이다.
도 13b는 도 13a의 제1 내지 제3 위상 신호들을 본 발명의 실시예들에 따른 CMOS 차동 증폭기의 입력단으로 통과시킨 경우 얻어진 180도의 위상차를 가지는 위상 신호들을 나타내는 파형도이다.
도 13c는 도 13a의 제1 내지 제3 위상 신호들이 본 발명의 실시예들에 따른 CMOS 차동 증폭기로 입력된 경우의 본 발명의 실시예들에 따른 CMOS 차동 증폭기의 출력 신호의 파형도이다.
도 13d는 도 13a의 제1 내지 제3 위상 신호가 본 발명의 실시예들에 따른 CMOS 차동 증폭기로 입력된 경우의 DCC 회로(260)의 출력 신호의 듀티비를 나타낸 그래프이다.
도 14a는 도 3의 본 발명의 일실시예에 따른 CMOS 차동 증폭기로 입력되는 제1 내지 제3 위상 신호들을 시뮬레이션한 파형도이다.
도 14b는 도 14a의 제1 내지 제3 위상 신호들이 본 발명의 실시예들에 따른 CMOS 차동 증폭기로 입력된 경우의 CMOS 차동 증폭기의 출력 신호의 시뮬레이션 파형도이다.
도 15는 본 발명의 일실시예에 따른 지연동기루프(DLL)를 나타낸 블록도이다.
<도면의 주요 부분에 대한 부호의 설명>
250 : 차동 증폭기 260 : 듀티 사이클 보정 회로(DCC)
710, 810, 910, 1110 : 차동 증폭기 입력단
본 발명은 위상 고정 루프(Phase Locked Loop) 및 지연 동기 루프(Delay Locked Loop)에 사용되는 차동 증폭기에 관한 것이다.
위상고정루프(PLL; Phase Locked Loop; 이하 PLL이라 함)는 전압 제어 발진기(VCO; Voltage Controlled Oscillator)의 출력인 소신호(small signal)를 CMOS(Complementary Metal Oxide Silicon) 회로에서 사용하는 레벨의 신호로 변환하기 위하여 CMOS 차동 증폭기를 사용한다. CMOS 차동 증폭기는 180도의 위상차를 가지는 차동 입력 신호(differential input signal)를 입력받는다.
전압 제어 발진기(VCO)에서 출력되는 복수의 위상 신호들 중 두 개의 위상 신호가 CMOS 차동 증폭기로 입력되어 증폭된 후, 듀티 사이클 보정 회로(Duty Cycle Correction Circuit; 이하 DCC 회로라 함)에서 CMOS 차동 증폭기의 출력 신호의 듀티비를 보정한다. DCC 회로는 PLL 또는 지연동기루프(DLL; Delay Locked Loop; 이하 DLL이라 함)와 함께 사용되어 PLL 또는 DLL의 출력 신호의 듀티비를 50:50으로 유지시킨다.
상기 CMOS 차동 증폭기의 출력 신호에 대응되는 DCC의 출력 신호의 듀티가 왜곡되지 않기 위해서는 DCC로 입력되는 CMOS 차동 증폭기의 출력 신호가 50%에 가까운 듀티비를 가지는 것이 바람직하다. 따라서, CMOS 차동 증폭기로 입력되는 신호들도 서로 180도의 위상차를 가지는 차동 신호인 것이 바람직하다.
전압 제어 발진기(VCO)에서 짝수 개의 위상 신호가 출력되는 경우 짝수 개의 위상 신호들(예를 들어, 0도, 90도, 180도 및 270도 위상 신호들) 중 서로 180도 위상차가 나는 두 개의 위상 신호(예를 들어, 90도 및 270도 위상 신호들)를 차동 신호로서 CMOS 차동 증폭기로 입력시킬 수 있다.
도 1은 홀수개의 위상 신호들을 출력하는 종래의 전압 제어 발진기(VCO)를 나타낸 블록도이다.
도 1을 참조하면, 전압 제어 발진기(VCO)의 각 CMOS 인버터 증폭기(10)의 출력단에서 홀 수 개의 위상 신호, 즉 0도 위상 신호(a), 72도 위상 신호(b), 144도 위상 신호(c), 216도 위상 신호(d) 및 288도 위상 신호(e)가 출력된다.
각각의 CMOS 차동 증폭기(20)로 입력되는 두 개의 위상 신호들의 위상차는 180도가 아니며, CMOS 차동 증폭기(20)로는 서로 180도의 위상차를 가지는 차동 신호가 입력되지 않는다. 그 결과, CMOS 차동 증폭기(20)의 출력 신호를 DCC 회로 (30)를 통과시켜 듀티비 보정을 하더라도 CMOS 차동 증폭기(20)의 출력 신호에 대응되는 DCC(30) 출력 신호의 듀티비가 왜곡되는 문제점이 있다.
한편, 전압 제어 발진기(VCO)로부터 출력되는 홀 수 개의 위상 신호들을 이용하여 서로 180도의 위상차를 가지는 차동 신호를 입력시키기 위하여 별도의 위상 인터폴레이션 회로를 추가하는 경우에는 상기 추가되는 인터폴레이션 회로로 인하여 전력 소모가 증가되고, 전압 제어 발진기(VCO)의 부하가 증가되는 문제점이 있다.
따라서, 본 발명의 제1 목적은 PLL 또는 DLL에 사용될 경우 DCC 출력 신호의 듀티비 왜곡을 줄일 수 있는 차동 증폭기를 제공하는 것이다.
또한, 본 발명의 제2 목적은 상기 차동 증폭기를 가지는 위상 고정 루프를 제공하는 것이다.
또한, 본 발명의 제3 목적은 상기 차동 증폭기를 가지는 지연 동기 루프를 제공하는 것이다.
또한, 본 발명의 제4 목적은 PLL 또는 DLL에 사용될 경우 DCC 출력 신호의 듀티비 왜곡을 줄일 수 있는 차동 증폭 방법을 제공하는 것이다.
상술한 본 발명의 제1 목적을 달성하기 위한 본 발명의 일측면에 따른 차동 증폭기는 360도를 홀수개로 나눈 값만큼의 위상차를 가지는 홀수개의 위상 신호들 중 제1 위상 신호와, 상기 홀수개의 위상 신호들 중 위상의 평균값이 상기 제1 위상 신호와 180도 차이를 가지는 제1 위상 신호 이외의 적어도 두 개의 위상신호들을 입력받는 차동 입력단; 상기 차동 입력단과 제1 전원 전압 사이에 연결된 바이어스부; 및 상기 차동 입력단과 제2 전원 전압 사이에 연결된 부하부를 포함하며, 상기 제1 위상 신호와 상기 적어도 두 개의 위상 신호들을 차동 증폭한 차동 출력 신호를 출력한다. 상기 홀수개의 위상 신호들은 상기 위상고정루프의 전압 제어 발진기(Voltage Controlled Oscillator)의 출력 신호가 될 수 있다. 상기 홀수개의 위상 신호들은 상기 지연동기고정루프의 전압제어 지연라인(Voltage Controlled Delay Line)의 출력 신호가 될 수 있다.
또한, 본 발명의 제2 목적을 달성하기 위한 본 발명의 일측면에 따른 위상 고정 루프(Phase Locked Loop)는 입력 신호와 피드백 신호의 위상을 비교하여 상기 입력 신호와 상기 피드백 신호간의 위상차에 기초하여 위상차 정보 신호를 생성하는 위상주파수 검출기; 상기 위상차 정보 신호에 기초하여 상기 위상차에 상응하는 전류 신호를 생성하는 차지 펌프; 상기 전류 신호를 입력받아 상기 위상차에 상응하는 제어 전압 신호를 생성하는 루프 필터; 상기 제어 전압 신호의 전압 레벨에 대응하여 가변되는 주파수를 가진 복수개의 위상 신호를 발생하는 전압 제어 발진기; 상기 복수개의 위상 신호들 중 제1 위상 신호와, 상기 복수개의 위상 신호들 중 적어도 두 개의 위상 신호들의 위상의 합의 평균값이 상기 제1 위상 신호와 180도 차이를 가지는 적어도 두 개의 위상신호들에 기초하여 상기 제1 위상 신호와 상기 적어도 두 개의 위상 신호들을 차동 증폭하는 차동 증폭기; 상기 차동 증폭기의 차동 증폭된 출력 신호의 듀티비를 보상하는 듀티 사이클 보정(Duty Cycle Correction) 회로; 및 상기 듀티 사이클 보정 회로의 출력 신호를 소정 분주비로 분주하여 상기 피드백 신호를 생성하는 주파수 분주기를 포함한다. 상기 적어도 두 개의 위상신호들은 제2 및 제3 위상 신호를 포함하고, 상기 차동 증폭기는 상기 제1, 제2 및 제3 위상 신호를 각 게이트를 통하여 입력받는 제1, 제2 및 제3 트랜지스터를 포함하는 입력단을 포함할 수 있다. 상기 제2 및 제3 위상 신호의 위상은 360도를 상기 홀 수 개로 나누었을 때 상기 제1 위상 신호의 위상에 180도 더한 위상의 가장 인접한 두 개의 위상에 대응할 수 있다.
또한, 본 발명의 제3 목적을 달성하기 위한 본 발명의 일측면에 따른 지연동기루프(Delay Locked Loop)는 입력 신호와 피드백 신호의 위상을 비교하여 상기 입력 신호와 상기 피드백 신호간의 위상차에 기초하여 위상차 정보 신호를 생성하는 위상주파수 검출기; 상기 위상차 정보 신호에 기초하여 상기 위상차에 상응하는 전류 신호를 생성하는 차지 펌프; 상기 전류 신호를 입력받아 상기 위상차에 상응하는 제어 전압 신호를 생성하는 루프 필터; 상기 입력 신호를 상기 제어 전압 신호에 기초하여 소정 시간만큼 지연시켜 복수개의 지연 신호들을 생성하는 전압제어 지연라인(VCDL; Voltage Controlled Delay Line); 상기 복수개의 지연 신호들 중 제1 위상 신호와, 상기 복수개의 지연 신호들 중 적어도 두 개의 위상 신호들의 위상의 합의 평균값이 상기 제1 위상 신호와 180도 차이를 가지는 적어도 두 개의 위상신호들에 기초하여 상기 제1 위상 신호와 상기 적어도 두 개의 위상 신호들을 차동 증폭하는 차동 증폭기; 상기 차동 증폭기의 차동 증폭된 출력 신호의 듀티비를 보상하는 듀티 사이클 보정(Duty Cycle Correction) 회로; 및 상기 듀티 사이클 보정 회로의 출력 신호를 지연시켜 상기 피드백 신호를 생성하는 지연기를 포함한다.
또한, 본 발명의 제4 목적을 달성하기 위한 본 발명의 일측면에 따른 차동 증폭 방법은 360도를 홀수개로 나눈 값만큼의 위상차를 가지는 홀수개의 위상 신호들 중 제1 위상 신호와, 상기 홀수개의 위상 신호들 중 위상의 평균값이 상기 제1 위상 신호와 180도 차이를 가지는 제1 위상 신호 이외의 적어도 두 개의 위상신호들을 입력받는 단계; 상기 제1 위상 신호와 상기 적어도 두 개의 위상 신호들을 차동 증폭한 차동 출력 신호를 출력하는 단계; 및 상기 차동 증폭한 차동 출력 신호의 듀티비를 보상하는 단계를 포함한다.
본 발명의 차동 증폭기는 홀수개의 서로 다른 위상을 가지는 위상 신호를 출력하는 위상고정루프(PLL; Phase Locked Loop) 및 지연동기루프(DLL; Delay Locked Loop)에 적용할 수 있다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나 의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일 치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 이하, 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 2는 본 발명의 일실시예에 따른 위상고정루프(PLL; Phase Locked Loop)를 나타낸 블록도이다.
도 2를 참조하면, PLL은 위상주파수 검출기(PFD; Phase Frequency Detector; 210), 차지 펌프(charge pump; 220), 루프 필터(loop filter; 230), 전압 제어 발진기(VCO; Voltage Controlled Oscillator; 240) 및 주파수 분주기(270)를 포함한다.
위상주파수 검출기(210)는 입력 신호(201)와 피드백 신호(271)의 위상을 비교하여 입력 신호(201)와 피드백 신호(271)간의 위상차 정보를 가진 위상차 정보 신호(211)를 생성한다. 위상차 정보 신호(211)는 UP 신호와 DN 신호가 될 수 있다.
차지 펌프(220)는 위상차 정보 신호(211)에 기초하여 상기 위상차에 상응하는 전류 신호(221)를 발생한다. 루프필터(230)는 전류 신호(221)를 입력받아 위상차에 따른 제어 전압 신호(231)를 생성한다.
전압 제어 발진기(240)에서는 제어 전압 신호(231)의 전압 레벨에 대응하여 가변되는 주파수를 가진 발진 신호(241)를 발생한다. 상기 발진 신호(241)는 복수의 서로 다른 위상을 가진 복수의 신호가 될 수 있다. 제어 전압 발진기(240)는 예 를 들어 오실레이터, 링 오실레이터, L-C 탱크 회로 등으로 구현될 수 있다. 링 오실레이터는 궤환 루프를 가진 복수의 인버터 지연셀(예를 들어 CMOS 인버터 증폭기)들로 구성되며, 전단의 인버터 지연셀의 출력이 다음단의 인버터 지연셀의 입력이 되도록 구성되어 전체적으로 링 구조를 갖는다. 상기 링 오실레이터에는 링 오실레이터의 출력을 반전시키는 인 버터가 더 포함될 수 있다.
PLL은 차동 증폭기(250) 및 듀티 사이클 보정 회로(DCC; Duty Cycle Correction Circuit; 260)를 더 포함할 수 있다.
차동 증폭기(250)는 예를 들어 CMOS 차동 증폭기가 될 수 있다. 차동 증폭기(250)는 제어 전압 발진기(240)의 출력 신호(241)의 스윙을 폭을 증가시켜 CMOS 회로에서 사용하는 레벨의 신호로 변환한다. DCC 회로(260)에서는 차동 증폭기(250)의 출력 신호의 듀티비를 50:50으로 유지시킨다.
주파수 분주기(270)는 DCC 회로(260)의 출력 신호(261)를 입력받아 소정 분주비로 분주하여 피드백 신호(271)를 위상 주파수 검출기(210)에 제공한다.
본 발명은 전압 제어 발진기가 세 개, 다섯 개, 일곱 개 등의 홀수개의 서로 다른 위상을 가진 위상 신호를 출력하는 경우에 적용할 수 있다.
도 3은 본 발명의 일실시예에 따른 전압 제어 발진기가 다섯 개의 위상 신호들을 출력하는 경우를 설명하는 블록도이다. 도 4는 본 발명의 일실시예에 따른 전압 제어 발진기에서 출력되는 다섯 개의 위상 신호들의 위상을 나타낸 개념도이다.
도 3을 참조하면, 전압 제어 발진기(240)는 다섯 개의 위상 신호들(a, b, c, d, e)을 대응되는 차동 증폭기(250)로 출력한다. 예를 들어, 위상 신호 a는 0도, b 는 72도, c는 144도, d는 216도 및 e는 288도의 위상을 가질 수 있다.
각 차동 증폭기(250)는 제1 내지 제3 위상 신호를 입력받아 증폭한 후 증폭된 출력 신호(251)를 DCC 회로(260)로 제공한다. DCC 회로(260)의 출력인 듀티 보상된 신호(261)는 차동 증폭기(250)로 제공된다.
제2 위상 신호 및 제3 위상 신호는 도 4에 도시된 바와 같이 두 개의 위상 신호들의 위상의 합의 평균이 제1 위상 신호와 180도의 위상차를 가지도록 선택된다. 예를 들어, 차동 증폭기(250)로 입력되는 제1 위상 신호가 a(0 도)인 경우, 제2 위상 신호와 제3 위상 신호는 각각 c(144도) 및 d(216도)가 될 수 있다. 또한, 차동 증폭기(250)로 입력되는 제1 위상 신호가 b(72 도)인 경우, 제2 위상 신호와 제3 위상 신호는 각각 d(216도) 및 e(288도)가 될 수 있다.
차동 증폭기(250)의 구체적 예는 이하 후술한다.
도 5 내지 도 6은 전압 제어 발진기가 세 개의 위상 신호들을 출력하는 경우를 나타낸다.
도 5를 참조하면, 전압 제어 발진기(240)는 세 개의 위상 신호들(a', b', c')을 대응되는 차동 증폭기(250)로 출력한다. 예를 들어, 위상 신호 a'는 0도, b'는 120도, c'는 240도의 위상을 가질 수 있다.
각 차동 증폭기(250)는 제1 내지 제3 위상 신호를 입력받아 증폭한 후 증폭된 출력 신호(251)를 DCC 회로(260)로 제공한다. DCC 회로(260)의 출력인 듀티 보상된 신호(261)는 차동 증폭기(250)로 제공된다.
제2 위상 신호 및 제3 위상 신호는 도 6에 도시된 바와 같이 두 개의 위상 신호들의 위상의 합의 평균이 제1 위상 신호와 180도의 위상차를 가지도록 선택된다. 예를 들어, 차동 증폭기(250)로 입력되는 제1 위상 신호가 a'(0 도)인 경우, 제2 위상 신호와 제3 위상 신호는 각각 b'(120 도) 및 c'(240 도)가 될 수 있다. 또한, 차동 증폭기(250)로 입력되는 제1 위상 신호가 b'(120 도)인 경우, 제2 위상 신호와 제3 위상 신호는 각각 c'(240 도) 및 a'(0 도)가 될 수 있다.
도 7은 본 발명의 일실시예에 따른 차동 증폭기를 나타낸 회로도이다. 도 7은 차동 증폭기가 CMOS 차동 증폭기인 예를 나타낸 것이다.
도 7을 참조하면, CMOS 차동 증폭기는 PMOS 트랜지스터 PM2, PM3, PM4, PM1, PM5로 이루어진 입력단(710), PMOS 트랜지스터(B11)로 이루어진 PMOS 바이어스부(720) 및 NMOS 트랜지스터들(L11, L12)로 이루어진 NMOS 부하부(730)를 포함한다. PMOS 바이어스부(720)는 입력단(710)과 제1 전원 전압(VDD) 사이에 연결된다. NMOS 부하부(730)는 입력단(710)과 제2 전원 전압(VSS) 사이에 연결된다.
CMOS 차동 증폭기는 제1 위상 신호(clki), 제2 위상 신호(clkib) 및 제3 위상 신호(clkibr), DCC 회로(260)의 제1 출력 신호(dcc) 및 DCC 회로(260)의 제2 출력 신호(dccb)를 각각 PMOS 트랜지스터 PM2, PM3, PM4, PM1, PM5의 게이트를 통하여 입력받아 차동 증폭된 차동 증폭 신호(out, outb)를 출력한다. DCC 회로(260)의 제1 출력 신호(dcc) 및 제2 출력 신호(dccb)는 DCC 회로(260)의 차동 출력이다.
여기서, 제2 위상 신호(clkib) 및 제3 위상 신호(clkibr)의 평균 위상은 제1 위상 신호(clki)의 위상에 대하여 180도의 위상차를 가진다. 두 개의 위상 신호들의 위상의 합의 평균이 제1 위상 신호와 180도의 위상차를 가지는 제2 위상 신호 (clkib) 및 제3 위상 신호(clkibr)가 각각 CMOS 차동 증폭기의 입력단(710)의 PMOS 트랜지스터 PM3 및 PM4로 직접 입력되어 위상 인터폴레이션(phase interpolation)이 이루어진다. 즉, PMOS 트랜지스터 PM3 및 PM4로 각각 입력된 제2 위상 신호(clkib) 및 제3 위상 신호(clkibr)의 위상의 합의 평균은 PMOS 트랜지스터 PM2로 입력된 제1 위상 신호(clki)의 위상과 실질적으로 180도의 위상차를 가진다.
그 결과, CMOS 차동 증폭기는 실질적으로 180도의 위상차를 가지는 두 개의 위상 신호를 입력받은 경우와 같이 50:50에 가까운 듀티비를 가지는 출력 신호(out, outb)를 생성할 수 있다. 따라서, 50:50에 가까운 듀티비를 가지는 CMOS 차동 증폭기의 출력 신호를 DCC(260)를 통과시켜 듀티비 보정을 할 경우 DCC(260) 출력 신호의 듀티비가 실질적으로 50:50이 되도록 할 수 있다.
즉, CMOS 차동 증폭기는 실질적으로 180도의 위상차를 가지는 두 개의 위상 신호를 이용하여 차동 증폭 동작을 수행하는 경우처럼 CMOS 차동 증폭기(250)의 출력 신호에 대응되는 DCC 회로(260)의 출력 신호의 듀티비 왜곡을 방지할 수 있다.
도 8 내지 도 11은 본 발명의 다른 실시예들에 따른 CMOS 차동 증폭기를 나타낸 회로도이다.
도 8의 CMOS 차동 증폭기는 NMOS 트랜지스터 NM1, NM2, NM3, NM4, NM5로 이루어진 입력단(810), PMOS 트랜지스터들(L21, L22)로 이루어진 PMOS 부하부(830)를 포함한다.
도 8의 CMOS 차동 증폭기는 제1 위상 신호(clki), 제2 위상 신호(clkib) 및 제3 위상 신호(clkibr), DCC 회로(260)의 제1 출력 신호(dcc) 및 DCC 회로(260)의 제2 출력 신호(dccb)를 각각 NMOS 트랜지스터 NM1, NM2, NM3, NM4, NM5의 게이트를 통하여 입력받아 차동 증폭된 차동 증폭 신호(out, outb)를 출력한다.
도 9의 CMOS 차동 증폭기는 도 7의 CMOS 차동 증폭기와 입력단(710) 및 NMOS 부하부(730)의 구성은 동일하지만, PMOS 바이어스부를 포함하지 않는다는 점에 차이가 있다.
도 10의 CMOS 차동 증폭기는 도 8의 CMOS 차동 증폭기와 입력단(810) 및 PMOS 부하부(830)의 구성은 동일하지만, NMOS 바이어스부(1020)를 더 포함한다는 점에 차이가 있다. NMOS 바이어스부(1020)는 NMOS 트랜지스터(B41)로 이루어질 수 있다.
도 11의 CMOS 차동 증폭기는 PMOS 트랜지스터 PM21, PM22, PM3, PM4, PM1, PM5로 이루어진 입력단(1110), PMOS 트랜지스터(B51)로 이루어진 PMOS 바이어스부(1120) 및 NMOS 트랜지스터들(L51, L52)로 이루어진 NMOS 부하부(1130)를 포함한다.
도 11의 CMOS 차동 증폭기는 도 7의 CMOS 차동 증폭기와 입력단(1110)에서 제1 위상 신호(clki)를 입력받기 위한 PMOS 트랜지스터 PM22가 하나 더 추가된다는 점에 차이가 있다. 즉, 도 11의 CMOS 차동 증폭기는 제1 위상 신호를 2개의 PMOS 트랜지스터 PM21 및 PM22를 통해 입력받고, 제2 및 제3 위상 신호를 각각 PMOS 트랜지스터 PM3 및 PM4를 통하여 입력받는다. 여기서, PMOS 트랜지스터 PM1, PM21, PM22, PM3, PM4, PM5의 트랜지스터 사이즈는 2:1:1:1:1:2가 될 수 있다.
따라서, 도 11의 CMOS 차동 증폭기는 트랜지스터 사이즈 매칭(matching) 및 전류 매칭(current matching)을 위하여 입력단(1110)에서 6개의 입력을 대칭적으로 받도록 구성한다. 도면에는 도시하지 않았지만, 도 11의 CMOS 차동 증폭기에서 입력단(1110)을 NMOS 트랜지스터로 변형할 수 있으며, 전술한 실시예들에서와 같이 바이어스부(1120)를 NMOS 트랜지스터를 이용하여 구현할 수도 있고 부하부(1130)를 PMOS 트랜지스터를 이용하여 구현할 수도 있음은 물론이다.
도 12a는 도1의 CMOS 차동 증폭기의 입력단에 입력되는 180도의 위상차를 가지지 못한 두 개의 입력 신호를 나타내는 파형도이다. 도 12b는 도 12a의 입력 신호가 도 1의 차동 증폭기로 입력된 경우의 차동 증폭기의 출력 신호의 파형도이고, 도 12c는 도 12a의 입력 신호가 도 1의 차동 증폭기로 입력된 경우의 DCC 회로의 출력 신호의 듀티비를 나타낸 그래프이다. 도 12c에 나타난 바와 같이 DCC 회로(30)를 통하여 듀티비가 보정된 경우에도 DCC 회로(30)의 출력 신호의 듀티비 T11:T12는 50:50이 확보되지 못함을 알 수 있다.
도 13a는 본 발명의 실시예들 따른 CMOS 차동 증폭기로 입력되는 제1 내지 제3 위상 신호들을 나타내는 파형도이다. 도 13b는 도 13a의 제1 내지 제3 위상 신호들을 본 발명의 실시예들에 따른 CMOS 차동 증폭기의 입력단으로 통과시킨 경우 얻어진 180도의 위상차를 가지는 위상 신호들을 나타내는 파형도이다. 도 13c는 도 13a의 제1 내지 제3 위상 신호들이 본 발명의 실시예들에 따른 CMOS 차동 증폭기로 입력된 경우의 본 발명의 실시예들에 따른 CMOS 차동 증폭기의 출력 신호의 파형도이다. 도 13d는 도 13a의 제1 내지 제3 위상 신호가 본 발명의 실시예들에 따른 CMOS 차동 증폭기로 입력된 경우의 DCC 회로(260)의 출력 신호의 듀티비를 나타낸 그래프이다. 도 13d에 나타난 바와 같이 DCC 회로(260)를 통하여 듀티비가 보정된 경우 DCC 회로(260)의 출력 신호의 듀티비 T21:T22는 50:50이 확보될 수 있음을 알 수 있다.
도 14a는 도 3의 본 발명의 일실시예에 따른 CMOS 차동 증폭기로 입력되는 제1 위상 신호(a), 제2 위상 신호(d) 및 제3 위상 신호(b)를 시뮬레이션한 파형도이다.
도 14b는 도 14a의 제1 내지 제3 위상 신호들이 본 발명의 실시예들에 따른 CMOS 차동 증폭기로 입력된 경우의 CMOS 차동 증폭기의 출력 신호의 시뮬레이션 파형도이다. 도 14d에 나타난 바와 같이 본 발명의 실시예들에 따른 CMOS 차동 증폭기의 출력은 실질적으로 50:50의 듀티비를 가짐을 알 수 있다. 그 결과, DCC 회로(260)의 출력 신호의 듀티비가 50:50이 확보될 수 있다.
도 15는 본 발명의 일실시예에 따른 지연동기루프(DLL; Delay Locked Loop; 이하 DLL이라 함)를 나타낸 블록도이다.
도 15를 참조하면, DLL은 위상주파수 검출기(PFD; 210), 차지 펌프(220), 루프 필터(230), 전압제어 지연라인(VCDL; Voltage Controlled Delay Line; 이하 VCDL이라 칭함; 1540) 및 지연기(1570)를 포함한다.
위상주파수 검출기(110)는 입력 신호(201)와 피드백 신호(1571)의 위상을 비교하여 입력 신호(201)와 피드백 신호(1571)간의 위상차 정보를 가진 위상차 정보 신호(211)를 생성한다. 위상차 정보 신호(211)는 UP 신호와 DN 신호가 될 수 있다.
차지 펌프(220)는 위상차 정보 신호(211)에 기초하여 상기 위상차에 상응하 는 전류 신호(221)를 발생한다. 루프필터(230)는 전류 신호(221)를 입력받아 위상차에 따른 제어 전압 신호(231)를 생성한다.
VCDL(1540)은 입력 신호(201)를 제어 전압 신호(231)에 기초하여 소정 시간만큼 지연시켜 복수의 지연 신호들(1541)을 발생시킨다. 복수의 지연 신호들(1541)은 예를 들어 세 개, 다섯 개, 일곱 개 등의 홀수개의 서로 다른 위상을 가진 지연 신호들이다.
PLL은 차동 증폭기(250) 및 듀티 사이클 보정 회로(DCC; Duty Cycle Correction Circuit; 260)를 더 포함할 수 있다.
차동 증폭기(250)는 예를 들어 CMOS 차동 증폭기로 구성될 수 있다. 차동 증폭기(250)는 VCDL(1540)의 복수의 지연 신호들(1541) 중 제1 내지 제3 위상 신호를입력받아 차동 증폭하여 CMOS 회로에서 사용하는 레벨의 신호로 변환한다. 제2 위상 신호 및 제3 위상 신호는 도 4 또는 도 6에 도시된 바와 같이 두 개의 위상 신호들의 위상의 합의 평균이 제1 위상 신호와 180도의 위상차를 가지도록 선택된다.
도 15의 차동 증폭기(250)는 도 3 내지 도 11에서 설명한 복수의 실시예에 따른 차동 증폭기와 동일한 구성을 갖는다.
DCC 회로(260)에서는 차동 증폭기(250)의 출력 신호의 듀티비를 보정하여 차동 증폭기(250)의 출력 신호의 듀티비를 50:50으로 유지시킨다.
지연기1570)는 DCC 회로(260)의 출력 신호(261)를 입력받아 소정 시간만큼 지연시켜 피드백 신호(1571)를 위상 주파수 검출기(210)에 제공한다.
상기와 같은 차동 증폭기, 차동 증폭 방법 및 이를 이용한 위상 고정 루프 및 지연 동기 루프에 따르면, 상기 차동 증폭기의 입력단에는 위상 고정 루프의 전압 제어 발진기(또는 지연 동기 루프의 VCDL)의 홀수개의 위상 신호들 중 제1 내지 제3 위상 신호들이 입력된다. 제2 위상 신호 및 제3 위상 신호는 두 개의 위상 신호들의 위상의 합의 평균이 제1 위상 신호와 180도의 위상차를 가지도록 선택된다.
그 결과, 차동 증폭기는 실질적으로 180도의 위상차를 가지는 두 개의 위상 신호를 입력받은 경우와 같이 50:50에 가까운 듀티비를 가지는 출력 신호를 생성할 수 있다. 따라서, 50:50에 가까운 듀티비를 가지는 차동 증폭기의 출력 신호를 DCC 회로를 통과시켜 듀티비 보정을 할 경우 DCC 출력 신호의 듀티비가 실질적으로 50:50이 되도록 하여 DCC 회로의 출력 신호의 듀티비 왜곡을 방지할 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (20)

  1. 360도를 홀수개로 나눈 값만큼의 위상차를 가지는 홀수개의 위상 신호들 중 제1 위상 신호와, 상기 홀수개의 위상 신호들 중 위상의 평균값이 상기 제1 위상 신호와 180도 차이를 가지는 제1 위상 신호 이외의 적어도 두 개의 위상신호들을 입력받는 차동 입력단;
    상기 차동 입력단과 제1 전원 전압 사이에 연결된 바이어스부; 및
    상기 차동 입력단과 제2 전원 전압 사이에 연결된 부하부를 포함하며,
    상기 제1 위상 신호와 상기 적어도 두 개의 위상 신호들을 차동 증폭한 차동 출력 신호를 출력하는 것을 특징으로 하는 차동 증폭기.
  2. 제1항에 있어서, 상기 차동 증폭기는 CMOS 차동 증폭기인 것을 특징으로 하는 차동 증폭기.
  3. 제2항에 있어서, 상기 CMOS 차동 증폭기는 위상고정루프(Phase Locked Loop)에 사용되는 것을 특징으로 하는 차동 증폭기.
  4. 제3항에 있어서, 상기 홀수개의 위상 신호들은 상기 위상고정루프의 전압 제어 발진기(Voltage Controlled Oscillator)의 출력 신호인 것을 특징으로 하는 차동 증폭기.
  5. 제2항에 있어서, 상기 CMOS 차동 증폭기는 지연동기루프(Delay Locked Loop)에 사용되는 것을 특징으로 하는 차동 증폭기.
  6. 제5항에 있어서, 상기 홀수개의 위상 신호들은 상기 지연동기고정루프의 전압제어 지연라인(Voltage Controlled Delay Line)의 출력 신호인 것을 특징으로 하는 차동 증폭기.
  7. 제1항에 있어서, 상기 적어도 두 개의 위상신호들은 제2 및 제3 위상 신호를 포함하고, 상기 차동 입력단은
    상기 제1 위상 신호를 게이트를 통하여 입력받고 드레인이 제1 노드와 연결되며, 소스가 제3 노드와 연결된 제1 트랜지스터;
    상기 제2 위상 신호를 게이트를 통하여 입력받고 드레인인 제2 노드와 연결되며, 소스가 상기 제3 노드와 연결된 제2 트랜지스터; 및
    상기 제3 위상 신호를 게이트를 통하여 입력받고 드레인이 상기 제2 노드와 연결되며, 소스가 상기 제3 노드와 연결된 제3 트랜지스터를 포함하며,
    상기 제1 노드와 상기 제2 노드를 통해 상기 차동 출력 신호를 출력하는 것을 특징으로 하는 차동 증폭기.
  8. 제7항에 있어서, 상기 차동 입력단은
    듀티 사이클 보정 회로(Duty Cycle Correction Circuit)의 제1 출력 신호를 게이트로 입력받고, 드레인이 상기 제1 노드와 연결되며, 소스가 상기 제3 노드와 연결된 제4 트랜지스터; 및
    상기 듀티 사이클 보정 회로의 제2 출력 신호를 게이트로 입력받고, 드레인이 상기 제2 노드와 연결되며, 소스가 상기 제3 노드와 연결된 제5 트랜지스터를 더 포함하는 것을 특징으로 하는 차동 증폭기.
  9. 제8항에 있어서, 상기 차동 입력단은
    상기 제1 위상 신호를 게이트를 통하여 입력받고 드레인이 상기 제1 노드와 연결되며, 소스가 상기 제3 노드와 연결된 제6 트랜지스터를 더 포함하는 것을 특징으로 하는 차동 증폭기.
  10. 제7항에 있어서, 상기 홀수개의 위상 신호들 중, 상기 제1 위상 신호의 위상에 180도를 더한 값과 위상차가 가장 작은 두 개의 위상 신호를 각각 상기 제2 위상 신호 및 상기 제3 위상 신호로 하는 것을 특징으로 하는 차동 증폭기.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 입력 신호와 피드백 신호의 위상을 비교하여 상기 입력 신호와 상기 피드백 신호간의 위상차에 기초하여 위상차 정보 신호를 생성하는 위상주파수 검출기;
    상기 위상차 정보 신호에 기초하여 상기 위상차에 상응하는 전류 신호를 생성하는 차지 펌프;
    상기 전류 신호를 입력받아 상기 위상차에 상응하는 제어 전압 신호를 생성하는 루프 필터;
    상기 제어 전압 신호의 전압 레벨에 대응하여 가변되는 주파수를 가진 복수개의 위상 신호를 발생하는 전압 제어 발진기;
    상기 복수개의 위상 신호들 중 제1 위상 신호와, 상기 복수개의 위상 신호들 중 적어도 두 개의 위상 신호들의 위상의 합의 평균값이 상기 제1 위상 신호와 180도 차이를 가지는 적어도 두 개의 위상신호들에 기초하여 상기 제1 위상 신호와 상기 적어도 두 개의 위상 신호들을 차동 증폭하는 차동 증폭기;
    상기 차동 증폭기의 차동 증폭된 출력 신호의 듀티 비를 보상하는 듀티 사이클 보정(Duty Cycle Correction) 회로; 및
    상기 듀티 사이클 보정 회로의 출력 신호를 소정 분주비로 분주하여 상기 피드백 신호를 생성하는 주파수 분주기를 포함하는 것을 특징으로 하는 위상 고정 루프(Phase Locked Loop).
  16. 제15항에 있어서, 상기 차동 증폭기는 CMOS 차동 증폭기이고, 상기 복수개의 위상 신호는 홀수개의 위상 신호인 것을 특징으로 하는 위상 고정 루프.
  17. 제16항에 있어서, 상기 적어도 두 개의 위상신호들은 제2 및 제3 위상 신호를 포함하고, 상기 차동 증폭기는
    상기 제1 위상 신호를 게이트를 통하여 입력받고 드레인이 제1 노드와 연결되며, 소스가 제3 노드와 연결된 제1 트랜지스터;
    상기 제2 위상 신호를 게이트를 통하여 입력받고 드레인이 제2 노드와 연결되며, 소스가 상기 제3 노드와 연결된 제2 트랜지스터; 및
    상기 제3 위상 신호를 게이트를 통하여 입력받고 드레인이 상기 제2 노드와 연결되며, 소스가 상기 제3 노드와 연결된 제3 트랜지스터를 포함하는 입력단을 포함하며,
    상기 제1 노드와 상기 제2 노드를 통해 상기 차동 출력 신호를 출력하는 것을 특징으로 하는 위상 고정 루프.
  18. 제16항에 있어서, 상기 홀수개의 위상 신호들 중, 상기 제1 위상 신호의 위상에 180도 더한 값과 위상차가 가장 작은 두 개의 위상 신호를 각각 상기 제2 위상 신호 및 상기 제3 위상 신호로 하는 것을 특징으로 하는 위상 고정 루프.
  19. 입력 신호와 피드백 신호의 위상을 비교하여 상기 입력 신호와 상기 피드백 신호간의 위상차에 기초하여 위상차 정보 신호를 생성하는 위상주파수 검출기;
    상기 위상차 정보 신호에 기초하여 상기 위상차에 상응하는 전류 신호를 생성하는 차지 펌프;
    상기 전류 신호를 입력받아 상기 위상차에 상응하는 제어 전압 신호를 생성하는 루프 필터;
    상기 입력 신호를 상기 제어 전압 신호에 기초하여 소정 시간만큼 지연시켜 복수개의 지연 신호들을 생성하는 전압제어 지연라인(VCDL; Voltage Controlled Delay Line);
    상기 복수개의 지연 신호들 중 제1 위상 신호와, 상기 복수개의 지연 신호들 중 적어도 두 개의 위상 신호들의 위상의 합의 평균값이 상기 제1 위상 신호와 180도 차이를 가지는 적어도 두 개의 위상신호들에 기초하여 상기 제1 위상 신호와 상기 적어도 두 개의 위상 신호들을 차동 증폭하는 차동 증폭기;
    상기 차동 증폭기의 차동 증폭된 출력 신호의 듀티 비를 보상하는 듀티 사이클 보정(Duty Cycle Correction) 회로; 및
    상기 듀티 사이클 보정 회로의 출력 신호를 지연시켜 상기 피드백 신호를 생성하는 지연기를 포함하는 것을 특징으로 하는 지연동기루프(Delay Locked Loop).
  20. 360도를 홀수개로 나눈 값만큼의 위상차를 가지는 홀수개의 위상 신호들 중 제1 위상 신호와, 상기 홀수개의 위상 신호들 중 위상의 평균값이 상기 제1 위상 신호와 180도 차이를 가지는 제1 위상 신호 이외의 적어도 두 개의 위상신호들을 입력받는 단계;
    상기 제1 위상 신호와 상기 적어도 두 개의 위상 신호들을 차동 증폭한 차동 출력 신호를 출력하는 단계; 및
    상기 차동 증폭한 차동 출력 신호의 듀티비를 보상하는 단계를 포함하는 것을 특징으로 하는 차동 증폭 방법.
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