JP5092770B2 - 位相ロックループ回路及び遅延ロックループ回路 - Google Patents
位相ロックループ回路及び遅延ロックループ回路 Download PDFInfo
- Publication number
- JP5092770B2 JP5092770B2 JP2008018081A JP2008018081A JP5092770B2 JP 5092770 B2 JP5092770 B2 JP 5092770B2 JP 2008018081 A JP2008018081 A JP 2008018081A JP 2008018081 A JP2008018081 A JP 2008018081A JP 5092770 B2 JP5092770 B2 JP 5092770B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- voltage
- phase
- control voltage
- field effect
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000003990 capacitor Substances 0.000 claims description 65
- 230000005669 field effect Effects 0.000 claims description 53
- 230000010355 oscillation Effects 0.000 claims description 30
- 238000009499 grossing Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 46
- 108091006146 Channels Proteins 0.000 description 18
- 101100509792 Oncorhynchus mykiss tck1 gene Proteins 0.000 description 4
- 101000994634 Rattus norvegicus Potassium voltage-gated channel subfamily A member 1 Proteins 0.000 description 4
- 101001026190 Rattus norvegicus Potassium voltage-gated channel subfamily A member 6 Proteins 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000013459 approach Methods 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 238000013016 damping Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
BW=Icp×R×K/(2×π×N)
図15は、本発明の第1の実施形態による高速入力/出力(I/O)回路の構成例を示す図である。ドライバ1501は、パラレル/シリアル変換器1502及び位相ロックループ(以下、PLLという)回路1503を有する。レシーバ1506は、シリアル/パラレル変換器1507及びPLL回路1508を有する。PLL回路1503及び1508は、リファレンスクロック信号RCKに同期し、リファレンスクロック信号RCKの整数倍の周波数を有するクロック信号を生成する。パラレル/シリアル変換器1502は、PLL回路1503により生成されたクロック信号に同期して、パラレルデータD1をシリアルデータD2に変換する。シリアル/パラレル変換器1507は、PLL回路1508により生成されたクロック信号に同期して、シリアルデータD2をパラレルデータD3に変換する。変換器1502及び1507では、データレートの半分の周波数のクロック信号が必要とされ、そのクロック信号はPLL回路1503及び1508により生成される。PLL回路は、高速I/O回路及びRF回路等に使用される。遅延ロックループ(以下、DLLという)回路も、PLL回路と同様な用途に使用される。
RL=R1×R2/(R1+R2)
=n×R×R2/(n×R+R2)
RL=n×R×R2/(n×R+R2)=R
R2=n×R/(n−1)
Kv=2×β×λ×(Vcntl−Vth)×(1+λ×Vds)×1/Cr
図7は、本発明の第2の実施形態によるPLL回路内のローパスフィルタ103及び電圧制御発振器104の構成例を示す回路図である。本実施形態(図7)は、第1の実施形態(図1)に対して、トランジスタM1を削除したものである。以下、本実施形態が第1の実施形態と異なる点を説明する。本実施形態は、可変抵抗R2をゲート接地トランジスタM2のみで実現している。トランジスタM2は、後に図11を参照しながら説明するように、二次のI−V特性を実現することができる。二次のI−V特性により、VCOゲインの変動をキャンセルすることができる。
図8は、本発明の第3の実施形態によるPLL回路内のローパスフィルタ103及び電圧制御発振器104の構成例を示す回路図である。第1の実施形態では、電圧制御発振器104内の負荷トランジスタM21〜M24をpチャネルトランジスタで構成する例を説明した。本実施形態では、電圧制御発振器104内の負荷トランジスタM21〜M24をnチャネルトランジスタで構成する例を説明する。以下、本実施形態が第1の実施形態と異なる点を説明する。
図9は、本発明の第4の実施形態によるPLL回路内のローパスフィルタ103及び電圧制御発振器104の構成例を示す回路図である。本実施形態(図9)は、第3の実施形態(図8)に対して、トランジスタM1を削除したものである。以下、本実施形態が第3の実施形態と異なる点を説明する。本実施形態は、可変抵抗R2をゲート接地トランジスタM2のみで実現している。トランジスタM2は、第2の実施形態と同様に、二次のI−V特性を実現することができる。二次のI−V特性により、VCOゲインの変動をキャンセルすることができる。
図19は、本発明の第5の実施形態によるDLL回路の構成例を示すブロック図である。DLL回路は、位相比較器(PFD)101、チャージポンプ102、ローパスフィルタ(LPF)103及び電圧制御遅延器(VCDL)121を有する。
Kd=Cr/{2×β×(Vcntl−Vth)2}
図12は、本発明の第6の実施形態によるDLL回路内のローパスフィルタ103及び電圧制御遅延器121の構成例を示す回路図である。本実施形態(図12)は、第5の実施形態(図10)に対して、トランジスタM1を追加したものである。以下、本実施形態が第5の実施形態と異なる点を説明する。nチャネルトランジスタM1は、ドレインがトランジスタM2のドレインに接続され、ゲート及びソースがトランジスタM2のソースに接続される。トランジスタM1は、ダイオード接続され、トランジスタM2に並列に接続される。トランジスタM1及びM2は、第1の実施形態と同様に、一次のI−V特性を実現することができる。一次のI−V特性により、VCDLゲインの変動をキャンセルすることができる。
図13は、本発明の第7の実施形態によるDLL回路内のローパスフィルタ103及び電圧制御遅延器121の構成例を示す回路図である。第5の実施形態では、電圧制御遅延器121内の負荷トランジスタM21〜M24をpチャネルトランジスタで構成する例を説明した。本実施形態では、電圧制御遅延器121内の負荷トランジスタM21〜M24をnチャネルトランジスタで構成する例を説明する。以下、本実施形態が第5の実施形態と異なる点を説明する。
図14は、本発明の第8の実施形態によるDLL回路内のローパスフィルタ103及び電圧制御遅延器121の構成例を示す回路図である。本実施形態(図14)は、第7の実施形態(図13)に対して、トランジスタM1を追加したものである。以下、本実施形態が第7の実施形態と異なる点を説明する。pチャネルトランジスタM1は、ソースがトランジスタM2のソースに接続され、ゲート及びドレインがトランジスタM2のドレインに接続される。トランジスタM1は、ダイオード接続され、トランジスタM2に並列に接続される。トランジスタM1及びM2は、第1の実施形態と同様に、一次のI−V特性を実現することができる。一次のI−V特性により、VCDLゲインの変動をキャンセルすることができる。
リファレンス信号とフィードバック信号との位相を比較し、その位相差を示す位相差信号を出力する位相比較器と、
前記位相差信号に応じたチャージポンプ電流を出力するチャージポンプと、
抵抗及び容量を含み、前記チャージポンプ電流を平滑化して制御電圧に変換するローパスフィルタと、
前記制御電圧に応じた周波数の発振信号を生成する電圧制御発振器と、
前記発振信号を分周した分周信号を生成し、前記分周信号を前記フィードバック信号として前記位相比較器に出力する分周器とを有し、
前記ローパスフィルタ内の抵抗は、前記制御電圧に応じて変化する可変抵抗であることを特徴とする位相ロックループ回路。
(付記2)
前記可変抵抗は、ドレインに前記制御電圧が印加される第1の電界効果トランジスタを有することを特徴とする付記1記載の位相ロックループ回路。
(付記3)
前記電圧制御発振器は、負荷を構成する負荷電界効果トランジスタを有し、
前記第1の電界効果トランジスタ及び前記負荷電界効果トランジスタは、チャネル長及びチャネル幅が同じであり、並列トランジスタ数が異なることを特徴とする付記2記載の位相ロックループ回路。
(付記4)
前記第1の電界効果トランジスタは、ゲートにバイアス電圧が印加されることを特徴とする付記2記載の位相ロックループ回路。
(付記5)
前記ローパスフィルタは、前記第1の電界効果トランジスタのソース及びドレイン間に接続される固定抵抗を有することを特徴とする付記4記載の位相ロックループ回路。
(付記6)
前記第1の電界効果トランジスタは、pチャネル電界効果トランジスタであり、
前記ローパスフィルタは、前記第1の電界効果トランジスタのソース及び電源電圧ノード間に接続される第1の容量を有することを特徴とする付記5記載の位相ロックループ回路。
(付記7)
前記第1の電界効果トランジスタは、nチャネル電界効果トランジスタであり、
前記ローパスフィルタは、前記第1の電界効果トランジスタのソース及び基準電位ノード間に接続される第1の容量を有することを特徴とする付記5記載の位相ロックループ回路。
(付記8)
前記可変抵抗は、前記第1の電界効果トランジスタに並列に接続されたダイオード接続の第2の電界効果トランジスタを有することを特徴とする付記4記載の位相ロックループ回路。
(付記9)
前記ローパスフィルタは、前記第1の電界効果トランジスタのソース及びドレイン間に接続される固定抵抗を有することを特徴とする付記8記載の位相ロックループ回路。
(付記10)
前記第1の電界効果トランジスタ及び前記第2の電界効果トランジスタは、pチャネル電界効果トランジスタであり、
前記ローパスフィルタは、前記第1の電界効果トランジスタのソース及び電源電圧ノード間に接続される第1の容量を有することを特徴とする付記9記載の位相ロックループ回路。
(付記11)
リファレンス信号とフィードバック信号との位相を比較し、その位相差を示す位相差信号を出力する位相比較器と、
前記位相差信号に応じたチャージポンプ電流を出力するチャージポンプと、
抵抗及び容量を含み、前記チャージポンプ電流を平滑化して制御電圧に変換するローパスフィルタと、
前記制御電圧に応じた遅延量を前記リファレンス信号に付与して遅延信号を生成し、前記遅延信号を前記フィードバック信号として前記位相比較器に出力する電圧制御遅延器とを有し、
前記ローパスフィルタ内の抵抗は、前記制御電圧に応じて変化する可変抵抗であることを特徴とする遅延ロックループ回路。
(付記12)
前記可変抵抗は、ドレインに前記制御電圧が印加される第1の電界効果トランジスタを有することを特徴とする付記11記載の遅延ロックループ回路。
(付記13)
前記電圧制御遅延器は、負荷を構成する負荷電界効果トランジスタを有し、
前記第1の電界効果トランジスタ及び前記負荷電界効果トランジスタは、チャネル長及びチャネル幅が同じであり、並列トランジスタ数が異なることを特徴とする付記12記載の遅延ロックループ回路。
(付記14)
前記第1の電界効果トランジスタは、ゲートにバイアス電圧が印加されることを特徴とする付記12記載の遅延ロックループ回路。
(付記15)
前記第1の電界効果トランジスタは、nチャネル電界効果トランジスタであり、前記制御電圧のノード及び基準電位ノード間に接続され、
前記ローパスフィルタは、電源電圧ノード及び前記制御電圧のノード間に接続される固定抵抗を有することを特徴とする付記14記載の遅延ロックループ回路。
(付記16)
前記ローパスフィルタは、前記第1の電界効果トランジスタに直列に接続される第1の容量と、前記固定抵抗に直列に接続される第2の容量とを有することを特徴とする付記15記載の遅延ロックループ回路。
(付記17)
前記第1の電界効果トランジスタは、pチャネル電界効果トランジスタであり、前記制御電圧のノード及び電源電圧ノード間に接続され、
前記ローパスフィルタは、基準電位ノード及び前記制御電圧のノード間に接続される固定抵抗を有することを特徴とする付記14記載の遅延ロックループ回路。
(付記18)
前記可変抵抗は、前記第1の電界効果トランジスタに並列に接続されたダイオード接続の第2の電界効果トランジスタを有することを特徴とする付記14記載の遅延ロックループ回路。
(付記19)
前記第1の電界効果トランジスタ及び前記第2の電界効果トランジスタは、nチャネル電界効果トランジスタであり、前記制御電圧のノード及び基準電位ノード間に接続され、
前記ローパスフィルタは、電源電圧ノード及び前記制御電圧のノード間に接続される固定抵抗を有することを特徴とする付記18記載の遅延ロックループ回路。
(付記20)
前記第1の電界効果トランジスタ及び前記第2の電界効果トランジスタは、pチャネル電界効果トランジスタであり、前記制御電圧のノード及び電源電圧ノード間に接続され、
前記ローパスフィルタは、基準電位ノード及び前記制御電圧のノード間に接続される固定抵抗を有することを特徴とする付記18記載の遅延ロックループ回路。
102 チャージポンプ
103 ローパスフィルタ
104 電圧制御発振器
105 分周器
121 電圧制御遅延器
Claims (10)
- リファレンス信号とフィードバック信号との位相を比較し、その位相差を示す位相差信号を出力する位相比較器と、
前記位相差信号に応じたチャージポンプ電流を出力するチャージポンプと、
抵抗及び容量を含み、前記チャージポンプ電流を平滑化して制御電圧に変換するローパスフィルタと、
前記制御電圧に応じた周波数の発振信号を生成する電圧制御発振器と、
前記発振信号を分周した分周信号を生成し、前記分周信号を前記フィードバック信号として前記位相比較器に出力する分周器とを有し、
前記ローパスフィルタ内の抵抗は、前記制御電圧に基づく前記電圧制御発振器のゲインの変動をキャンセルするように、前記制御電圧に応じて変化する可変抵抗であることを特徴とする位相ロックループ回路。 - 前記可変抵抗は、ドレインに前記制御電圧が印加される第1の電界効果トランジスタを有することを特徴とする請求項1記載の位相ロックループ回路。
- 前記電圧制御発振器は、負荷を構成する負荷電界効果トランジスタを有し、
前記第1の電界効果トランジスタ及び前記負荷電界効果トランジスタは、チャネル長及びチャネル幅が同じであり、並列トランジスタ数が異なることを特徴とする請求項2記載の位相ロックループ回路。 - 前記第1の電界効果トランジスタは、ゲートにバイアス電圧が印加されることを特徴とする請求項2記載の位相ロックループ回路。
- 前記可変抵抗は、前記第1の電界効果トランジスタに並列に接続されたダイオード接続の第2の電界効果トランジスタを有することを特徴とする請求項4記載の位相ロックループ回路。
- リファレンス信号とフィードバック信号との位相を比較し、その位相差を示す位相差信号を出力する位相比較器と、
前記位相差信号に応じたチャージポンプ電流を出力するチャージポンプと、
抵抗及び容量を含み、前記チャージポンプ電流を平滑化して制御電圧に変換するローパスフィルタと、
前記制御電圧に応じた遅延量を前記リファレンス信号に付与して遅延信号を生成し、前記遅延信号を前記フィードバック信号として前記位相比較器に出力する電圧制御遅延器とを有し、
前記ローパスフィルタ内の抵抗は、前記制御電圧に基づく前記電圧制御遅延器のゲインの変動をキャンセルするように、前記制御電圧に応じて変化する可変抵抗であることを特徴とする遅延ロックループ回路。 - 前記可変抵抗は、ドレインに前記制御電圧が印加される第1の電界効果トランジスタを有することを特徴とする請求項6記載の遅延ロックループ回路。
- 前記電圧制御遅延器は、負荷を構成する負荷電界効果トランジスタを有し、
前記第1の電界効果トランジスタ及び前記負荷電界効果トランジスタは、チャネル長及びチャネル幅が同じであり、並列トランジスタ数が異なることを特徴とする請求項7記載の遅延ロックループ回路。 - 前記第1の電界効果トランジスタは、ゲートにバイアス電圧が印加されることを特徴とする請求項7記載の遅延ロックループ回路。
- 前記可変抵抗は、前記第1の電界効果トランジスタに並列に接続されたダイオード接続の第2の電界効果トランジスタを有することを特徴とする請求項9記載の遅延ロックループ回路。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008018081A JP5092770B2 (ja) | 2008-01-29 | 2008-01-29 | 位相ロックループ回路及び遅延ロックループ回路 |
US12/360,552 US8085071B2 (en) | 2008-01-29 | 2009-01-27 | Phase-locked loop circuit and delay-locked loop circuit |
US13/301,402 US8264259B2 (en) | 2008-01-29 | 2011-11-21 | Phase-locked loop circuit and delay-locked loop circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008018081A JP5092770B2 (ja) | 2008-01-29 | 2008-01-29 | 位相ロックループ回路及び遅延ロックループ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009182447A JP2009182447A (ja) | 2009-08-13 |
JP5092770B2 true JP5092770B2 (ja) | 2012-12-05 |
Family
ID=40898595
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008018081A Active JP5092770B2 (ja) | 2008-01-29 | 2008-01-29 | 位相ロックループ回路及び遅延ロックループ回路 |
Country Status (2)
Country | Link |
---|---|
US (2) | US8085071B2 (ja) |
JP (1) | JP5092770B2 (ja) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5092770B2 (ja) * | 2008-01-29 | 2012-12-05 | 富士通セミコンダクター株式会社 | 位相ロックループ回路及び遅延ロックループ回路 |
JP5630294B2 (ja) * | 2011-01-27 | 2014-11-26 | 富士通セミコンダクター株式会社 | Pll回路および半導体装置 |
US8432201B1 (en) * | 2012-05-19 | 2013-04-30 | Freescale Semiconductor, Inc. | Phase-locked loop (PLL) circuit |
US8760202B1 (en) | 2013-05-15 | 2014-06-24 | Freescale Semiconductor, Inc. | System for generating clock signal |
CN106100636B (zh) * | 2016-06-06 | 2018-10-23 | 东南大学 | 基于mems宽频带相位检测器和温度补偿电阻的分频器 |
CN106100634B (zh) * | 2016-06-06 | 2018-10-23 | 东南大学 | 基于mems宽频带相位检测器的锁相环 |
CN108880504B (zh) * | 2017-05-16 | 2021-10-08 | 博通集成电路(上海)股份有限公司 | 用于激励晶体振荡电路的方法以及电路 |
US10897244B1 (en) * | 2019-08-20 | 2021-01-19 | Micron Technology, Inc. | Apparatuses and methods for voltage dependent delay |
US11088696B2 (en) * | 2019-12-31 | 2021-08-10 | Texas Instruments Incorporated | Charge pump |
US11075639B1 (en) | 2020-05-21 | 2021-07-27 | International Business Machines Corporation | Frequency divider with delay compensation |
Family Cites Families (31)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6326031A (ja) * | 1986-07-17 | 1988-02-03 | Fujitsu Ltd | 時定数可変フイルタを有するpll回路 |
JPH0824289B2 (ja) * | 1989-02-10 | 1996-03-06 | 日本電気株式会社 | クロック同期回路 |
JPH0685530A (ja) | 1992-08-31 | 1994-03-25 | Sony Corp | マイクロストリップアンテナ及び携帯無線機 |
JPH06224691A (ja) * | 1993-11-01 | 1994-08-12 | Hitachi Ltd | 抵抗回路及びそれを用いたフイルタ回路 |
JPH10107212A (ja) * | 1996-10-02 | 1998-04-24 | Oki Electric Ind Co Ltd | Mosトランジスタを使用した抵抗器及びこれを用いた電子回路 |
JPH10154934A (ja) * | 1996-11-21 | 1998-06-09 | Fujitsu Ltd | 高安定化されたpll周波数シンセサイザ回路 |
JPH11205102A (ja) * | 1998-01-13 | 1999-07-30 | Mitsubishi Electric Corp | 遅延同期回路 |
JP3452834B2 (ja) * | 1999-05-27 | 2003-10-06 | ローム株式会社 | 遅延回路 |
US6483358B2 (en) * | 2001-02-02 | 2002-11-19 | Broadcom Corporation | Low power, charge injection compensated charge pump |
US6441660B1 (en) * | 2001-02-02 | 2002-08-27 | Broadcom Corporation | High speed, wide bandwidth phase locked loop |
US6856180B1 (en) * | 2001-05-06 | 2005-02-15 | Altera Corporation | Programmable loop bandwidth in phase locked loop (PLL) circuit |
US6642759B1 (en) * | 2002-09-04 | 2003-11-04 | National Semiconductor Corporation | Charge pump using switched capacitors for phase-locked loop control and method of operation |
CN100524148C (zh) * | 2002-11-29 | 2009-08-05 | 松下电器产业株式会社 | 参数修正电路和参数修正方法 |
US6859108B2 (en) * | 2003-02-28 | 2005-02-22 | Ati Technologies, Inc. | Current biased phase locked loop |
KR100900864B1 (ko) * | 2003-12-11 | 2009-06-04 | 모사이드 테크놀로지스, 인코포레이티드 | Pll/dll의 고출력 임피던스 충전 펌프 |
JP2005236431A (ja) | 2004-02-17 | 2005-09-02 | Matsushita Electric Ind Co Ltd | 周波数シンセサイザー |
JP2006033197A (ja) | 2004-07-13 | 2006-02-02 | Ricoh Co Ltd | Pll回路 |
DE102004041656B4 (de) * | 2004-08-27 | 2007-11-08 | Infineon Technologies Ag | Phasenregelkreis und Verfahren zum Abgleichen eines Schleifenfilters |
JP2006222939A (ja) | 2005-01-14 | 2006-08-24 | Asahi Kasei Microsystems Kk | Pll回路 |
JP2006340089A (ja) * | 2005-06-02 | 2006-12-14 | Sharp Corp | Pll回路 |
US7616071B2 (en) * | 2005-06-14 | 2009-11-10 | Nec Electronics Corporation | PLL circuit and semiconductor device provided with PLL circuit |
US7656743B2 (en) * | 2005-11-10 | 2010-02-02 | Qualcomm, Incorporated | Clock signal generation techniques for memories that do not generate a strobe |
WO2007072551A1 (ja) * | 2005-12-20 | 2007-06-28 | Fujitsu Limited | 電圧制御リングオシレータ |
US7653359B2 (en) * | 2006-01-20 | 2010-01-26 | Broadcom Corporation | Techniques to decrease fractional spurs for wireless transceivers |
US7616069B2 (en) * | 2006-12-06 | 2009-11-10 | Broadcom Corporation | Method and system for fast PLL close-loop settling after open-loop VCO calibration |
US8019564B2 (en) * | 2008-01-07 | 2011-09-13 | Qualcomm Incorporated | Systems and methods for calibrating the loop bandwidth of a phase-locked loop (PLL) |
JP5092770B2 (ja) * | 2008-01-29 | 2012-12-05 | 富士通セミコンダクター株式会社 | 位相ロックループ回路及び遅延ロックループ回路 |
US7772931B2 (en) * | 2008-06-08 | 2010-08-10 | Advantest Corporation | Oscillator and a tuning method of a loop bandwidth of a phase-locked-loop |
US8044724B2 (en) * | 2008-09-22 | 2011-10-25 | Mosys, Inc. | Low jitter large frequency tuning LC PLL for multi-speed clocking applications |
CH699753A1 (de) * | 2008-10-16 | 2010-04-30 | Uster Technologies Ag | Vorrichtung und verfahren zum ausmessen einer kapazität. |
TWI381646B (zh) * | 2009-10-01 | 2013-01-01 | Mstar Semiconductor Inc | 鎖相迴路之迴路頻寬控制裝置及迴路頻寬控制方法 |
-
2008
- 2008-01-29 JP JP2008018081A patent/JP5092770B2/ja active Active
-
2009
- 2009-01-27 US US12/360,552 patent/US8085071B2/en active Active
-
2011
- 2011-11-21 US US13/301,402 patent/US8264259B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US8085071B2 (en) | 2011-12-27 |
US8264259B2 (en) | 2012-09-11 |
US20090189655A1 (en) | 2009-07-30 |
US20120068746A1 (en) | 2012-03-22 |
JP2009182447A (ja) | 2009-08-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5092770B2 (ja) | 位相ロックループ回路及び遅延ロックループ回路 | |
JP6121749B2 (ja) | フェーズロックドループ | |
CN1937410B (zh) | 一种自适应工艺和温度补偿的高频环振型锁相环电路 | |
US9705515B1 (en) | Digital phase locked loop and method of driving the same | |
US11012081B2 (en) | Apparatus and methods for digital phase locked loop with analog proportional control function | |
US7924102B2 (en) | Symmetric load delay cell oscillator | |
US9048849B2 (en) | Supply regulated voltage controlled oscillator including active loop filter and phase locked loop using the same | |
US20080088379A1 (en) | Current device and method for phase-locked loop | |
US7986191B2 (en) | Self-biased phase locked loop | |
US6693496B1 (en) | Method and system for low power, low jitter, wide range, self-adaptive multi-frequency phase locked loop | |
US6873214B2 (en) | Use of configurable capacitors to tune a self biased phase locked loop | |
US20100067636A1 (en) | Baseband Phase-Locked Loop | |
US20090189654A1 (en) | Common-Mode Feedback Method Using a Current Starved Replica Biasing | |
US8575979B2 (en) | Fully differential adaptive bandwidth PLL with differential supply regulation | |
US6529084B1 (en) | Interleaved feedforward VCO and PLL | |
US20170302284A1 (en) | Pll system and method of operating same | |
US7646226B2 (en) | Adaptive bandwidth phase locked loops with current boosting circuits | |
CN108540129B (zh) | 一种含双通路压控振荡器的锁相环电路 | |
JP4735870B2 (ja) | 電圧制御発振器、周波数シンセサイザおよび発振周波数制御方法 | |
JP2011188323A (ja) | Pll回路 | |
KR100905836B1 (ko) | 루프 안정도가 향상된 위상 동기 루프 | |
JP7514162B2 (ja) | 間欠動作アンプを用いたpll回路 | |
JP7427600B2 (ja) | 発振回路および位相同期回路 | |
Yogesh et al. | A low power, self-biased, bandwidth tracking semi-digital PLL design | |
KR102418077B1 (ko) | 서브샘플링 기반 ftl과 dll을 적용한 주입-고정 위상고정루프 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20101001 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120412 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120417 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120615 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120821 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120903 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5092770 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150928 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |